TWI788725B - 具有屏蔽結構的半導體元件 - Google Patents

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黃詩琪
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Abstract

本公開內容的各方面提供了一種半導體元件。該半導體元件包括第一晶片。第一晶片包括半導體基底，該半導體基底具有在該半導體基底的第一側形成的電晶體。此外，第一晶片包括連接結構，該連接結構延伸穿過半導體基底並將被設置在半導體基底的第一側上的第一導電層與被設置在半導體基底的與該半導體基底的第一側相對的第二側上的第二導電層導電地連接。此外，第一晶片包括被設置在半導體基底中並且在連接結構與至少一電晶體之間的屏蔽結構。屏蔽結構包括第三導電層並且可以緩解連接結構與電晶體之間的耦合。

Description

具有屏蔽結構的半導體元件
概括地說，本申請描述了涉及半導體元件和用於半導體元件的製造過程的實施例，以及更具體而言，本申請內容涉及具有屏蔽結構的半導體元件，與此半導體元件的製造過程的實施例。
穿矽接觸(TSC)可以用於促進在晶片上的正面金屬層與背面金屬層之間形成電連接。在一些示例中，在晶片的正面，正面金屬層與從晶片的正面形成的常規觸點連接。可以通過從晶片的背面蝕刻穿過矽來從晶片的背面形成TSC孔。TSC孔可以使常規觸點的底部暴露。TSC孔可以填充有導電材料以形成與常規觸點導電地連接的TSC。此外，背面金屬層可以形成為與TSC連接。因此，背面金屬層和正面金屬層經由TSC和常規觸點導電地連接。
本公開內容的各方面提供了一種半導體元件。所述半導體元件包括第一晶片。所述第一晶片包括半導體基底，所述半導體基底具有在所述半導體基底的第一側形成的電晶體。此外，所述第一晶片包括連接結構，所述連接結構延伸穿過所述半導體基底並將被設置在所述半導體基底的第一側上的第一導 電層與被設置在所述半導體基底的與所述半導體基底的所述第一側相對的第二側上的第二導電層導電地連接。此外，所述第一晶片包括被設置在所述半導體基底中並且在所述連接結構與至少一電晶體之間的屏蔽結構。所述屏蔽結構包括第三導電層並且可以緩解所述連接結構與所述電晶體之間的耦合。
在一些實施例中，所述連接結構包括在所述半導體基底中形成的貫穿基底觸點和在所述半導體基底的所述第一側形成的正面觸點。所述正面觸點與所述貫穿基底觸點導電地連接，並且與被設置在所述半導體基底的所述第一側上的所述第一導電層導電地連接。在一些示例中，所述屏蔽結構可以包封所述半導體基底中的所述貫穿基底觸點。
根據本公開內容的一方面，所述屏蔽結構在所述半導體基底中延伸與所述貫穿基底觸點基本上相同的深度範圍。在一些示例中，所述屏蔽結構中的所述第三導電層具有與所述貫穿基底觸點中的導電材料相同的材料。
在一些實施例中，所述屏蔽結構包括被設置在所述第三導電層與所述半導體基底之間的絕緣材料。所述屏蔽結構的寬度大於所述第三導電層與所述半導體基底之間的所述絕緣材料的厚度的兩倍。
在一些實施例中，所述第三導電層導電地耦合到所述第二導電層的在操作期間接收恒定電壓的部分。在一些示例中，所述第三導電層導電地耦合到所述第二導電層的在操作期間連接到地的所述部分。
在一些實施例中，所述半導體元件包括與所述第一晶片堆疊的第二晶片。所述第二晶片包括記憶體單元，並且用於所述記憶體單元的週邊電路是由所述第一晶片上的所述電晶體形成的。
本公開內容的各方面提供了一種用於製造半導體元件的方法。所述方法包括：從晶片的第一側在所述晶片的半導體基底上設置電晶體；以及形成連接結構，所述連接結構延伸穿過所述半導體基底並導電地連接被設置在所述 晶片的所述第一側上的第一導電層和被設置在所述晶片的與所述第一側相對的第二側上的第二導電層。此外，所述方法包括：在所述半導體基底中並且在所述連接結構與至少一電晶體之間形成屏蔽結構。所述屏蔽結構包括第三導電層並且可以緩解所述連接結構與所述電晶體之間的耦合。
為了形成所述連接結構，在一些實施例中，所述方法包括：從所述晶片的所述第一側在所述半導體基底的所述第一側形成正面觸點。所述正面觸點與被設置在所述晶片的所述第一側上的所述第一導電層導電地連接。隨後所述方法包括：從所述晶片的所述第二側在所述半導體基底中形成貫穿基底觸點。所述貫穿基底觸點與所述正面觸點導電地連接。此外，為了形成所述屏蔽結構，所述方法包括：從所述晶片的所述第二側形成所述屏蔽結構，所述屏蔽結構包封所述半導體基底中的所述貫穿基底觸點。
在一些實施例中，所述方法包括：在相同處理步驟中從所述晶片的所述第二側形成用於所述貫穿基底觸點的孔和用於所述屏蔽結構的溝槽。在一些示例中，所述方法包括：從所述晶片的所述第二側減薄所述半導體基底；以及基於蝕刻罩從所述晶片的所述第二側蝕刻所述半導體基底，所述蝕刻罩包括用於所述貫穿基底觸點的第一圖案和用於所述屏蔽結構的第二圖案。
在一些實施例中，所述方法包括：在所述孔的側壁上並在所述溝槽的側壁上形成絕緣層；以及在所述孔和所述溝槽中填充所述第三導電層。
在一些實施例中，所述方法包括：從所述晶片的所述第二側形成所述第二導電層。所述第二導電層的一部分與所述屏蔽結構的所述第三導電層連接。在一些示例中，所述第二導電層的所述部分連接到在操作期間接收恒定電壓的連接墊。例如，所述第二導電層的所述部分連接到所述連接墊以用於接地連接。
在一些實施例中，所述晶片是第一晶片，並且所述方法包括將第二 晶片與所述第一晶片接合。所述第二晶片具有記憶體單元，並且用於所述記憶體單元的週邊電路是由所述第一晶片上的所述電晶體形成的。
100:半導體元件
101:CMOS晶片
102:陣列晶片
103:基底
104:基底
105:垂直記憶體單元串
106:階梯區域
107:核心區域
110:N型摻雜阱
111:P型摻雜阱
113:淺溝槽隔離結構/STI
115:溝槽
120:N型電晶體
121:主動區域/AA
122:主動區域/AA
123:主動區域/AA
131:自對準矽化物阻擋件
150:部分
151:絕緣層
160:屏蔽結構
161:金屬材料
162:絕緣材料
165:溝槽
170:連接結構
171:正面觸點
175:TSC
176:絕緣層
177:金屬材料
178:孔
180:絕緣層
300:過程
500:蝕刻罩
510:第一圖案
520:第二圖案
530:第三圖案
AA:主動區域
BM:圖案化金屬層
C1、C2、C3:常規觸點結構
D:厚度
G:閘極端子
M1:圖案化金屬層
T:厚度
W:寬度
通過在與附圖一起閱讀以下具體實施方式最佳地理解本公開內容的各方面。注意，根據行業中的標準實踐，各個特徵未按比例繪製。事實上，為討論清晰起見，各個特徵的尺寸可以任意地增加或縮小。
圖1示出了根據本公開內容的一些實施例的半導體元件的剖面視圖。
圖2A示出了根據本公開內容的一些實施例的半導體元件的一部分的上視圖，並且圖2B示出了根據本公開內容的一些實施例的半導體元件的該部分的剖面視圖。
圖3示出了概括根據本公開內容的一些實施例的用於形成半導體元件的過程的流程圖。
圖4-圖7示出了根據一些實施例在製造過程期間半導體元件的剖面視圖。
以下公開內容提供了用於實現所提供主題內容的不同特徵的不同實施例或示例。以下描述組件和佈置的特定示例以簡化本公開內容。當然，這些僅僅是示例而並非旨在限制。例如，在以下描述中在第二特徵上方或之上形成第一特徵可以包括其中第一和第二特徵可以直接接觸的實施例，並且還可以包括其中可以在第一和第二特徵之間形成另外的特徵以使得第一和第二特徵可能不直接接觸的實施例。另外，本公開內容可以在各個示例中重複附圖標記和/或字母。該重複是為了簡化和清晰的目的，並且自身並不限定所討論的各個實施 例和/或配置之間的關係。
此外，在本文中可以使用空間相對術語(例如“之下”、“下方”、“下部”、“之上”、“上部”等等)以簡化描述，以便描述一個元素或特徵與另一元素或特徵的關係，如附圖中所示出的。空間相對術語旨在涵蓋除了附圖中所描繪的取向之外設備在使用或操作中的不同取向。裝置可以以其它方式取向(旋轉90度或處於其它取向)並且本文所使用的空間相對描述符同樣可以相應地解讀。
本公開內容的各方面提供了屏蔽結構以緩解貫穿基底觸點與半導體基底之間的耦合。通常，在半導體基底的第一側(也被稱為正面)形成電晶體、常規觸點(也被稱為正面觸點)和一個或多個圖案化第一導電層(例如，圖案化第一金屬層)。常規觸點可以將電晶體的端子(例如源極端子、汲極端子、柵極端子等等)與被設置在半導體基底的第一側上的圖案化第一導電層連接。形成貫穿基底觸點，該貫穿基底觸點延伸穿過半導體基底以與一些常規觸點導電地連接以形成連接結構，這些連接結構可以將半導體基底的第一側的圖案化第一導電層與被設置在半導體基底的第二側(也被稱為背面)上的圖案化第二導電層(例如，圖案化第二金屬層)連接。連接結構可以用於在圖案化第一導電層與圖案化第二導電層之間發送信號。
根據本公開內容的一方面，連接結構中的信號傳輸會由於耦合而造成附近電路元件(例如電晶體、電阻器等等)中的電瞬態雜訊或電擊)。本公開內容提供了用於在半導體基底中形成屏蔽結構以緩解耦合、並且因此減少電路中的電瞬態雜訊或電擊的屏蔽結構和技術。
在一些示例中，屏蔽結構包括導電層(也被稱為第三導電層)和將該導電層與半導體基底絕緣的絕緣層。屏蔽結構被設置在至少貫穿基底觸點與諸如電晶體、電阻器等電路元件之間。屏蔽結構可以緩解貫穿基底觸點與電路元件之間的耦合。在一些實施例中，屏蔽結構具有環形形狀以包封一個或多個 貫穿基底觸點並且可以緩解被包封的貫穿基底觸點與在半導體基底的在屏蔽結構的環形之外的部分中/上形成的電路元件之間的耦合。因此，對由貫穿基底觸點發送的信號的改變對在半導體基底的在屏蔽結構的環形之外的部分中形成的電路元件的操作造成很小的影響或沒有影響。在一些實施例中，屏蔽結構的導電層在操作期間耦合到恒定電壓源(例如接地)以進一步緩解耦合效應。
要注意，屏蔽結構可以用於具有半導體基底的任何適當的半導體元件中，並且屏蔽結構可以包封貫穿基底觸點並緩解貫穿基底觸點與半導體基底之間的耦合。雖然在以下描述中，使用矽基底和穿矽接觸(TSC)來說明屏蔽結構和用於形成屏蔽結構的技術，但所公開的屏蔽結構和用於形成屏蔽結構的技術可以用於其它適當的半導體基底中。
還要注意，屏蔽結構可以用於任何適當類型的半導體元件中。雖然在以下描述中，使用具有堆疊在一起的多個晶片的半導體元件來說明屏蔽結構和用於形成屏蔽結構的技術，但所公開的屏蔽結構和用於形成屏蔽結構的技術可以用於其它半導體元件(例如具有單個晶片的半導體元件)中。雖然在以下描述中，半導體元件是包括具有記憶體單元陣列的至少一個晶片的半導體元件，但所公開的屏蔽結構和用於形成屏蔽結構的技術可以用於沒有記憶體單元陣列的其它半導體元件中。
圖1示出了根據本公開內容的一些實施例的半導體元件100的剖面視圖。半導體元件100包括面對面接合的兩個晶片101和晶片102。這兩個晶片中被稱為第一晶片的至少一個晶片具有被設置在第一晶片的背面的圖案化金屬層。使用連接結構來將第一晶片的背面的圖案化金屬層耦合到第一晶片的正面的另一圖案化金屬層。連接結構包括在半導體基底中形成的貫穿基底觸點。此外，可以在半導體基底中在貫穿基底觸點與在半導體基底中形成的電路元件之間設置屏蔽結構以緩解貫穿基底觸點與電路元件之間的耦合。
具體而言，在半導體元件100中，晶片102包括在正面形成的記憶體單元陣列並且可以被稱為陣列晶片102，並且晶片101包括在正面形成的週邊電路並且可以被稱為週邊晶片101。在一些示例中，使用互補金屬氧化物半導體(CMOS)技術來形成週邊電路，並且週邊晶片101還被稱為CMOS晶片101。
要注意，在一些實施例中，半導體元件可以包括多個陣列晶片並包括CMOS晶片。多個陣列晶片和CMOS晶片可以堆疊並接合在一起。CMOS晶片分別耦合到該多個陣列晶片，並且可以驅動各個陣列晶片以與半導體元件100類似的方式操作。
半導體元件100可以是任何適當的器件。在一些示例中，半導體元件100至少包括面對面接合的第一晶片和第二晶片。陣列晶片102與其它陣列晶片一起被設置在第一晶片上，並且CMOS晶片101與其它CMOS晶片一起被設置在第二晶片上。第一晶片和第二晶片被接合在一起，因此第一晶片上的陣列晶片與第二晶片上的對應CMOS晶片接合。在一些示例中，半導體元件100是具有至少接合在一起的陣列晶片102和CMOS晶片101的晶片。在一示例中，晶片是從接合在一起的晶片切割的。在另一示例中，半導體元件100是包括被組裝在封裝基底上的一個或多個半導體晶片的半導體封裝。
陣列晶片102包括基底103、以及在基底103上形成的記憶體單元。CMOS晶片101包括基底104、以及在基底104上形成的週邊電路。為簡單起見，基底103的主表面被稱為X-Y平面，並且垂直於該主表面的方向被稱為Z方向。
基底103和基底104分別可以是任何合適的基底，例如矽(Si)基底、鍺(Ge)基底、矽鍺(SiGe)基底和/或絕緣體上矽(SOI)基底。基底103和基底104分別可以包括半導體材料，例如，IV族半導體、III-V族化合物半導體或II-VI族氧化物半導體。IV族半導體可以包括Si、Ge或SiGe。基底103和基底104分別可以是體晶片或磊晶層。
半導體元件100包括記憶體單元陣列和週邊電路(例如，位址解碼電路、頁面緩衝器電路、資料I/O電路、電壓發生器、主控制器等等)。在圖1的示例中，在基底103的正面形成記憶體單元陣列，並且在CMOS晶片101的基底104的正面形成週邊電路。陣列晶片102和CMOS晶片101面對面地設置並且接合在一起。要注意，通常，電晶體被設置在基底的正面(在一些示例中也被稱為第一側)，基底的相對側被稱為背面(在一些示例中也被稱為第二側)，並且正面的表面可以被稱為前面。
在圖1的示例中，可以在陣列晶片102上形成三維(3D)NAND記憶體單元串的塊。在一些示例中，陣列晶片102包括階梯區域106和核心區域107。記憶體單元在核心區域106中可以被形成為垂直記憶體單元串105的陣列。在圖1的示例中，垂直記憶體單元串105被示為在核心區域107中形成的垂直記憶體單元串的陣列的表示。
階梯區域106(在一些示例中也被稱為連接區域)用於促進製作至例如垂直記憶體單元串中的記憶體單元的閘極、選擇電晶體的閘極等等的連接。垂直記憶體單元串中的記憶體單元的閘極對應於NAND記憶體架構的字線。
根據本公開內容的一方面，CMOS晶片101包括使用CMOS技術形成的週邊電路。例如，CMOS晶片101包括在基底104的主動區域(AA)中形成的P型摻雜阱111和N型摻雜阱110，P型摻雜阱111和N型摻雜阱110可以由淺溝槽隔離(STI)結構113絕緣。可以在N型摻雜阱110中形成P型電晶體，並且可以在P型摻雜阱111中形成N型電晶體。
根據本公開內容的一方面，P型電晶體和N型電晶體適當地耦合以形成CMOS電路。在一些示例中，N型電晶體和P型電晶體的端子耦合到被設置在CMOS晶片101的正面的圖案化金屬層。圖1示出了被設置在P型摻雜阱111中的N型電晶體120。N型電晶體120包括源極/汲極(S/D)端子和閘極端子(G)，S/D 端子和G端子經由常規觸點結構連接到被稱為M1的圖案化金屬層。例如，S/D端子經由常規觸點結構C1和C2連接到M1，並且閘極端子經由常規觸點結構C3連接到M1。圖案化金屬層M1可以使用通孔結構連接到被設置在CMOS晶片101的正面的其它金屬層(例如，M2、M3...)。
此外，根據本公開內容的一方面，陣列晶片102和CMOS晶片101中的一個晶片被配置為在基底的背面包括背面金屬層。背面金屬層可以用於提供連接墊和/或佈線路徑。可以形成連接墊以促進附連接合導線，這些接合導線可以將連接墊與外部元件(例如電源、接地、其它半導體元件、印刷電路板(PCB)上的金屬導線等等)導電地耦合。在一些實施例中，輸入/輸出電路被設置在CMOS晶片101上，因此當在CMOS晶片101的背面形成連接墊時，與在陣列晶片102的背面形成的連接墊相比，用於輸入/輸出信號的信號路徑可以相對較短。
在圖1的示例中，CMOS晶片101包括圖案化背面金屬層BM，該圖案化背面金屬層BM被設置在CMOS 101的背面的絕緣層180上。此外，CMOS晶片101包括在主動區域中形成的連接結構，以將CMOS晶片101的背面的圖案化背面金屬層BM與CMOS晶片101的正面的圖案化金屬層M1連接。在一些實施例中，每個連接結構包括導電地連接在一起的穿矽接觸(TSC)和正面觸點。正面觸點是通過在CMOS晶片101的正面進行處理來形成的，並且TSC是通過在CMOS晶片101的背面進行處理來形成的。此外，TSC可以被屏蔽結構保護以緩解TSC與在基底104中形成的電路元件(例如N型電晶體120等等)之間的耦合。在圖2A和圖2B中示出了CMOS晶片102的一部分150以進一步說明根據本公開內容的一些實施例的屏蔽結構。
圖2A示出了根據本公開內容的一些實施例的CMOS晶片101的部分150的上視圖，並且圖2B示出了根據本公開內容的一些實施例的CMOS晶片101的部分150的沿圖2A中所示的B-B’線的剖面視圖。要注意，為了易於說明，圖2A 示出了CMOS晶片101中的一些元件(例如，主動區域、TSC、屏蔽結構)的圖案，並省略了其它元件的圖案。
如由圖2A和圖2B所示，部分150包括由STI結構113絕緣的主動區域AA 121、AA 122和AA 123。在一示例中，主動區域AA 121可以包括N型摻雜阱並且可以包括在該N型摻雜阱中形成的P型電晶體；主動區域AA 123可以包括P型摻雜阱並且可以包括在該P型摻雜阱中形成的N型電晶體。此外，在主動區域AA 122中形成連接結構170，並將CMOS晶片101的正面的圖案化金屬層M1與CMOS晶片101的背面的圖案化金屬層BM連接。在一些示例中，每個連接結構170包括導電地連接在一起的正面觸點171和TSC 175。正面觸點171是通過在CMOS晶片101的正面進行處理來形成的，並連接到CMOS晶片101的正面的圖案化金屬層M1。TSC 175是通過在CMOS晶片101的背面進行處理來形成的，以與正面觸點171連接。此外，通過在CMOS晶片101的背面進行處理，TSC 175連接到CMOS晶片101的背面的圖案化金屬層BM。
在一些實施例中，可以與電晶體的S/D端子的觸點類似的方式來形成正面觸點171，對自對準的矽化物的阻擋除外。在一示例中，在重摻雜矽中形成S/D端子。為了形成至S/D端子的良好觸點，在一示例中，使用自對準的矽化物製程(自對準矽化物製程(salicide process))。在一示例中，自對準矽化物製程開始於在晶片上沉積薄的過渡金屬層(例如，鈦、鈷、鎳、鉑和鎢)。對晶片加熱，從而允許過渡金屬與半導體元件的主動區域中暴露的矽(例如，源極端子、汲極端子、閘極端子)反應，進而形成低電阻過渡金屬矽化物。過渡金屬既不與二氧化矽也不與晶片上存在的氮化矽絕緣體(例如STI結構113)反應。在反應之後，可以通過化學蝕刻來移除任何剩餘的過渡金屬。
在主動區域AA 122中，形成自對準矽化物阻擋件131以防止形成自對準的矽化物。自對準矽化物阻擋件131可以是通過黃光製程和蝕刻製程來圖案化 的介電層(例如，二氧化矽或氮化矽)。
在一些實施例中，可以以與至S/D端子的觸點相同的方式來形成主動區域AA 122中的正面觸點171。例如，可以沉積合適的絕緣層(例如，二氧化矽、氮化矽等等)，並且使用蝕刻製程來形成用於正面觸點171、S/D觸點和絕緣層中的閘極觸點的接觸孔。蝕刻製程可以在與矽的介面處停止。隨後用金屬材料來填充接觸孔以形成觸點。隨後，可以通過在CMOS晶片101的正面進行處理來形成圖案化金屬層M1，並且將其與正面觸點結構171和其他接觸結構(例如，S/D觸點、閘極觸點等等)適當地連接。
在圖2A和圖2B的示例中，通過從CMOS晶片101的背面進行處理來在主動區域AA 122中形成TSC 175。在一示例中，矽基底104被減薄以減小矽的厚度，隨後可以通過蝕刻穿過矽基底104來產生貫穿矽孔。貫穿矽孔可以使正面觸點171的底部從矽基底104的背面暴露。隨後，貫穿矽孔可以填充有合適的層以形成TSC 175。例如，在貫穿矽孔的側壁上形成絕緣層176，並且在貫穿矽孔中填充金屬材料177，以與正面觸點171的底部連接。
根據本公開內容的一方面，TSC 175的結構會誘發金屬材料177與附近矽基底之間的電容耦合。當金屬材料177用於信號傳輸時，信號的變化(例如，電壓變化)會造成例如附近矽基底中的電壓變化，並且隨後會在操作期間造成附近電晶體中的信號雜訊。
根據本公開內容的一些方面，屏蔽結構160被設置在TSC 175與附近電晶體之間。在一些示例中，屏蔽結構160包括導電層，例如金屬材料161。金屬材料161通過絕緣材料162與矽基底104絕緣。屏蔽結構160可以阻擋電場並減少從TSC 175到附近電晶體的耦合。
在一些實施例中，屏蔽結構160包封TSC 175，並且在由屏蔽結構160包封的區域外部形成電晶體。因此，由TSC 175發送的信號的變化被屏蔽結構160 阻擋，並且造成在由屏蔽結構160包封的區域外部的電晶體中的很小信號變化或沒有信號變化。在圖2A的示例中，屏蔽結構160從上視圖具有閉合的圓環形狀，並且可以包封一個或多個TSC 175。
注意，在一些實施例中，屏蔽結構160的圓環形狀不是閉合的，並且從上視圖可以具有開口(未示出)。
在一些實施例中，金屬材料161連接到使用圖案化金屬層BM形成的佈線路徑，並且佈線路徑可以將金屬材料161連接到在操作期間接收恒定電壓電平(例如接地)的連接墊。
根據本公開內容的一些方面，屏蔽結構160在Z方向上在矽基底104中延伸大約與TSC 175相同的深度範圍。在一些示例中，屏蔽結構160的厚度(圖2A中所示的T)大約與TSC 175的寬度(圖2A中所示的W)相同。在一些示例中，屏蔽結構160的厚度(圖2A中所示的T)大於絕緣層176的厚度(圖2B中所示的D)的兩倍。在一些實施例中，可以利用使用相同蝕刻罩來限定的圖案同時形成屏蔽結構160和TSC 175。
圖3示出了根據本公開內容的一些實施例的概括用於形成半導體元件100的過程300的流程圖。圖4-圖7示出了根據一些實施例的在製程期間半導體元件100的剖面視圖。過程300開始於S301並行進至S310。
在S310，晶片的基底從該基底的背面減薄。例如，CMOS晶片101和陣列晶片102面對面地接合並且隨後從CMOS晶片101的背面減薄該CMOS晶片101。
圖4示出了在通過減薄製程從背面移除基底104的一部分之後半導體記憶體件100的剖面視圖。半導體記憶體件100包括面對面接合的陣列晶片102和CMOS晶片101。隨後，從背面減薄基底104以移除基底104的一部分，如圖4中的“移除”所示。
在一些實施例中，在第一晶片上與其他CMOS晶片一起製造CMOS晶片101，並且在第二晶片上與其他陣列晶片一起製造陣列晶片102。在一些示例中，分開地製造第一晶片和第二晶片。
在一些示例中，使用在第一晶片的正面操作的CMOS製程來在第一晶片上形成週邊電路。在一示例中，形成STI結構113以限定主動區域，並且可以執行適當的摻雜製程以形成P型摻雜阱和N型摻雜阱。此外，形成電晶體的閘極端子，並且形成電晶體的源極/汲極端子。在一些示例中，可以使用自對準矽化物製程，並使用自對準矽化物阻擋件(例如自對準矽化物阻擋件131)來阻擋主動區域(例如主動區域122)中的矽化物形成，該主動區域用於形成將金屬層的正面與背面金屬層連接的連接結構。
此外，可以沉積合適的絕緣材料，並且可以形成觸點和正面金屬層。例如，可以使用相同的觸點形成製程來形成觸點C1、C2和C3以及正面觸點171。隨後，可以沉積和圖案化金屬層M1。此外，在一些示例中，可以執行後端製程(BEOL)以形成另外的金屬層，以及在第一晶片的正面(例如，CMOS晶片101的正面)的第一接合結構。
類似地，使用在第二晶片的正面操作的過程來在第二晶片上形成記憶體單元陣列，並且在第二晶片的正面形成第二接合結構。
在一些實施例中，第一晶片和第二晶片可以使用晶片到晶片接合技術來面對面地接合。第一晶片上的第一接合結構與第二晶片上的相應第二接合結構接合，因此第一晶片上的CMOS晶片分別與第二晶片上的陣列晶片接合。
在一些示例中，在晶片到晶片的接合製程之後，從第一晶片的背面減薄該第一晶片。在一示例中，使用化學機械研磨(CMP)製程或研磨製程來從第一晶片的背面移除整體矽(bulk silicon)的一部分。
返回參考圖3，在S320，通過在晶片的背面上進行處理來產生基底中 的溝槽。溝槽用於形成屏蔽結構。在一些實施例中，產生具有用於TSC的孔的溝槽。
圖5示出了在基底104中產生用於形成屏蔽結構的溝槽165之後半導體元件100的剖面視圖。在一些示例中，在基底104的背面沉積絕緣層180，並且使用蝕刻罩500來限定絕緣層180和基底104中的溝槽165。在圖5的示例中，蝕刻罩500包括各種圖案，例如第一圖案510、第二圖案520、第三圖案530等等。第一圖案510對應於屏蔽結構，並且第一圖案510可以通過蝕刻製程轉移到絕緣層180和基底104中，作為在與被設置在矽基底104的正面的絕緣層151的介面處停止的溝槽165。第二圖案520對應於TSC，並且第二圖案520可以通過蝕刻製程被轉移到絕緣層180和基底104中，作為在與絕緣層151的介面處停止的孔178。第三圖案530對應於背面深溝槽環(BDTI)，該BDTI在一些示例中用於隔離阱(例如，P型摻雜阱和N型摻雜阱)。第三圖案530通過蝕刻製程轉移到基底104中作為在STI結構113上停止的溝槽115。
注意，在一些示例中，溝槽115的寬度比溝槽165窄。在一示例中，溝槽115的寬度等於或小於將被沉積的絕緣層176的厚度(圖2B中所示的D)的兩倍，並且溝槽165的寬度(在圖5中由T示出)大於將被沉積的絕緣層176的厚度(圖2B中所示的D)的兩倍。孔178的寬度(在圖5中由W示出)也大於將被沉積的絕緣層176的厚度(圖2B中所示的D)的兩倍。
返回參考圖3，在S330，在溝槽的側壁上形成絕緣層。
圖6示出了在CMOS晶片101的背面沉積絕緣層176之後半導體元件100的剖面視圖。在一些實施例中，使用產生共形薄膜層的沉積技術來沉積絕緣層176。例如，可以使用原子層沉積(ALD)來形成絕緣層176。可以控制絕緣層176的厚度以完全填充溝槽115(在圖5中)以形成BDTI。對於孔178和溝槽165，在側壁和底部上沉積絕緣層176。
注意，溝槽165的寬度和孔178的寬度大於絕緣層176的厚度的兩倍，因此溝槽165和孔178沒有被絕緣層176完全填充。
返回參考圖3，在S340，將導電層填充到溝槽中。
圖7示出了在CMOS晶片101的背面執行金屬填充製程之後半導體元件100的剖面視圖。
在一些示例中，在沉積絕緣層176之後，可以執行蝕刻製程以移除孔178的底部的絕緣層176。移除孔178的底部的絕緣層176露出正面觸點171的端部。注意，在溝槽165的底部，絕緣層176與在正面形成的絕緣層151交界，因此移除溝槽165的底部的絕緣層176不影響屏蔽結構的絕緣。在一些實施例中，可以適當地保護溝槽165以免移除溝槽165的底部的絕緣層176。
隨後，將金屬層填充到溝槽165和孔178中。在孔178中，填充的金屬層與正面觸點171的端部接觸並形成TSC 175，並且因此通過正面觸點171和TSC 175形成連接結構170。在溝槽165中，填充的金屬層形成用於屏蔽結構160的導電層。
在一些示例中，沉積鎢以填充溝槽165，並且可以通過CMP製程移除孔178和鎢的在絕緣層180的表面上的部分。
返回參考圖3，在S350，可以進一步執行另外的過程。例如，可以形成和圖案化背面金屬層BM。圖案化金屬層BM可以形成佈線路徑和連接墊。圖1中示出了具有圖案化金屬層BM的半導體元件100的剖面視圖。
前述內容概括了若干實施例的特徵以使得本領域技術人員可以更好地理解本公開內容的各方面。本領域技術人員將意識到，他們可以容易地使用本公開內容作為用於設計或修改其它過程和結構以執行相同目的和/或實現本文所引入的實施例的相同優點的基礎。本領域技術人員還將認識到，此類等效構造不會偏離本公開內容的精神和範圍，並且他們可以對其作出各種改變、替換 和更改而不會偏離本公開內容的精神和範圍。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:半導體元件
101:CMOS晶片
102:陣列晶片
103:基底
104:基底
105:垂直記憶體單元串
106:階梯區域
107:核心區域
110:N型摻雜阱
111:P型摻雜阱
113:淺溝槽隔離結構/STI
120:N型電晶體
150:部分
170:連接結構
180:絕緣層
BM:圖案化金屬層
C1、C2、C3:常規觸點結構
G:閘極端子
M1:圖案化金屬層

Claims (20)

  1. 一種半導體元件，包括：第一晶片，該第一晶片包括：半導體基底，該半導體基底具有在該半導體基底的第一側形成的電晶體；連接結構，該連接結構延伸穿過該半導體基底並導電地連接被設置在該半導體基底的第一側上的第一導電層和被設置在該半導體基底的與該第一側相對的第二側上的第二導電層，該連接結構還包括：位於該半導體基底中的貫穿基底觸點；以及屏蔽結構，該屏蔽結構被設置在該半導體基底中並且在該連接結構與至少一電晶體之間，該屏蔽結構包括第三導電層，該屏蔽結構在該半導體基底的主表面上的正投影包封該貫穿基底觸點在該半導體基底的該主表面上的正投影。
  2. 根據請求項1的半導體元件，其中，該連接結構還包括：在該半導體基底的該第一側形成並與該貫穿基底觸點導電地連接的正面觸點，該正面觸點與被設置在該半導體基底的該第一側上的圖案化第一導電層導電地連接。
  3. 根據請求項2的半導體元件，其中該屏蔽結構被配置為：包封該半導體基底中的該貫穿基底觸點。
  4. 根據請求項2的半導體元件，其中該屏蔽結構被配置為：在該半導體基底中延伸與該貫穿基底觸點基本上相同的深度範圍。
  5. 根據請求項2的半導體元件，其中該屏蔽結構中的該第三導電層具有與該貫穿基底觸點中的導電材料相同的材料。
  6. 根據請求項1的半導體元件，其中該屏蔽結構包括被設置在該第三導電層與該半導體基底之間的絕緣材料。
  7. 根據請求項6的半導體元件，其中，該屏蔽結構的寬度大於該第三半導體層與該半導體基底之間的該絕緣材料的厚度的兩倍。
  8. 根據請求項1的半導體元件，其中，該第三導電層導電地耦合到該第二半導體層的在操作期間接收恒定電壓的部分。
  9. 根據請求項8的半導體元件，其中，該第三導電層導電地耦合到該第二半導體層的在操作期間連接到地的該部分。
  10. 根據請求項1的半導體元件，還包括：與該第一晶片堆疊的第二晶片，該第二晶片包括記憶體單元，其中，用於該記憶體單元的週邊電路是由該第一晶片上的該電晶體形成的。
  11. 一種用於製造半導體元件的方法，包括：從晶片的第一側在該晶片的半導體基底上設置電晶體；形成連接結構，該連接結構延伸穿過該半導體基底並導電地連接被設置在該晶片的該第一側上的第一導電層和被設置在該晶片的與該第一側相對的第二 側上的第二導電層，形成該連接結構還包括：從該晶片的該第二側在該半導體基底中形成該貫穿基底觸點；以及在該半導體基底中並且在該連接結構與至少一電晶體之間形成屏蔽結構，該屏蔽結構包括第三導電層，該屏蔽結構在該半導體基底的主表面上的正投影包封該貫穿基底觸點在該半導體基底的該主表面上的正投影。
  12. 根據請求項11的方法，其中，形成該連接結構還包括：從該晶片的該第一側在該半導體基底的第一側形成正面觸點，該正面觸點與被設置在該晶片的該第一側上的該第一導電層導電地連接；以及該貫穿基底觸點與該正面觸點導電地連接。
  13. 根據請求項12的方法，其中，形成該屏蔽結構還包括：從該晶片的該第二側形成該屏蔽結構，該屏蔽結構包封該半導體基底中的該貫穿基底觸點。
  14. 根據請求項12的方法，還包括：在相同處理步驟中從該晶片的該第二側形成用於該貫穿基底觸點的孔和用於該屏蔽結構的溝槽。
  15. 根據請求項14的方法，還包括：從該晶片的該第二側減薄該半導體基底；以及基於蝕刻罩從該晶片的該第二側蝕刻該半導體基底，該蝕刻罩包括用於該貫穿基底觸點的第一圖案和用於該屏蔽結構的第二圖案。
  16. 根據請求項14的方法，還包括：在用於該貫穿基底觸點的該孔的側壁上並在用於該屏蔽結構的該溝槽的側壁上形成絕緣層；以及在用於該貫穿基底觸點的該孔中並在用於該屏蔽結構的該溝槽中填充該第三導電層。
  17. 根據請求項16的方法，還包括：從該晶片的該第二側形成該第二導電層，該第二導電層的一部分與該屏蔽結構的該第三導電層連接。
  18. 根據請求項17的方法，其中，該第二導電層的該部分連接到在操作期間接收恒定電壓的連接墊。
  19. 根據請求項18的方法，其中，該第二導電層的該部分連接到該連接墊以用於接地連接。
  20. 根據請求項11的方法，其中，該晶片是第一晶片，並且該方法還包括：將第二晶片與該第一晶片鍵合，該第二晶片具有記憶體單元，其中，用於該記憶體單元的週邊電路是由該第一晶片上的該電晶體形成的。
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