JP2023531213A - 三次元メモリデバイスのコンタクトパッドおよびその製造方法 - Google Patents

三次元メモリデバイスのコンタクトパッドおよびその製造方法 Download PDF

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Abstract

三次元（３Ｄ）ＮＡＮＤメモリデバイスおよび方法が提供される。一態様では、製造方法は、基板を準備するステップと、基板上にメモリセルを形成するステップと、メモリセルをカバーするために第１の誘電体層を堆積させるステップと、基板上に少なくとも１つのコンタクトパッドを形成するステップと、少なくとも１つのコンタクトパッドの上に第２の誘電体層を堆積させるステップと、第２の誘電体層上に第１の接続パッドを形成するステップと、第１の接続パッドを周辺構造の第２の接続パッドと結合するステップと、基板の裏面から少なくとも１つのコンタクトパッドを露出させるステップと、を含む。

Description

本出願は、半導体技術の分野に関し、具体的には、三次元（３Ｄ：ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａｌ）メモリデバイスおよびその製造方法に関する。
Ｎｏｔ－ＡＮＤ（ＮＡＮＤ）メモリは、保存されたデータを保持するために電力を必要としない不揮発性タイプのメモリである。家庭用電化製品、クラウドコンピューティング、およびビッグデータの需要の高まりにより、大容量で優れたパフォーマンスのＮＡＮＤメモリが常に必要とされている。従来の２次元（２Ｄ）ＮＡＮＤメモリが物理的限界に近づくにつれて、３次元（３Ｄ）ＮＡＮＤメモリが重要な役割を果たしている。３Ｄ ＮＡＮＤメモリは、１つのダイに複数のスタック層を使用して、高密度、大容量、高速パフォーマンス、低消費電力、および優れたコスト効率を実現する。
３Ｄ ＮＡＮＤ構造のコンタクトパッドが製造される場合、金属層が堆積され、工程中にプラズマ処理がよく使用される。プラズマ処理は、相補型金属酸化膜半導体（ＣＭＯＳ： ｃｏｍｐｌｅｍｅｎｔａｒｙ－ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路にプラズマ誘起損傷（ＰＩＤ： ｐｌａｓｍａ－ｉｎｄｕｃｅｄ ｄａｍａｇｅ）を発生させる可能性がある。例えば、意図しない高電界によってストレスが発生し、プラズマ処理中に金属酸化物シリコン（ＭＯＳ）トランジスタのゲート酸化物が劣化する可能性がある。さらに、金属－絶縁体－金属（ＭＩＭ）コンデンサの絶縁体も劣化または損傷する可能性がある。開示されたデバイスおよび方法は、上記の１つまたは複数の問題および他の問題を解決することを目的としている。
本開示の一態様では、３Ｄメモリデバイスの製造方法は、３Ｄメモリデバイス用の基板を準備するステップと、基板の表面の第１の部分の上に３Ｄメモリデバイスのメモリセルを形成するステップと、メモリセルと基板とをカバーする第１の誘電体層を堆積させるステップと、基板の表面の第２の部分の上に少なくとも１つのコンタクトパッドを形成するステップと、少なくとも１つのコンタクトパッドと第１の誘電体層との上に第２の誘電体層を堆積させるステップと、第２の誘電体層の上にあり、少なくとも１つのコンタクトパッドおよびメモリセルに接続される第１の接続パッドを形成するステップと、第１の接続パッドを周辺構造の第２の接続パッドと結合するステップと、基板の裏面から少なくとも１つのコンタクトパッドを露出させるステップと、を含む。
本開示の別の態様では、３Ｄメモリデバイスは、アレイデバイス、周辺デバイス、および開口部を含む。アレイデバイスと周辺デバイスとは向かい合わせで結合される。アレイデバイスは、絶縁層と、１つまたは複数のコンタクトパッドと、絶縁層の第１の部分と周辺デバイスとの間のメモリセルと、を含む。開口部は、絶縁層の第２の部分を通って形成され、開口部の底部に配置された１つまたは複数のコンタクトパッドをアレイデバイスの裏面から露出させる。開口部の底部は、絶縁層と周辺デバイスとの間のレベルに配置される。
本開示の他の態様は、本開示の説明、特許請求の範囲、および図面に照らして、当業者によって理解され得る。
本開示の様々な実施形態による製造工程中の特定の段階における例示的な三次元（３Ｄ）アレイデバイスの断面図である。 本開示の様々な実施形態による製造工程中の特定の段階における例示的な三次元（３Ｄ）アレイデバイスの断面図である。 本開示の様々な実施形態に従ってチャネルホールが形成された後の、図２に示される３Ｄアレイデバイスの上面図および断面図である。 本開示の様々な実施形態に従ってチャネルホールが形成された後の、図２に示される３Ｄアレイデバイスの上面図および断面図である。 本開示の様々な実施形態に従ってゲート線スリットが形成された後の、図３および図４に示される３Ｄアレイデバイスの上面図および断面図である。 本開示の様々な実施形態に従ってゲート線スリットが形成された後の、図３および図４に示される３Ｄアレイデバイスの上面図および断面図である。 本開示の様々な実施形態による製造工程のある段階における、図５および図６に示される３Ｄアレイデバイスの断面図である。 本開示の様々な実施形態による製造工程のある段階における、図５および図６に示される３Ｄアレイデバイスの断面図である。 本開示の様々な実施形態による製造工程のある段階における、図５および図６に示される３Ｄアレイデバイスの断面図である。 本開示の様々な実施形態による製造工程のある段階における、図９に示される３Ｄアレイデバイスの断面図である。 本開示の様々な実施形態による製造工程のある段階における、図９に示される３Ｄアレイデバイスの断面図である。 本開示の様々な実施形態による製造工程のある段階における、図９に示される３Ｄアレイデバイスの断面図である。 本開示の様々な実施形態による製造工程のある段階における、図９に示される３Ｄアレイデバイスの断面図である。 本開示の様々な実施形態による例示的な周辺デバイスの断面図である。 本開示の様々な実施形態による、図１３に示される３Ｄアレイデバイスが図１４に示される周辺デバイスと結合された後の例示的な３Ｄメモリデバイスの断面図である。 本開示の様々な実施形態による、ある段階における、図１５に示される３Ｄメモリデバイスの断面図である。 本開示の様々な実施形態による、ある段階における、図１５に示される３Ｄメモリデバイスの断面図である。 本開示の様々な実施形態による３Ｄメモリデバイスの製造の概略フローチャートである。 本開示の様々な実施形態による製造工程中のある段階における例示的な３Ｄアレイデバイスの断面図である。 本開示の様々な実施形態による製造工程中のある段階における例示的な３Ｄアレイデバイスの断面図である。 本開示の様々な実施形態による製造工程のある段階における、図２０に示される３Ｄアレイデバイスの断面図である。 本開示の様々な実施形態による製造工程のある段階における、図２０に示される３Ｄアレイデバイスの断面図である。 本開示の様々な実施形態による製造工程のある段階における、図２０に示される３Ｄアレイデバイスの断面図である。 本開示の様々な実施形態による例示的な周辺デバイスの断面図である。 本開示の様々な実施形態による、図２３に示される３Ｄアレイデバイスが図２４に示される周辺デバイスと結合された後の例示的な３Ｄメモリデバイスの断面図である。 本開示の様々な実施形態による、ある段階における図２５に示される３Ｄメモリデバイスの断面図である。
以下では、添付の図面を参照して、本開示の実施形態における技術的解決法について説明する。可能な限り、図面全体で同じ参照番号を使用して、同じ部品または同様の部品を参照する。明らかに、記載された実施形態は、本開示の実施形態の一部にすぎず、すべてではない。様々な実施形態の機能を交換および／または組み合わせることができる。当業者が本開示の実施形態に基づいて創造的な努力なしに得た他の実施形態は、本開示の範囲内にあるものとする。
図１～図１３は、本開示の実施形態による例示的な３Ｄアレイデバイス１００の製造工程を概略的に示す。３Ｄアレイデバイス１００は、メモリデバイスの一部であり、３Ｄメモリ構造と呼ばれることもある図中、上面図はＸ－Ｙ平面内にあり、断面図はＹ－Ｚ平面内にある。
図１の断面図に示すように、３Ｄアレイデバイス１００は基板１１０を含み得る。いくつかの実施形態では、基板１１０は単結晶シリコン層を含むことができる。基板１１０はまた、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、シリコンオンインシュレータ（ＳＯＩ： ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）、ゲルマニウムオンインシュレータ（ＧＯＩ： ｇｅｒｍａｎｉｕｍ－ｏｎ－ｉｎｓｕｌａｔｏｒ）、多結晶シリコン（ポリシリコン）などの半導体材料、またはヒ化ガリウム（ＧａＡｓ）やリン化インジウム（ＩｎＰ）などのＩＩＩ～Ｖ族化合物を含んでもよい。基板１１０は、ガラス、プラスチック材料、またはセラミック材料などの非導電性材料を含んでもよい。基板１１０がガラス、プラスチック、またはセラミック材料を含む場合、基板１１０は、ガラス、プラスチック、またはセラミック材料上に堆積されたポリシリコンの薄層をさらに含んでもよい。この場合、基板１１０は、ポリシリコン基板のように処理することができる。一例として、基板１１０は、以下の説明において、ドープされていないかまたは軽くドープされた単結晶シリコン層を含む。
いくつかの実施形態では、基板１１０の上部は、イオン注入および／または拡散によってｎ型ドーパントによってドープされ、ドープ領域１１１になり得る。ドープ領域１１１のドーパントは、例えば、リン（Ｐ）、砒素（Ａｓ）、および／またはアンチモン（Ｓｂ）を含み得る。図１に示すように、ドープ領域１１１上にカバー層１２０が堆積され得る。カバー層１２０は犠牲層であり、単層または多層を含み得る。例えば、カバー層１２０は、シリコン酸化物層およびシリコン窒化物層のうちの１つまたは複数を含み得る。カバー層１２０は、化学気相堆積（ＣＶＤ： ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、物理気相堆積（ＰＶＤ： ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ： ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、またはそれらの組み合わせによって堆積されてもよい。いくつかの他の実施形態では、カバー層１２０は、酸化アルミニウムなどの別の材料を含んでもよい。
さらに、カバー層１２０の上に、犠牲層１３０が堆積され得る。犠牲層１３０は、誘電体材料、半導体材料、または導電性材料を含むことができる。犠牲層１３０の例示的な材料はポリシリコンである。
ポリシリコン犠牲層１３０が堆積された後、層スタック１４０が形成され得る。層スタック１４０は、例えば、互いの上に交互に積み重ねられた第１の誘電体層１４１および第２の誘電体層１４２を含む、スタック層の複数の対を含む。層スタックは、６４対、１２８対、または１２８対を超える第１および第２の誘電体層１４１および１４２を含むことができる。
いくつかの実施形態において、第１の誘電体層１４１と第２の誘電体層１４２は異なる材料で作られてもよい。例えば、異なる材料は、シリコン酸化物およびシリコン窒化物を含み得る。以下の説明では、第１の誘電体層１４１は、分離スタック層として使用され得る酸化シリコン層を例示的に含み得、第２の誘電体層１４２は、犠牲スタック層として使用され得る窒化シリコン層を例示的に含み得る。犠牲スタック層は、その後エッチングされ、導体層に置き換えられ得る。第１の誘電体層１４１および第２の誘電体層１４２は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの組み合わせによって堆積されてもよい。
図２は、本開示の実施形態による３Ｄアレイデバイス１００の概略断面図を示す。図２に示すように、層スタック１４０が形成された後、層スタック１４０の一部を階段構造にトリミングするために階段形成工程が実行されてもよい。階段形成工程では、乾式エッチングおよび／または湿式エッチング工程を含む任意の適切なエッチング工程を使用することができる。例えば、階段構造の高さは、Ｙ方向に沿って段階的に増加し得る。誘電体層１２１が堆積されて、階段構造をカバーし得る。図２に示すように、層スタック１４０、犠牲層１３０、およびカバー層１２０は、階段構造の側面、例えば階段構造の左側の領域で除去され得る。この領域は、コンタクトパッドが構成され得るコンタクト領域とみなすことができる。コンタクト領域は、階段形成工程中に誘電体層１２１によってカバーされる。いくつかの実施形態では、カバー層１２０は、階段形成工程でエッチング除去されなくてもよく、カバー層１２０の一部は、コンタクト領域内の誘電体１２１によって埋め込まれてもよい。
図３および図４は、チャネルホール１５０が形成され、その後、本開示の実施形態による層構造が充填された後の３Ｄアレイデバイス１００の概略上面図および概略断面図を示す。図４に示される断面図は、図３の線Ａ－Ａ’に沿って取られたものである。図３および図４、ならびに本開示の他の図に示されるチャネルホール１５０の量、寸法、および配置は、例示的なものであり、説明を目的としているが、本開示の様々な実施形態による開示された３Ｄアレイデバイス１００には、任意の適切な量、寸法、および配置を使用することができる。
図３および図４に示すように、チャネルホール１５０は、Ｚ方向または基板１１０にほぼ垂直な方向に延在し、Ｘ－Ｙ平面内に所定のパターン（図示せず）のアレイを形成するように配置される。チャネルホール１５０は、例えば、乾式エッチング工程または乾式エッチング工程と湿式エッチング工程の組み合わせによって形成することができる。リソグラフィ、洗浄、および／または化学機械研磨（ＣＭＰ： ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を含むパターニング工程など、他の製造工程を実行することもできる。チャネルホール１５０は、層スタック１４０、犠牲層１３０、カバー層１２０を貫通し、ドープ領域１１１を部分的に貫通するシリンダ形状またはピラー形状を有していてもよい。チャネルホール１５０が形成された後、チャネルホールの側壁および底部に機能層１５１が堆積され得る。機能層１５１は、チャネルホールの側壁と底部に電荷の流出を遮断するブロッキング層１５２と、ブロッキング層１５２の表面に３Ｄアレイ素子１００の動作時に電荷を保存する電荷トラップ層１５３と、電荷トラップ層１５３の表面のトンネル絶縁層１５４とを含み得る。ブロッキング層１５２は、１つまたは複数の材料を含むことができる１つまたは複数の層を含むことができる。ブロッキング層１５２の材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウムまたは酸化ハフニウムなどの高ｋ誘電体材料、または別のワイドバンドギャップ材料を含むことができる。電荷トラップ層１５３は、１つまたは複数の材料を含むことができる１つまたは複数の層を含むことができる。電荷トラップ層１５３の材料は、ポリシリコン、窒化シリコン、酸窒化シリコン、ナノ結晶シリコン、または別のワイドバンドギャップ材料を含むことができる。トンネル絶縁層１５４は、１つまたは複数の材料を含むことができる１つまたは複数の層を含むことができる。トンネル絶縁層１５４の材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウムまたは酸化ハフニウムなどの高ｋ誘電体材料、または別のワイドバンドギャップ材料を含んでもよい。
いくつかの実施形態では、機能層１５１は、酸化物－窒化物－酸化物（ＯＮＯ： ｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ）構造を含み得る。必要に応じて、機能層１５１は、ＯＮＯ構成とは異なる構造を有してもよい。以下の説明でＯＮＯ構造を例示する場合、機能層１５１は、シリコン酸化層、シリコン窒化層、および他のシリコン酸化層を含み得る。すなわち、ブロッキング層１５２は、チャネルホール１５０の側壁に蒸着されたシリコン酸化層であってもよく、電荷トラップ層１５３は、ブロッキング層１５２上に堆積されたシリコン窒化物層であってもよく、トンネル絶縁層１５４は、電荷トラップ層１５３上に堆積された別の酸化シリコン層であってもよい。
さらに、トンネル絶縁層１５４上にチャネル層１５５が堆積され得る。チャネル層１５５は「半導体チャネル」とも呼ばれ、いくつかの実施形態ではポリシリコンを含み得る。代替的に、チャネル層１５５はアモルファスシリコンを含んでもよい。チャネルホールと同様に、チャネル層１５５も層スタック１４０を通ってドープ領域１１１内に延在する。ブロッキング層１５２、電荷トラップ層１５３、トンネル絶縁層１５４、およびチャネル層１５５は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの工程の２つ以上の組み合わせによって堆積され得る。チャネル層１５５が形成された後、チャネルホール１５０は酸化物材料１５６によって充填されてもよい。チャネルホール１５０内に形成された機能層１５１およびチャネル層１５５は、チャネルホール構造とみなすことができる。
上述の工程では、チャネルホール１５０は、階段構造が形成された後にエッチングされる。チャネルホール１５０は、階段形成工程の前に形成されてもよい。例えば、層スタック１４０が図１に示されるように製造された後、チャネルホール１５０が形成され、次いで機能層１５１およびチャネル層１５５が堆積され得る。チャネルホール１５０が酸化物材料１５６で充填された後、階段構造を形成するために階段形成工程が実行されてもよい。
図５および図６は、本開示の実施形態に従ってゲート線スリット１６０が形成された後の３Ｄアレイデバイス１００の概略上面図および概略断面図を示す。図６に示される断面図は、図５の線Ｂ－Ｂ’に沿って取られたものである。ゲート線スリットは、ゲート線スリット構造とも呼ばれる。３Ｄアレイデバイス１００は、メモリプレーン（図示せず）に配置された多数のチャネルホール１５０を有し得る。各メモリプレーンは、ゲート線スリットによってメモリブロック（図示せず）とメモリフィンガとに分割されてもよい。例えば、図５に示されるようなチャネルホール１５０の構成は、ゲート線スリット１６０の間のメモリフィンガを反映し得る。
ゲート線スリット１６０は、乾式エッチング工程または乾式エッチング工程と湿式エッチング工程との組み合わせによって形成することができる。図５および図６に示すように、ゲート線スリット１６０は、例えばＸ方向に水平に延在し、層スタック１４０を通って延在し、Ｚ方向または基板１１０にほぼ垂直な方向に犠牲層１３０に達するか、または部分的に貫通し得る。このように、ゲート線スリット１６０の底部には犠牲層１３０が露出される。次に、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの工程の２つ以上の組み合わせによって、スペーサ層（図示せず）をゲート線スリット１６０の側壁および底部に堆積させてもよい。スペーサ層は、第１および第２の誘電体層１４１および１４２を保護するように構成され、例えば、酸化シリコンおよび窒化シリコンを含んでもよい。
スペーサ層が堆積された後、ゲート線スリット１６０の底部のスペーサ層の一部が乾式エッチングまたは乾式エッチングと湿式エッチングの組み合わせによって除去されるように、選択的エッチングが実行されてもよい。犠牲層１３０が再び露出される。続いて、犠牲層１３０を除去するために、選択的エッチング工程、例えば、選択的湿式エッチング工程が実行され得る。犠牲層１３０を除去すると、キャビティが形成され、チャネルホール１５０内に形成されたカバー層１２０およびブロッキング層１５２の底部が露出する。さらに、複数の選択的エッチング工程、例えば、複数の選択的湿式エッチング工程を実行して、ブロッキング層１５２、電荷トラップ層１５３、およびトンネル絶縁層１５４の露出部分を連続的に除去してもよく、チャネル層１５５の底面部分を露出させる。
カバー層１２０がシリコン酸化物および／またはシリコン窒化物である場合、カバー層１２０は、機能層１５１の底部がエッチング除去されるときに除去され得る。特定の実施形態では、カバー層１２０は、シリコン酸化物またはシリコン窒化物以外の材料を含み得、カバー層１２０は、１つまたは複数の追加の選択的エッチング工程によって除去され得る。カバー層１２０を除去すると、ドープ領域１１１の上面が露出する。
エッチング工程後、チャネルホール１５０の底部に近いチャネル層１５５のドープ領域１１１および側部は、犠牲層１３０およびカバー層１２０をエッチング除去することによって残されたキャビティ内に露出され得る。キャビティは、例えばＣＶＤおよび／またはＰＶＤ堆積工程によって半導体層１３１を形成するために、例えばポリシリコンなどの半導体材料によって充填され得る。半導体層１３１は、ｎドープされ、ドープ領域１１１の露出面上およびチャネル層１５５の側壁または側部上に形成され、ドープ領域１１１およびチャネル層１５５に電気的に接続されてもよい。
必要に応じて、単結晶シリコンの層がドープ領域１１１の露出面上に成長し、ポリシリコン層がチャネル層１５５の露出面上に成長するように、選択的エピタキシャル成長が実行され得る。したがって、半導体層１３１は、単結晶シリコンおよびポリシリコンの隣接層を含むことができる。
機能層１５１とカバー層１２０の底部がエッチングされると、一部のスペーサ層がエッチング除去されてもよく、残りのスペーサ層はゲート線スリット１６０の側壁に残り、第１および第２の誘電体層１４１、１４２を保護し得る。半導体層１３１が形成された後、残りのスペーサ層は、選択的エッチング工程、例えば、選択的湿式エッチング工程で除去され得、ゲート線スリット１６０の周りの第２の誘電体層１４２の側面を露出させる。いくつかの実施形態では、側壁と接触する最も内側のスペーサ層は窒化シリコンである。第２の誘電体層１４２も窒化シリコン層であるため、最内スペーサ層および第２の誘電体層１４２は、エッチング工程中に一緒に除去され、図７に示されるように、第１の誘電体層１４１間にキャビティ１４３が残る。したがって、層スタック１４０は層スタック１４４に変更される。
さらに、タングステン（Ｗ）などの導電性材料を成長させて、第２の誘電体層１４２の除去によって残されたキャビティ１４３を充填し、第１の誘電体層１４１の間に導電体層１４５を形成してもよい。導体層１４５が製造された後、層スタック１４４は、図８に示されるように、層タック１４６に変換される。層スタック１４６は、互いの上に交互に積み重ねられた第１の誘電体層１４１および導体層１４５を含む。チャネルホール１５０内の機能層１５１およびチャネル層１５５は、チャネル構造とみなすことができる。各チャネル構造は、図８に示されるように、層スタック１４６および導体層１４５を通ってドープ領域１１１内に延在する。
いくつかの実施形態では、キャビティ１４３内に金属Ｗが堆積される前に、酸化アルミニウムなどの高ｋ誘電体材料の誘電体層（図示せず）が堆積され、続いて窒化チタン（ＴｉＮ）（図示せず）などの導電性材料の層が堆積されてもよい。さらに、金属Ｗを堆積させて導体層１４５を形成してもよい。ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの工程の２つ以上の組み合わせを堆積工程で使用することができる。代替的に、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ドープシリコン、またはそれらの任意の組み合わせなどの別の導電性材料を使用して導体層１４５を形成することができる。
図８を参照すると、チャネルホール１５０内の各機能層１５１の部分は、導体層１４５のうちの１つの部分とチャネルホール１５０内のチャネル層１５５の部分との間にある。各導体層１４５は、Ｘ－Ｙ平面内でＮＡＮＤメモリセルの行を電気的に接続するように構成され、３Ｄアレイデバイス１００のワード線として構成される。チャネルホール１５０内に形成されたチャネル層１５５は、Ｚ方向に沿ってＮＡＮＤメモリセルの列またはストリングを電気的に接続するように構成され、３Ｄアレイデバイス１００のビット線として構成される。したがって、ＮＡＮＤメモリセルの一部として、Ｘ－Ｙ平面内のチャネルホール１５０内の機能層１５１の一部は、導体層１４５とチャネル層１５５との間、すなわち、ワード線とビット線との間に配置される。機能層１５１は、チャネル層１５５と層スタック１４６との間に配置されると考えることもできる。チャネルホール１５０の一部の周囲にある導体層１４５の一部は、ＮＡＮＤメモリセルの制御ゲートまたはゲート電極として機能する。３Ｄアレイデバイス１００は、ＮＡＮＤセルのストリングの２Ｄアレイを含むと考えることができる（そのようなストリングは、「ＮＡＮＤストリング」とも呼ばれる）。各ＮＡＮＤストリングは、複数のＮＡＮＤメモリセルを含み、基板１１０に向かって垂直に延在する。ＮＡＮＤストリングは、ＮＡＮＤメモリセルの３Ｄアレイを形成する。
基板１１０の場合、底面は裏面とも呼ばれ、上面、すなわちドープ領域１１１を有する面は、前面または表面と呼ばれる場合がある。図８に示されるように、ＮＡＮＤメモリセルは、基板１１０の表面の一部の上に形成される。
キャビティ１４３内に導体層１４５を成長させた後、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの組み合わせによって、ゲート線スリット１６０の側壁および底面に誘電体層（例えば、酸化シリコン層）を堆積させることができる。乾式エッチング工程、または乾式エッチング工程と湿式エッチング工程との組み合わせを実行して、ゲート線スリットの底部の誘電体層を除去し、半導体層１３１の一部を露出させることができる。ゲート線スリットは、導電材料１６１（例えば、ドープされたポリシリコン）および導電プラグ１６２（例えば、金属Ｗ）で充填され得る。図９に示すように、ゲート線スリット内の導電性材料１６１は、層スタック１４６を通って延在し、半導体層１３１と電気的に接触し得る。充填されたゲート線スリットは、３Ｄアレイデバイス１００のアレイ共通ソースになり得る。いくつかの実施形態では、ゲート線スリット内にアレイ共通ソースを形成するステップは、絶縁層、導電層（ＴｉＮ、Ｗ、Ｃｏ、Ｃｕ、またはＡｌなど）、次いでドープされたポリシリコンなどの導電材料を堆積させることを含み得る。必要に応じて、一部のゲート線スリットに誘電体を充填してもよい。これらの場合、いくつかの他のゲート線スリットは、アレイの共通ソースとして機能する導電性材料で充填され得る。
図１０～図１３は、本開示の実施形態に従ってコンタクトおよびビアが形成された後のある段階における３Ｄアレイデバイス１００の概略断面図を示す。ゲート線スリット１６０が充填され、アレイ共通ソースが形成された後、ワード線コンタクト１７１用の開口部は、例えば乾式エッチング工程、または乾式エッチング工程と湿式エッチング工程との組み合わせによって形成され、３Ｄアレイデバイス１００用の相互接続を形成することができる。コンタクト１７１の開口部は、次に、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはそれらの任意の組み合わせによって導電性材料で充填される。コンタクト１７１の導電性材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせを含むことができる。必要に応じて、コンタクト１７１が製造されるとき、別の導電性材料が堆積される前に、導電性材料（例えば、ＴｉＮ）の層がコンタクト層として堆積されてもよい。
さらに、基板１１０、コンタクト１７１、およびＮＡＮＤメモリセルをカバーする誘電体層を形成するべく、誘電体材料（例えば、シリコン酸化物またはシリコン窒化物）を堆積させるために、ＣＶＤまたはＰＶＤ工程が実行され得る。新たに堆積された誘電体層が誘電体層１２１に追加され、したがって、誘電体層１２１はより厚くなる。ビア１７２のための開口部は、乾式エッチング工程、または乾式エッチング工程と湿式エッチング工程の組み合わせによって形成され得る。続いて、図１０に示すように、開口部をＷ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせなどの導電性材料で充填して、ビア１７２を形成することができる。ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはそれらの組み合わせを実行してもよい。ビア１７２は、ワード線コンタクト１７１、対応するＮＡＮＤストリングの上端、およびアレイ共通ソースのプラグ１６２に電気的に接続され得る。必要に応じて、開口部を充填してビア１７２を形成する前に、導電性材料（例えば、ＴｉＮ）の層を最初に堆積させてもよい。
さらに、相互接続のための金属層１７３および１７４は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはそれらの組み合わせによって成長させることができる。金属層１７３は、ビア１７２上に堆積され、ビア１７２と電気的に接触する。金属層１７４は、コンタクトパッドのための相互接続であり、階段構造の側のコンタクト領域に位置する。金属層１７３および１７４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせなどの導電性材料を含んでいてもよい。
ビア１７２の形成と同様に、金属層１７３および１７４の上にビア１７５および１７６を形成することができる。例えば、図１１に示すように、金属層１７３および１７４をカバーし、誘電体層１２１をより厚くするために、誘電体材料が堆積されてもよく、ビア１７５および１７６用の開口部を形成することができ、続いて開口部を導電性材料で充填して、ビア１７５および１７６を形成してもよい。
ここで図１２を参照すると、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはそれらの組み合わせを実行して、ビア１７５および１７６上にそれぞれ金属層１７７および１７８を成長させることができる。必要に応じて、複数の金属層１７８の代わりに単一の金属層１７８（図示せず）をビア１７６上に形成してもよい。以下の説明では、複数の金属層１７８が例示的に使用される。図１２に示すように、ＮＡＮＤメモリセルが基板１１０の表面の一部の上に形成される一方で、金属層１７８は基板１１０の表面の別の部分の上に形成される。金属層１７７、１７８は、同じ物質で同時に形成され、ドーピング領域１１１と基板１１０に対してほぼ同じレベルに形成される。本明細書で使用するレベルは、Ｚ軸に沿ったＸ－Ｙ平面を示す。金属層１７８のレベルは、金属層１７８を通過するＸ－Ｙ平面を示す。レベルの高さ、つまりレベルのＸ－Ｙ平面の高さは、Ｚ軸に関して測定される。金属層１７７および１７８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの任意の組み合わせなどの導電性材料を含み得る。金属層１７７は、金属層１７３およびビア１７５を介して層スタック１４６またはＮＡＮＤメモリセルに電気的に接続される。金属層１７８はコンタクトパッドとして構成され、ビア１７６を介して金属層１７４に接続される。
さらに、ＣＶＤまたはＰＶＤ工程を再度行って、誘電体材料（例えば、シリコン酸化物またはシリコン窒化物）を堆積させて、金属層１７７および１７８をカバーし、誘電体層１２１をさらに厚くする誘電体層を形成してもよい。ビア１７２および１７５の形成と同様に、開口部を形成し、次に導電性材料で充填してビア１７９を形成することができる。ビア１７９は、金属層１７７上に堆積され、電気的に接続される。さらに、ビア１７９を埋め込み、誘電体層１２１をさらに厚くするために、誘電体材料が堆積されてもよい。周辺デバイスとの相互接続として機能する接続コンタクト１７０を形成するために、開口部を形成し、次いで充填してもよい。図１３に示されるように、接続パッド１７０は、ビア１７９を介して金属層１７７にそれぞれ電気的に接続される。接続パッド１７０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはこれらの材料の２つ以上の組み合わせを含み得る。必要に応じて、開口部を充填して接続パッド１７０を形成する前に、導電性材料（例えば、ＴｉＮ）のコンタクト層を最初に堆積させてもよい。
図１４は、本開示の実施形態による周辺デバイス１８０の概略断面図を示す。周辺デバイス１８０は、メモリデバイスの一部であり、周辺構造と呼ばれることもある。周辺デバイス１８０は、単結晶シリコン、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳＯＩ、ＧＯＩ、ポリシリコン、またはＧａＡｓまたはＩｎＰなどのＩＩＩ～Ｖ族化合物を含むことができる基板１８１を含み得る。周辺ＣＭＯＳ回路（例えば、制御回路）（図示せず）が基板１８１上に製造され、メモリデバイスの動作を容易にするために使用されてもよい。例えば、周辺ＣＭＯＳ回路は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ： ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ）を含み、ページバッファ、センスアンプ、列デコーダ、および行デコーダなどの機能デバイスを提供することができる。基板１８１およびＣＭＯＳ回路上に誘電体層１８２が堆積されてもよい。接続パッド１８３など接続パッドおよびビアが誘電体層１８２内に形成されてもよい。誘電体層１８２は、酸化シリコンおよび窒化シリコンなどの１つまたは複数の誘電体材料を含むことができる。接続パッド１８３は、３Ｄアレイデバイス１００との相互接続として構成され、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせなどの導電性材料を含むことができる。
図１５～図１７は、本開示の実施形態による例示的な３Ｄメモリデバイス１９０の製造工程を概略的に示す。図１５～図１７の断面図は、Ｙ－Ｚ平面内にある。３Ｄメモリデバイス１９０は、図１３に示される３Ｄアレイデバイス１００と、図１４に示される周辺デバイス１８０とを含み得る。周辺デバイス１８０は、アレイデバイス１００を制御するように構成されている。
図１５に示されるように、３Ｄアレイデバイス１００および周辺デバイス１８０は、フリップチップ接合法によって接合され、３Ｄメモリデバイス１９０を形成する。いくつかの実施形態では、３Ｄアレイデバイス１００は垂直にひっくり返され、上下逆になり、接続パッド１７０の上面がＺ方向に下向きになり得る。２つのデバイスは、３Ｄアレイデバイス１００が周辺デバイス１８０の上にあるように一緒に配置されてもよい。例えば、接続パッド１７０がそれぞれ接続パッド１８３と位置合わせされ得るなどの位置合わせが行われた後、３Ｄアレイデバイス１００および周辺デバイス１８０は、接合され、一緒に結合され得る。層スタック１４６および周辺ＣＭＯＳ回路は、基板１１０と１８１との間、またはドープ領域１１１と基板１８１の間に挟まれるようになる。いくつかの実施形態では、はんだまたは導電性接着剤を使用して、接続パッド１７０を接続パッド１８３にそれぞれ結合してもよい。したがって、接続パッド１７０は、接続パッド１８３にそれぞれ電気的に接続される。３Ｄアレイデバイス１００と周辺デバイス１８０は、フリップチップボンディング工程が完了した後、電気通信状態にある。例えば、コンタクトパッド１７８は、接続パッド１７０および１８３を介して周辺デバイス１８０に電気的に接続され得る。
３Ｄアレイデバイス１００および周辺デバイス１８０の場合、基板１１０または１８１の底面を裏面と呼ぶことができ、接続パッド１７０または１８３を有する側を前面または表面と呼ぶことができる。図１５に示されるように、フリップチップ結合工程の後、３Ｄアレイデバイス１００および周辺デバイス１８０は向かい合って結合される。
その後、裏面から（フリップチップボンディング後）、３Ｄアレイデバイス１００の基板１１０は、ウェーハ研削、乾式エッチング、湿式エッチング、ＣＭＰ、またはそれらの組み合わせなどの薄化工程によって薄化され得る。いくつかの実施形態では、基板１１０は、ドープ領域１１１を露出させる薄化工程によって除去されてもよい。誘電体層１１２は、堆積工程（例えば、ＣＶＤまたはＰＶＤ工程）によってドープ領域１１１の上に成長され得る。開口部１１３は、乾式エッチング工程または乾式エッチング工程と湿式エッチング工程との組み合わせによって形成することができる。図１６に示すように、開口部１１３は、誘電体層１１２、ドープ領域１１１、および誘電体層１２１を貫通し、金属層１７８を露出させることができる。周辺デバイス１８０に垂直に隣接し、階段構造および層スタック１４６の横にある露出金属層１７８は、３Ｄメモリデバイス１９０のコンタクトパッドとして使用することができる。例えば、３Ｄメモリデバイス１９０を他のデバイスと接続することができるボンディングワイヤを金属層１７８上に結合してもよい。図１６に示されるように、階段構造は、例示的に、金属層１７８と層スタック１４６との間にあってもよい。前述したように、金属層１７７、１７８は、同一レベルの同一導電性物質で同時に形成されてもよい。したがって、金属層１７７および１７８は、結合工程の後、ドープ領域１１１、接続パッド１８３、または周辺デバイス１８０に対してほぼ同じレベルにある。垂直方向では、金属層１７７は層スタック１４６と接続パッド１８３、周辺ＣＭＯＳ回路、または周辺デバイス１８０との間にある。
さらに、誘電体材料を堆積させて、誘電体層１１２の上および開口部１１３の側壁および底部に誘電体層１１４を形成してもよい。誘電体層１１４は、酸化シリコン、窒化シリコン、酸窒化シリコン、オルトケイ酸テトラエチル（ＴＥＯＳ： ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）、またはそれらの組み合わせなどの材料を含むことができるパッシベーション層として機能し得る。誘電体層１１４は、ＣＶＤまたはＰＶＤなどの堆積工程によって形成されてもよい。次に、図１７に示すように、乾式エッチング工程または乾式および湿式エッチング工程を実行して、開口部１１３の底部の誘電体層１１４の一部を除去することができる。金属層１７８は再び露出して、３Ｄメモリデバイス１９０のコンタクトパッドまたはコンタクトパッドの一部になる。
誘電体層１１２および１１４は一緒に上部絶縁層とみなすことができる。図１７に示されるように、層スタック１４６およびＮＡＮＤメモリセルは、上部絶縁層の一部（例えば、第１の部分）と周辺デバイス１８０との間に配置されてもよく、金属層１７８は、上部絶縁層の別の部分（例えば、第２の部分）と周辺デバイス１８０との間に配置されてもよい。開口部１１３は、上部絶縁層の第２の部分を貫通して形成され、開口部１１３の底部に配置された金属層１７８をアレイデバイス１００の裏面から露出させる。金属層１７８および開口部１１３の底部は、上部絶縁層と周辺デバイス１８０との間のレベルに配置することができる。さらに、金属層１７８は、ＮＡＮＤメモリセルと周辺デバイス１８０との間のレベルに配置することができる。
その後、他の製造ステップまたは工程が実行されて、３Ｄメモリデバイス１９０の製造が完了され得る。簡単にするために、他の製造ステップまたは工程の詳細は省略されている。
３Ｄメモリデバイス１９０のコンタクトパッドが、３Ｄアレイデバイス１００と周辺デバイス１８０とを結合した後に形成される場合、コンタクトパッドの形成中にプラズマ処理が数回使用されるため、周辺デバイス１８０の周辺ＣＭＯＳ回路にＰＩＤが発生し、歩留まりおよび信頼性の問題を引き起こす可能性がある。図１５～図１７に示されるように、金属層１７８は、フリップチップ結合工程の後、３Ｄメモリデバイス１９０のコンタクトパッドになる。すなわち、３Ｄアレイデバイス１００と周辺デバイス１８０とが結合された後ではなく、３Ｄアレイデバイス１００の製造中にいくつかのプラズマ処理ステップが実行される。フリップチップ結合工程の前にコンタクトパッドの形成が実施されるので、周辺デバイス１８０は、３Ｄアレイデバイス１００と結合された後に受けるプラズマ処理ステップが少なくて済み、したがって、周辺ＣＭＯＳ回路に発生するＰＩＤが少なくなり得る。したがって、金属層１７８の製造は、ＰＩＤの影響を低減し、３Ｄメモリデバイス１９０の歩留まりおよび信頼性を改善することができる。
図１８は、本開示の実施形態による３Ｄメモリデバイスを製造するための概略フローチャート２００を示す。２１１で、３Ｄアレイデバイス用の基板の上面上に犠牲層が堆積され得る。基板は、単結晶シリコン基板などの半導体基板を含み得る。いくつかの実施形態では、犠牲層を堆積する前に基板上にカバー層を成長させてもよい。カバー層は、基板上に順次成長する単層または多層を含み得る。例えば、カバー層には、酸化シリコン、窒化シリコン、および／または酸化アルミニウムが含まれる場合がある。いくつかの他の実施形態では、最初に基板上にカバー層を堆積させることなく、犠牲層を堆積させることができる。犠牲層は、単結晶シリコン、ポリシリコン、酸化シリコン、または窒化シリコンを含むことができる。
犠牲層の上に、３Ｄアレイデバイスの層スタックを形成することができる。層スタックは、交互に積層された第１のスタック層および第２のスタック層を含み得る。第１のスタック層は第１の誘電体層を含み、第２のスタック層は第１の誘電体層とは異なる第２の誘電体層を含み得る。いくつかの実施形態では、第１および第２の誘電体層のうちの１つが犠牲スタック層として使用される。
２１２において、層スタックの一部を階段構造に変換するために階段形成工程が実行され得る。階段形成工程には、層スタックの一部を階段構造にトリミングするために使用される複数のエッチングが含まれ得る。階段構造をカバーする誘電体層を堆積する堆積工程が実行され得る。階段構造の側面にある誘電体層の一部は、コンタクトパッドが構成され得るコンタクト領域として使用されてもよい。
２１３において、層スタックと犠牲層とを通って延在するチャネルホールが形成され、基板の部分を露出させてもよい。各チャネルホールの側壁と底面とに機能層とチャネル層とが堆積され得る。機能層を形成するステップは、チャネルホールの側壁上にブロッキング層を堆積するステップと、ブロッキング層上に電荷トラップ層を堆積するステップと、電荷トラップ層上にトンネル絶縁層を堆積するステップとを含み得る。トンネル絶縁層上に堆積されたチャネル層は、半導体チャネルとして機能し、ポリシリコン層を含んでいてもよい。
２１４において、３Ｄアレイデバイスのゲート線スリットが形成されてもよい。垂直方向に沿って、ゲート線スリットは層スタックを貫通してもよい。ゲート線のスリットがエッチングされた後、犠牲層の一部が露出する。
２１５において、犠牲層がエッチング除去され、キャビティが基板上に作成されてもよい。キャビティは、キャビティ内の機能層のブロッキング層の底部を露出させる。カバー層が基板上に堆積されている場合、カバー層もキャビティ内に露出している。ブロッキング層、電荷トラップ層、およびトンネル絶縁層を含む、キャビティ内で順次露出される機能層の層は、例えば、１つまたは複数の選択的エッチング工程によってそれぞれエッチング除去される。その結果、基板に近い機能層の一部がキャビティ内で除去され得る。堆積した場合、カバー層も工程中にエッチング除去され、機能層の部分をエッチングまたは別の選択的エッチング工程でエッチングし得る。したがって、基板の一部およびチャネル層の一部がキャビティ内に露出する。
その後、キャビティ内にポリシリコン層などの半導体層を成長させる堆積工程が実行され得る。半導体層は、チャネル層と基板に電気的に接触する。
いくつかの実施形態では、層スタックは２つの誘電体スタック層を含み得、スタック層の１つは犠牲的である。犠牲スタック層は、２１６でエッチング除去されてキャビティを残すことができ、その後、キャビティを導電材料で充填して導体層を形成することができる。導電性材料は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、Ｔｉ、またはＴａなどの金属を含み得る。
２１７において、ゲート線スリットの側壁および底面に酸化物層などの誘電体層を堆積させてもよい。底面の誘電体層の一部を選択的にエッチングして、半導体層を露出させ得る。ＴｉＮ、Ｗ、Ｃｕ、Ａｌ、および／またはドープされたポリシリコンなどの導電性材料をゲート線スリットに堆積させて、半導体層と電気的に接触するアレイ共通ソースを形成してもよい。さらに、ワード線コンタクト、相互接続用の第１の金属層、およびビアを形成するために、エッチングおよび堆積工程が実行されてもよい。
２１８において、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせなどの導電性材料を堆積させて、第２の金属層が形成され得る。一部の第２金属層はコンタクトパッドとして使用でき、一部の他の第２金属層は相互接続に使用され得る。第２の金属層は、誘電体層によってカバーされ得る。さらに、ビアおよび接続パッドを形成するために、エッチングおよび堆積工程が実行されてもよい。接続パッドは、３Ｄアレイデバイスと周辺デバイスとの間の接続用に構成されている。
２１９で、フリップチップボンディング工程が実行されて、３Ｄアレイデバイスと周辺デバイスとを結合するか、または３Ｄアレイデバイスを周辺デバイスに固定して、３Ｄメモリデバイスを作成してもよい。いくつかの実施形態では、３Ｄアレイデバイスを上下逆にして周辺デバイスの上に配置してもよい。３Ｄアレイデバイスと周辺デバイスの接続パッドが整列してから結合され得る。３Ｄアレイデバイスの基板が薄くされてもよい。コンタクト領域内のコンタクトパッドとして構成された第２の金属層を露出させるために、エッチング工程が実行されてもよい。コンタクトパッドは、３Ｄメモリデバイスを別のデバイスに接続するために使用され得る。
図１９～図２３は、本開示の実施形態による例示的な３Ｄアレイデバイス３００の製造工程を概略的に示す。図１９～２３において、断面図はＹ－Ｚ平面にある。
図１９に示すように、３Ｄアレイデバイス３００は基板３１０を含み得る。基板３１０は、単結晶シリコン層を含んでいてもよく、またはＧｅ、ＳｉＧｅ、ＳｉＣ、ＳＯＩ、ＧＯＩ、ポリシリコン、ＧａＡｓ、またはＩｎＰなどの別の半導体材料を含んでいてもよい。以下の説明では、一例として、基板３１０は、ドープされていないかまたは軽くドープされた単結晶シリコン層を含む。
いくつかの実施形態では、基板３１０の上部は、ｎ型ドーパントによってドープされ、ドープ領域３１１を形成してもよい。図１９に示すように、ドープ領域３１１の上にカバー層３２０が堆積されてもよい。カバー層３２０は犠牲層であり、単一層または複数層を含んでもよい。例えば、カバー層３２０は、シリコン酸化物層およびシリコン窒化物層のうちの１つまたは複数を含むことができる。カバー層３２０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの組み合わせによって堆積されてもよい。代替的に、カバー層３２０は、酸化アルミニウムなどの別の材料を含んでもよい。
カバー層３２０の上に、犠牲層３３０が堆積されてもよい。犠牲層３３０は、半導体材料または誘電体材料を含み得る。以下の説明では、一例として、犠牲層３３０はポリシリコン層である。犠牲層３３０が作られた後、層スタック３４０が形成されてもよい。層スタック３４０には、複数のペアのスタック層３４１および３４２が含まれている。つまり、スタック層３４１と３４２が交互に積層されている。
いくつかの実施形態では、スタック層３４１および３４２は、第１の誘電体層と、第１の誘電体層とは異なる第２の誘電体層とを含み得る。交互スタック層３４１および３４２は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせによって堆積されてもよい。記述では、スタック層３４１および３４２の材料（つまり、第１および第２の誘電体層）の材料は、それぞれ酸化シリコンと窒化シリコンである。酸化シリコン層は分離スタック層として使用され、窒化シリコン層は犠牲スタック層として使用されてもよい。
さらに、層スタック３４０の一部をチャネルホール領域３３２内の階段構造にトリムするために、階段形成工程が実行されてもよい。階段構造は、誘電体層３２１を形成する酸化シリコンなどの誘電体材料によって覆われてもよい。階段形成工程の間、コンタクト領域３３３のスタック層３４１および３４２、カバー層３２０、および犠牲層３３０は変化しないままであってよい。コンタクト領域３３３は、コンタクトパッド用に構成されてもよい。図２０に示すように、コンタクト領域３３３のスタック層３４１および３４２は、残りの犠牲層３３０および残りのカバー層３２０の上に層スタック３４７を形成してもよい。層スタック３４７には、スタック層３４１および３４２が含まれている。つまり、第１と第２の誘電体層を交互にしている。水平方向では、層スタック３４７は階段構造の側面、例えば階段構造の左側にあり得、階段構造は層スタック３４０と３４７の間にあってもよい。階段構造および層スタック３４７は、ドープ領域３１１上に堆積される誘電体層３２１の一部によって分離されてもよい。
図２１、図２２および図２３は、現在の開示の実施形態に従って、ある段階で３Ｄアレイデバイス３００の概略上の断面図を示している。層スタック３４０が形成された後、チャネルホール３５０が形成され得る。図２１～図２３に示されるチャネルホール３５０の量、寸法、および配置は、構造および製造方法の説明のための例示である。
チャネルホール３５０は、層スタック３４０、犠牲層３３０、およびカバー層３２０を介して延在するシリンダの形状または柱の形状を持ち、ドープ領域３１１に部分的に浸透する場合がある。チャネルホール３５０が形成された後、チャネルホールの側壁および底部に機能層３５１が堆積されてもよい。機能層３５１には、チャネルホールの側壁と底部のブロッキング層、ブロッキング層の表面に電荷トラップ層、および電荷トラップ層の表面にトンネル絶縁層が含まれていてもよい。
いくつかの実施形態では、機能層３５１は、以下の説明で使用されるＯＮＯ構造を含み得る。例えば、チャネルホール３５０の側壁にブロッキング層として酸化シリコン層を堆積させてもよい。ブロッキング層上に電荷トラップ層として窒化シリコン層を堆積させてもよい。電荷トラップ層上にトンネル絶縁層として別の酸化シリコン層を堆積させてもよい。トンネル絶縁層上に、チャネル層３５５としてポリシリコン層が堆積されてもよい。チャネルホールと同様に、チャネル層３５５も層スタック３４０を通ってドープ領域３１１内に延在してもよい。チャネル層３５５が形成された後、チャネルホール３５０は酸化物材料によって充填され得る。チャネルホール３５０は、導電性材料（例えば、金属Ｗ）を含み、チャネル層３５５と電気的に接触し得るプラグによって封止され得る。
さらに、ゲート線スリット３６０は、乾式エッチング工程または乾式および湿式エッチング工程の組み合わせによって形成されてもよい。ゲート線スリット３６０は、層スタック３４０を通って延在し、犠牲層３３０に到達するか、またはＺ方向に部分的に貫通してもよい。このように、ゲート線スリット３６０の底部では、犠牲層３３０の一部が露出される。スペーサ層（図示せず）がゲート線スリット３６０の側壁および底部に堆積されてもよく、犠牲層３３０を再び露出させるためにスリット３６０の底部にあるスペーサ層の一部がエッチングによって除去されてもよい。犠牲層３３０がエッチングされてもよい。犠牲層３３０を除去すると、キャビティが形成され、カバー層３２０と、チャネルホール３５０内に形成されたブロッキング層の底部が露出する。ブロッキング層、電荷トラップ層、トンネル絶縁層の一部がエッチング除去され得、チャネル層３５５の底部が露出している。カバー層３２０は、機能層３５１の底部がエッチング除去されるか、追加の選択的エッチング工程で削除され、ドープ領域３１１の上面を露出すると削除されてもよい。
キャビティは、半導体層３３１を形成するために、例えばポリシリコンなどの半導体材料によって充填されてもよい。半導体層３３１は、ドープ領域３１１およびチャネル層３５５の露出部分の表面上に堆積されてもよい。さらに、犠牲スタック層３４２は、エッチングによって除去され、Ｗなどの導電性材料を含む導体層３４５によって置き換えられてもよい。図２１に示すように、導体層３４５が形成された後、層スタック３４０は層スタック３４６になる。
各導体層３４５は、Ｙ方向またはＸ－Ｙ平面に沿ってＮＡＮＤメモリセルの１つまたは複数の行を電気的に接続するように構成され、３Ｄアレイデバイス３００のワード線として構成されている。チャネルホール３５０内に形成されたチャネル層３５５は、Ｚ方向に沿ってＮＡＮＤストリングを電気的に接続するように構成され、３Ｄアレイデバイス３００のビット線として構成される。
図２２に示されるように、ゲート線スリット３６０は、導電性材料３６１（例えば、ドープされたポリシリコン）および導電性プラグ３６２（例えば、導電性材料Ｗ）で充填され得る。いくつかの実施形態では、充填されたゲート線スリットが３Ｄアレイデバイス３００のアレイ共通のソースになってもよい。
その後、ワード線コンタクト３７１の開口部が形成されてもよい。開口部には、コンタクト３７１を形成するための導電性材料（Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはその組み合わせ）が充填されている。さらに、ＣＶＤまたはＰＶＤ工程を実行して、３Ｄアレイデバイス３００上に誘電体材料（例えば、酸化シリコンまたは窒化シリコン）を堆積させてもよい。誘電体層３２１が厚くなる。さらに、ビア３７２用の開口部を形成し、続いてＷ、Ｃｏ、Ｃｕ、またはＡｌなどの導電性材料で充填してもよい。一部のビア３７２は、ワード線コンタクト３７１に電気的に接続される。一部のビア３７２は、プラグ３６２および対応するＮＡＮＤストリングの上端に電気的に接続される。
さらに、相互接続のための金属層３７３および３７４が堆積されてもよい。金属層３７３は、ビア３７２とそれぞれ電気的に接触する。金属層３７４はコンタクト領域３３３にあり、コンタクトパッドと相互接続するように構成される。金属層３７３および３７４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせなどの導電性材料を含んでいてもよい。
さらに、金属層３７３および３７４は、誘電体層３２１をより厚くする誘電体材料によってカバーされてもよい。ビア３７２の形成と同様に、ビア３７５および３７６は、図２２に示されるように、それぞれ金属層３７３および３７４の上に形成され、金属層３７３および３７４と接触し得る。
さらに、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはそれらの組み合わせを実行して、ビア３７５および３７６の上にそれぞれ金属層３７７および３７８を成長させてもよい。金属層３７７および３７８は、同じ材料で同時に形成することができ、層スタック３４６および３４７、ドープ領域３１１、または基板３１０に対してほぼ同じレベルに配置することができる。金属層３７７および３７８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの任意の組み合わせなどの導電性材料を含んでいてもよい。金属層３７７は、層スタック３４６または金属層３７３ならびにビア３７２および３７５を介してＮＡＮＤメモリセルに電気的に接続され得る。金属層３７８はコンタクトパッドとして構成され、ビア３７６を介して金属層３７４に接続され得る。金属層３７８は、誘電体層３２１の一部と層スタック３４７とを含む誘電体領域上に配置することができる。
さらに、金属層３７７および３７８をカバーし、誘電体層３２１を厚くするべく、誘電体材料を堆積させるために、ＣＶＤまたはＰＶＤ工程が再度実行されてもよい。ビア３７２および３７５の形成と同様に、開口部を形成し、次に導電性材料で充填して、金属層３７７の上に接触するビア３７９を形成することができる。さらに、ビア３７９をカバーし、誘電体層３２１をさらに厚くするために、誘電体材料が堆積されてもよい。周辺デバイスとの接続に役立つ接続パッド３７０を形成するために、開口部が作られ、充填される。接続パッド３７０は、図２３に示されるように、ビア３７９とそれぞれ電気的に接触する。接続パッド３７０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの組み合わせを含んでいてもよい。
図２４は、本開示の実施形態による周辺デバイス３８０を断面図で概略的に示す。周辺デバイス３８０は、半導体基板３８１（例えば、単結晶シリコンの基板）を含み得る。周辺ＣＭＯＳ回路（例えば、制御回路）（図示せず）は、基板３８１上に製造され、３Ｄアレイデバイス３００の動作を容易にするために使用され得る。１つまたは複数の誘電体材料を含む誘電体層３８２が基板３８１上に堆積される。接続パッド３８３などの接続パッドおよびビアが、誘電体層３８２に形成されてもよい。接続パッド３８３は、３Ｄアレイデバイス３００と接続するように構成され、導電性材料（例えば、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはそれらの任意の組み合わせ）を含み得る。
図２５および図２６は、本開示の実施形態による例示的な３Ｄメモリデバイス３９０の概略製造工程を示す。図２５～図２６の断面図はＹ－Ｚ面内にある。３Ｄメモリデバイス３９０は、３Ｄアレイデバイス３００と周辺デバイス３８０とをフリップチップ接合工程で接合することによって形成される。いくつかの実施形態では、３Ｄアレイデバイス３００は、垂直にひっくり返され、接続パッド３７０の上面がＺ方向に下向きになるように逆さまになり得る。３Ｄアレイデバイス３００は、周辺デバイス３８０の上に配置され、整列されてもよい。例えば、接続パッド３７０は、接続パッド３８３とそれぞれ整列することができる。次に、図２５に示されるように、３Ｄアレイデバイス３００および周辺デバイス３８０を接合し、面と面とを合わせて結合することができる。接続パッド３７０は、接続パッド３８３にそれぞれ電気的に接続される。したがって、金属層３７８は、接続パッド３７０および３８３を介して周辺デバイス３８０に電気的に接続することができる。
その後、３Ｄアレイデバイス３００の基板３１０を薄くすることができ、堆積工程によって誘電体層３１２をドープ領域３１１上に成長させることができる。開口部３１３は、乾式エッチング工程、または乾式エッチングと湿式エッチング工程の組み合わせによって形成することができる。開口部３１３は、誘電体層３１２、ドープ領域３１１、残りのカバー層３２０、残りの犠牲層３３０、層スタック３４７、および誘電体層３２１を貫通して、金属層３７８を露出させる。開口部３１３が形成された後、層スタック３４７の一部がエッチングによって除去される。層スタック３４７の残りの部分は、交互の第１および第２の誘電体層（すなわち、スタック層３４１および３４２）を含む層スタックとみなすことができる。いくつかの実施形態では、開口部３１３は、Ｘ－Ｙ平面内で残りの層スタック３４７によって完全に取り囲まれてよい。必要に応じて、開口部３１３は、Ｘ－Ｙ平面内で残りの層スタック３４７によって部分的に囲まれていてもよい。例えば、後者のシナリオでは、開口部３１３の一部が層スタック３４７を通過し、開口部３１３の別の部分がＸ－Ｙ平面内の誘電体領域３２１を通過することがある。垂直方向（例えば、Ｚ方向）では、金属層３７８は、残りの層スタック３４７の下にあるか、または残りの層スタック３４７と周辺デバイス３８０との間にある。さらに、誘電体層３１２および開口部３１３の側壁上にパッシベーション層として誘電体層３１４を形成することができる。
階段構造および層スタック３４６の横にある露出金属層３７８は、３Ｄメモリデバイス３９０のコンタクトパッドとして使用することができる。例えば、別のデバイスとの接続のために、金属層３７８上にボンディングワイヤを結合することができる。上述のように、金属層３７７および金属層３７８（すなわち、コンタクトパッド）は、同じ材料で同時に形成される。フリップチップ結合工程の後、金属層３７７は、層スタック３４６と周辺デバイス３８０との間、または層スタック３４６と接続パッド３８３との間にある。金属層３７７および３７８は、層スタック３４６および３４７、ドープ領域３１１、接続パッド３８３、または周辺デバイス３８０に関してほぼ同じレベルに配置される。
その後、他の製造ステップまたは工程が実行されて、３Ｄメモリデバイス３９０の製造が完了し得る。他の製造手順または工程の詳細は、簡単にするために省略されている。
コンタクトパッド（すなわち、金属層３７８）はフリップチップ結合工程の前に形成されるので、周辺デバイス３８０は、３Ｄアレイデバイス３００と結合された後、より少ないプラズマ処理ステップを経験することができる。したがって、周辺のＣＭＯＳ回路に発生するＰＩＤが少なくなり得る。ＰＩＤの影響を低減することができ、３Ｄメモリデバイス３９０の歩留まりおよび信頼性を向上させることができる。
本開示の原理および実装は、本明細書において特定の実施形態を使用することによって説明されているが、実施形態の前述の説明は、本開示の理解を助けることのみを意図している。さらに、前述の異なる実施形態の特徴を組み合わせて、追加の実施形態を形成することができる。当業者は、本開示の思想に従って、特定の実装および適用範囲に変更を加えることができる。したがって、明細書の内容は、本開示に対する限定として解釈されるべきではない。
１００、３００ 三次元（３Ｄ）アレイデバイス
１１０、１８１、３１０ 基板
１１１、３１１ ドープ領域
１１２、１１４、１２１、１８２、３１２、３２１、３８２ 誘電体層
１７０、１８３、１８８、１９３、１９４、１９５ 接続パッド
１２０、３２０ カバー層
１１３、１７１、３１３ 開口部
１３０、３３０ 犠牲層
１３１、３３１ 半導体層
１４０、１４４、１４６、３４０、３４６、３４７ 層スタック
１４１ 第１の誘電体層
１４２ 第２の誘電体層
１４３ キャビティ
１４５ 導体層
１５０、３５０ チャネルホール
１５１、３５１ 機能層
１５２ ブロッキング層
１５３ 電荷トラップ層
１５４ トンネル絶縁層
１５５、３５５ チャネル層
１５６ 酸化物材料
１６０、３６０ ゲート線スリット
１６１、３６１ 導電性材料
１６２、３６２ 導電プラグ
１７１、３７１ ワード線コンタクト
１７２、１７５、１７６、１７９、３７２、３７５、３７６、３７９ ビア
１７３、１７４、１７７、１７８、３７３、３７４、３７７、３７８ 金属層
１８０、３８０ 周辺デバイス
１９０、３９０ ３Ｄメモリデバイス
３３３ コンタクト領域
３４１、３４２ 交互スタック層

Claims (24)

  1. 三次元（３Ｄ）メモリデバイスを製造するための方法であって、
    前記３Ｄメモリデバイス用の基板を準備するステップと、
    前記基板の表面の第１の部分の上に前記３Ｄメモリデバイスの複数のメモリセルを形成するステップと、
    前記複数のメモリセルと前記基板とをカバーする第１の誘電体層を堆積させるステップと、
    前記基板の前記表面の第２の部分の上に少なくとも１つのコンタクトパッドコンタクトパッドを形成するステップと、
    前記少なくとも１つのコンタクトパッドと前記第１の誘電体層との上に第２の誘電体層を堆積させるステップと、
    前記第２の誘電体層の上にあり、前記少なくとも１つのコンタクトパッドおよび前記複数のメモリセルに接続される複数の第１の接続パッドを形成するステップと、
    前記複数の第１の接続パッドを周辺構造の複数の第２の接続パッドと結合するステップと、
    前記基板の裏面から前記少なくとも１つのコンタクトパッドを露出させるステップと、
    を含む、方法。
  2. 前記３Ｄメモリデバイスの前記複数のメモリセルを形成するステップが、
    互いの上に交互に積み重ねられた複数の第１の誘電体スタック層および複数の導電性スタック層を含む第１の層スタックを形成するステップと、
    前記第１の層スタックを介して前記複数のメモリセルを形成するステップと、
    を含む、請求項１に記載の方法。
  3. 前記第１の層スタックを介して前記複数のメモリセルを形成するステップが、
    前記第１の層スタックを通って延在する複数のチャネル構造を形成するステップであって、前記チャネル構造のそれぞれが、機能層およびチャネル層を含み、前記機能層が前記チャネル層と前記第１の層スタックとの間にある、ステップをさらに含む、請求項２に記載の方法。
  4. 前記第１の層スタックを介して前記複数のメモリセルを形成するステップが、
    前記第１の層スタックと前記基板との間に配置された半導体層を形成するステップであって、前記複数のチャネル構造がそれぞれ前記半導体層内に延在する、ステップをさらに含む、請求項３に記載の方法。
  5. 前記半導体層が、１つまたは複数のドープ層を含む、請求項４に記載の方法。
  6. 前記第１の誘電体層の上に相互接続のための複数の導電層を形成するステップをさらに含む、請求項１に記載の方法。
  7. 前記少なくとも１つのコンタクトパッドおよび前記複数の導電層が、同じ材料を含み、前記基板に対して同じレベルに配置される、請求項６に記載の方法。
  8. 前記３Ｄメモリデバイスの複数のメモリセルを形成するステップが、
    階段構造を形成するために、前記第１の層スタックの一部をトリミングするステップをさらに含む、請求項２に記載の方法。
  9. 前記少なくとも１つのコンタクトパッドを露出させるステップが、
    前記少なくとも１つのコンタクトパッドを露出させるために、前記基板および前記第１の誘電体層を貫通する開口部を形成するステップをさらに含む、請求項１に記載の方法。
  10. 前記少なくとも１つのコンタクトパッドを露出させるステップが、
    前記開口部を形成して前記少なくとも１つのコンタクトパッドを露出させる前に、前記基板を薄くするか、または除去するステップをさらに含む、請求項９に記載の方法。
  11. 第２の層スタックを形成するステップであって、前記第２の層スタックが、前記基板の前記表面の前記第２の部分と前記少なくとも１つのコンタクトパッドとの間に配置され、互いの上に交互に積み重ねられた複数の第２の誘電体スタック層および複数の第３の誘電体スタック層を含む、ステップをさらに含む、請求項２に記載の方法。
  12. 向かい合って結合されたアレイデバイスおよび周辺デバイスであって、
    前記アレイデバイスが、絶縁層と、１つまたは複数のコンタクトパッドと、前記絶縁層の第１の部分と前記周辺デバイスとの間の複数のメモリセルとを含む、アレイデバイスおよび周辺デバイスと、
    前記絶縁層の第２の部分を通って形成された開口部であって、前記開口部の底部に配置された前記１つまたは複数のコンタクトパッドを前記アレイデバイスの裏面から露出させ、前記開口部の前記底部が、前記絶縁層と前記周辺デバイスとの間のレベルに配置されている、開口部と、
    を備える、三次元（３Ｄ）メモリデバイス。
  13. 互いの上に交互に積み重ねられた複数の第１の誘電体スタック層および複数の導電性スタック層を含む第１の層スタックであって、前記複数のメモリセルが複数のチャネル構造と前記複数の導電性スタック層とを含み、各々の前記チャネル構造が複数の導電性スタック層を通って延在する、第１の層スタックをさらに備える、請求項１２に記載の３Ｄメモリデバイス。
  14. 前記絶縁層と前記複数のメモリセルとの間にあり、前記複数のメモリセルに接続された複数の導電層をさらに備える、請求項１２に記載の３Ｄメモリデバイス。
  15. 前記１つまたは複数のコンタクトパッドおよび前記複数の導電層が、同じ材料を含み、前記周辺デバイスに対して同じレベルに配置される、請求項１４に記載の３Ｄメモリデバイス。
  16. 前記絶縁層の前記第２の部分と前記１つまたは複数のコンタクトパッドとの間に配置された第２の層スタックをさらに備える、請求項１３に記載の３Ｄメモリデバイス。
  17. 前記第２の層スタックが、互いの上に交互に積層された複数の第２の誘電体スタック層および複数の第３の誘電体スタック層を含む、請求項１６に記載の３Ｄメモリデバイス。
  18. 各々の前記チャネル構造が機能層とチャネル層を含み、前記機能層が前記チャネル層と前記第１層スタックとの間にある、請求項１３に記載の３Ｄメモリデバイス。
  19. 前記絶縁層と前記第１層スタックとの間に配置された半導体層であって、前記複数のチャネル構造がそれぞれ前記半導体層内に延在する、半導体層をさらに備える、請求項１３に記載の３Ｄメモリデバイス。
  20. 前記半導体層が、１つまたは複数のドープ層を含む、請求項１９に記載の３Ｄメモリデバイス。
  21. 前記１つまたは複数のコンタクトパッドが、前記絶縁層と前記周辺デバイスとの間のレベルに配置される、請求項１２に記載の３Ｄメモリデバイス。
  22. 前記１つまたは複数のコンタクトパッドが、前記複数のメモリセルと前記周辺デバイスとの間のレベルに配置される、請求項２１に記載の３Ｄメモリデバイス。
  23. 前記複数の導電層と前記複数のメモリセルとの間に配置された第１の誘電体層をさらに備える、請求項１４に記載の３Ｄメモリデバイス。
  24. 前記１つまたは複数のコンタクトパッドと前記周辺デバイスとの間に配置された第２の誘電体層をさらに備える、請求項１４に記載の３Ｄメモリデバイス。
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