TWI753772B - 三維記憶裝置以及用於製造三維記憶裝置的方法 - Google Patents

三維記憶裝置以及用於製造三維記憶裝置的方法 Download PDF

Info

Publication number
TWI753772B
TWI753772B TW110104865A TW110104865A TWI753772B TW I753772 B TWI753772 B TW I753772B TW 110104865 A TW110104865 A TW 110104865A TW 110104865 A TW110104865 A TW 110104865A TW I753772 B TWI753772 B TW I753772B
Authority
TW
Taiwan
Prior art keywords
layer
stack
dielectric
substrate
layers
Prior art date
Application number
TW110104865A
Other languages
English (en)
Other versions
TW202224104A (zh
Inventor
王永慶
胡思平
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Application granted granted Critical
Publication of TWI753772B publication Critical patent/TWI753772B/zh
Publication of TW202224104A publication Critical patent/TW202224104A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供了三維(3D)NAND記憶裝置和方法。在一個方面，一種製造方法包括：提供襯底，在襯底之上形成記憶單元，沉積第一介電層以覆蓋記憶單元，在襯底之上形成至少一個接觸墊，在至少一個接觸墊之上沉積第二介電層，在第二介電層之上形成第一連接墊，將第一連接墊與外圍結構的第二連接墊鍵合，以及將至少一個接觸墊從襯底的背面暴露。

Description

三維記憶裝置以及用於製造三維記憶裝置的方法
本申請涉及半導體技術的領域，並且具體地，涉及一種三維(3D)記憶裝置及其製造方法。
與非(NAND)記憶體是非揮發性類型的記憶體，其不需要電源就能保留儲存的數據。消費電子產品、雲計算和大數據的不斷增長的需求帶來了對更大容量和更好性能的NAND記憶體的持續需求。隨著常規的二維(2D)NAND記憶體接近其物理極限，三維(3D)NAND記憶體現在起著重要的作用。3D NAND記憶體在單個晶粒上使用多個堆疊層，以實現更高的密度、更高的容量、更快的性能、更低的功耗和更高的成本效益。
當製造3D NAND結構的接觸墊時，沉積金屬層並且在該過程期間往往使用電漿處理。電漿處理可能對互補-金屬-氧化物-半導體(CMOS)電路產生電漿誘發的損傷(PID)。例如，意外的高電場可能在電漿處理期間產生應力並使金屬-氧化物-矽(MOS)晶體管中的閘極氧化物劣化。另外，金屬-絕緣體-金屬(MIM)電容器的絕緣體也可能劣化或損傷。所公開的裝置和方法旨在解決上述一個或多個問題以及其他問題。
在本公開的一個方面，一種用於3D記憶裝置的製造方法包括：提供用於3D記憶裝置的襯底，在該襯底的正面的第一部分之上形成3D記憶裝置的記憶單元，沉積第一介電層以覆蓋記憶單元和襯底，在襯底的正面的第二部分之上形成至少一個接觸墊，在至少一個接觸墊和第一介電層之上沉積第二介電層，在第二介電層之上形成連接到至少一個接觸墊和記憶單元的第一連接墊，將第一連接墊與外圍結構的第二連接墊鍵合，以及使至少一個接觸墊從襯底的背面暴露。
在本公開的另一方面，一種3D記憶裝置包括陣列裝置、外圍裝置和開口。陣列裝置和外圍裝置面對面地鍵合。陣列裝置包括絕緣層、一個或多個接觸墊、以及在絕緣層的第一部分與外圍裝置之間的記憶單元。開口是穿過絕緣層的第二部分形成的，並且將設置在開口的底部的一個或多個接觸墊從陣列裝置的背面暴露。開口的底部設置在絕緣層與外圍裝置之間的層級處。
本領域技術人員根據本公開的說明書、發明申請專利範圍和圖式可以理解本公開的其他方面。
100:3D陣列裝置
110:襯底
111:摻雜區域
112:介電層
113:開口
114:介電層
120:覆蓋層
121:介電層
130:犧牲層
131:半導體層
140:層堆疊體
141:第一介電層
142:第二介電層
143:空腔
144:層堆疊體
145:導體層
146:層堆疊體
150:通道孔
151:功能層
152:阻擋層
153:電荷捕獲層
154:穿隧絕緣層
155:通道層
156:氧化物材料
160:閘極線縫隙
161:導電材料
162:導電插塞
170:連接墊
171:字元線觸點
172:過孔
173:金屬層
174:金屬層
175:過孔
176:過孔
177:金屬層
178:金屬層
179:過孔
180:外圍裝置
181:襯底
182:介電層
183:連接墊
190:3D記憶裝置
200:示意性流程圖
211:步驟
212:步驟
213:步驟
214:步驟
215:步驟
216:步驟
217:步驟
218:步驟
219:步驟
300:3D陣列裝置
310:襯底
311:摻雜區域
312:介電層
313:開口
314:介電層
320:覆蓋層
321:介電層
330:犧牲層
331:半導體層
332:通道孔區域
333:接觸區域
340:層堆疊體
341:堆疊層
342:堆疊層
345:導體層
346:層堆疊體
347:層堆疊體
350:通道孔
351:功能層
355:通道層
360:閘極線縫隙
361:導電材料
362:導電插塞
370:連接墊
371:字元線觸點
372:過孔
373:金屬層
374:金屬層
375:過孔
376:過孔
377:金屬層
378:金屬層
379:過孔
380:外圍裝置
381:半導體襯底
382:介電層
383:連接墊
390:3D記憶裝置
圖1和圖2示出了根據本公開的各種實施例的在製造過程期間的某些階段處的示例性三維(3D)陣列裝置的截面圖；圖3和圖4示出了根據本公開的各種實施例的在形成通道孔之後的圖2中所示的3D陣列裝置的俯視圖和截面圖；圖5和圖6示出了根據本公開的各種實施例的在形成閘極線縫隙之後的圖3和圖4所示的3D陣列裝置的俯視圖和截面圖； 圖7、圖8和圖9示出了根據本公開的各種實施例的在製造過程中的某些階段處的圖5和圖6中所示的3D陣列裝置的截面圖；圖10、圖11、圖12和圖13示出了根據本公開的各種實施例的在製造過程中的某些階段處的圖9中所示的3D陣列裝置的截面圖；圖14示出了根據本公開的各種實施例的示例性外圍裝置的截面圖；圖15示出了根據本公開的各種實施例的在圖13所示的3D陣列裝置與圖14所示的外圍裝置鍵合之後的示例性3D記憶裝置的截面圖；圖16和圖17示出了根據本公開的各種實施例的在某些階段處的圖15中所示的3D記憶裝置的截面圖；圖18示出了根據本公開的各種實施例的3D記憶裝置的製造的示意性流程圖；圖19和圖20示出了根據本公開的各種實施例的在製造過程期間的某些階段處的示例性3D陣列裝置的截面圖；圖21、圖22和圖23示出了根據本公開的各種實施例的在製造過程中的某些階段處的圖20中所示的3D陣列裝置的截面圖；圖24示出了根據本公開的各種實施例的示例性外圍裝置的截面圖；圖25示出了根據本公開的各種實施例的在圖23所示的3D陣列裝置與圖24所示的外圍裝置鍵合之後的示例性3D記憶裝置的截面圖；以及圖26示出了根據本公開的各種實施例的在某些階段處的圖25中所示的3D記憶裝置的截面圖。
下面參考圖式對本公開的實施例中的技術方案進行描述。在所有圖式中，將盡可能使用相同的圖式標記表示相同或相似的部件。顯然，所描述的 實施例僅僅是本公開的一些實施例，而非全部實施例。各種實施例中的特徵可以被交換或/及組合。本領域技術人員基於本公開的實施例在沒有做出創造性勞動的情況下所獲得的其他實施例都應落在本公開的範圍內。
圖1至圖13示意性地示出了根據本公開的實施例的示例性3D陣列裝置100的製造過程。3D陣列裝置100是記憶裝置的一部分，並且也可以被稱為3D記憶結構。在這些圖中，頂視圖在X-Y平面中，並且截面圖在Y-Z平面中。
如圖1中的截面圖所示，3D陣列裝置100可以包括襯底110。在一些實施例中，襯底110可以包括單晶矽層。襯底110還可以包括半導體材料，例如鍺(Ge)、矽鍺(SiGe)、碳化矽(SiC)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、多晶體矽(多晶矽)或、III-V族化合物，例如砷化鎵(GaAs)或磷化銦(InP)。襯底110還可以包括非導電材料，例如玻璃、塑料材料或陶瓷材料。當襯底110包括玻璃、塑料或陶瓷材料時，襯底110可以還包括沉積在玻璃、塑料或陶瓷材料上的多晶矽薄層。在這種情況下，可以像處理多晶矽襯底一樣處理襯底110。作為示例，在以下描述中，襯底110包括未摻雜或輕摻雜的單晶矽層。
在一些實施例中，襯底110的頂部部分可以經由離子植入或/及擴散被n型摻雜劑摻雜以成為摻雜區域111。摻雜區域111的摻雜劑可以包括例如磷(P)、砷(As)或/及銻(Sb)。如圖1所示，覆蓋層120可以沉積在摻雜區域111之上。覆蓋層120是犧牲層，並且可以包括單層或多層。例如，覆蓋層120可以包括氧化矽層和氮化矽層中的一個或多個。可以通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其組合來沉積覆蓋層120。在一些其他實施例中，覆蓋層120可以包括另一種材料，例如氧化鋁。
此外，可以在覆蓋層120之上沉積犧牲層130。犧牲層130可以包括介電材料、半導體材料或導電材料。用於犧牲層130的示例性材料是多晶矽。
在沉積多晶矽犧牲層130之後，可以形成層堆疊體140。層堆疊體140 包括多對堆疊層，例如包括彼此交替堆疊的第一介電層141和第二介電層142。層堆疊體可以包括64對、128對或多於128對的第一介電層141和第二介電層142。
在一些實施例中，第一介電層141和第二介電層142可以由不同的材料製成。例如，不同的材料可以包括氧化矽和氮化矽。在下面的描述中，第一介電層141可以示例性地包括可以用作隔離堆疊層的氧化矽層，而第二介電層142可以示例性地包括可以用作犧牲堆疊層的氮化矽層。犧牲堆疊層可以隨後被蝕刻掉並被導體層代替。可以經由CVD、PVD、ALD或其組合來沉積第一介電層141和第二介電層142。
圖2示出了根據本公開的實施例的3D陣列裝置100的示意性截面圖。如圖2所示，在形成層堆疊體140之後，可以執行階梯形成製程以將層堆疊體140的一部分修整成階梯結構。在階梯形成製程中可以使用任何合適的蝕刻製程，包括乾式蝕刻或/及濕式蝕刻製程。例如，階梯結構的高度可以沿著Y方向以逐步的方式增加。可以沉積介電層121以覆蓋階梯結構。如圖2所示，可以在階梯結構的一側上(例如，階梯結構的左側上)的區域中去除層堆疊體140、犧牲層130和覆蓋層120。該區域可以被視為其中可以配置接觸墊的接觸區域。在階梯形成製程期間，接觸區域被介電層121覆蓋。在一些實施例中，覆蓋層120可以在階梯形成製程中不被蝕刻掉，並且覆蓋層120的一部分可以被介電層121掩埋在接觸區域中。
圖3和圖4示出了根據本公開的實施例的在形成通道孔150並且然後用層結構填充通道孔150之後的3D陣列裝置100的示意性俯視圖和示意性截面圖。圖4所示的截面圖是沿著圖3的線AA’截取的。圖3和圖4以及本公開的其他圖中所示的通道孔150的數量、尺寸和布置是示例性的並且用於描述的目的，儘管可以將任何合適的數量、尺寸和布置用於根據本公開的各種實施例的所公開的3D陣列裝置100。
如圖3和圖4所示，通道孔150被布置為在Z方向上或在大致垂直於襯底110的方向上延伸，並在X-Y平面中形成預定圖案的陣列(未示出)。可以通過例如乾式蝕刻製程或乾式蝕刻製程和濕式蝕刻製程的組合來形成通道孔150。也可以執行其他製造製程，例如涉及微影蝕刻、清潔或/及化學機械拋光(CMP)的圖案化製程。通道孔150可以具有圓柱形狀或柱形狀，其延伸穿過層堆疊體140、犧牲層130、覆蓋層120，並且部分地穿透摻雜區域111。在形成通道孔150之後，功能層151可以沉積在通道孔的側壁和底部上。功能層151可以包括：在通道孔的側壁和底部上的阻擋層152，以阻擋電荷的流出；在阻擋層152的表面上的電荷捕獲層153，以在3D陣列裝置100的操作期間儲存電荷；以及在電荷捕獲層153的表面上的穿隧絕緣層154。阻擋層152可以包括一層或多層，該一層或多層可以包括一種或多種材料。用於阻擋層152的材料可以包括氧化矽、氮化矽、氮氧化矽、諸如氧化鋁或氧化鉿的高k介電材料、或另一種寬帶隙材料。電荷捕獲層153可以包括一層或多層，該一層或多層可以包括一種或多種材料。用於電荷捕獲層153的材料可以包括多晶矽、氮化矽、氮氧化矽、奈米晶體矽、或另一種寬帶隙材料。穿隧絕緣層154可以包括一層或多層，該一層或多層可以包括一種或多種材料。用於穿隧絕緣層154的材料可以包括氧化矽、氮化矽、氮氧化矽、諸如氧化鋁或氧化鉿的高k介電材料、或另一種寬帶隙材料。
在一些實施例中，功能層151可以包括氧化物-氮化物-氧化物(ONO)結構。可選地，功能層151可以具有不同於ONO構造的結構。當在下面的描述中示例性地使用ONO結構時，功能層151可以包括氧化矽層、氮化矽層和另一個氧化矽層。即，阻擋層152可以是沉積在通道孔150的側壁上的氧化矽層，電荷捕獲層153可以是沉積在阻擋層152上的氮化矽層，並且穿隧絕緣層154可以是沉積在電荷捕獲層153上的另一個氧化矽層。
此外，通道層155可以沉積在穿隧絕緣層154上。通道層155也被稱為 “半導體通道”，並且在一些實施例中可以包括多晶矽。替代地，通道層155可以包括非晶矽。像通道孔一樣，通道層155也延伸穿過層堆疊體140並進入摻雜區域111。可以通過例如CVD、PVD、ALD或這些製程中的兩種或更多種的組合的方式來沉積阻擋層152、電荷捕獲層153、穿隧絕緣層154和通道層155。在形成通道層155之後，可以用氧化物材料156填充通道孔150。形成在通道孔150中的功能層151和通道層155可以被認為是通道孔結構。
在上述過程中，在形成階梯結構之後蝕刻通道孔150。通道孔150也可以在階梯形成製程之前形成。例如，在如圖1所示製造層堆疊體140之後，可以形成通道孔150並且然後可以沉積功能層151和通道層155。在用氧化物材料156填充通道孔150之後，可以執行階梯形成製程以形成階梯結構。
圖5和圖6示出了根據本公開的實施例的在形成閘極線縫隙160之後的3D陣列裝置100的示意性俯視圖和示意性截面圖。圖6所示的截面圖是沿著圖5的線BB’截取的。閘極線縫隙也可以被稱為閘極線縫隙結構。3D陣列裝置100可以具有布置在儲存平面(未示出)中的大量通道孔150。每個儲存平面可以通過閘極線縫隙分成儲存塊(未示出)和儲存指。例如，如圖5所示的通道孔150的構造可以反映閘極線縫隙160之間的儲存指。
閘極線縫隙160可以通過例如乾式蝕刻製程或乾式蝕刻製程和濕式蝕刻製程的組合來形成。如圖5和圖6所示，閘極線縫隙160可以例如在X方向上水平地延伸並且延伸穿過層堆疊體140，並且在Z方向上或在大致垂直於襯底110的方向上到達或部分穿透犧牲層130。這樣，在閘極線縫隙160的底部，犧牲層130被暴露。然後，可以通過CVD、PVD、ALD或這些製程中的兩種或更多種的組合在閘極線縫隙160的側壁和底部上沉積間隔體層(未示出)。間隔體層被配置為保護第一介電層141和第二介電層142，並且可以包括例如氧化矽和氮化矽。
在沉積間隔體層之後，可以執行選擇性蝕刻，使得通過乾式蝕刻或 乾式蝕刻和濕式蝕刻的組合來去除在閘極線縫隙160的底部處的間隔體層的部分。犧牲層130再次被暴露。隨後，可以執行選擇性蝕刻製程，例如選擇性濕式蝕刻製程，以去除犧牲層130。犧牲層130的去除創建了空腔，並暴露覆蓋層120和形成在通道孔150中的阻擋層152的底部部分。此外，可以執行多次選擇性蝕刻製程，例如，多次選擇性濕式蝕刻製程，以相繼去除阻擋層152、電荷捕獲層153和穿隧絕緣層154的暴露部分，從而暴露出通道層155的底側部分。
當覆蓋層120是氧化矽或/及氮化矽時，當蝕刻掉功能層151的底部部分時可以去除覆蓋層120。在某些實施例中，覆蓋層120可以包括除氧化矽或氮化矽之外的材料，並且覆蓋層120可以通過一種或多種附加的選擇性蝕刻製程來去除。覆蓋層120的去除暴露了摻雜區域111的頂表面。
在蝕刻製程之後，可以在通過蝕刻掉犧牲層130和覆蓋層120而留下的空腔中暴露摻雜區域111和通道層155的靠近通道孔150底部的側面部分。空腔可以由例如多晶矽的半導體材料填充以例如通過CVD或/及PVD沉積製程形成半導體層131。半導體層131可以是n摻雜的，形成在摻雜區域111的暴露表面上以及通道層155的側壁或側面部分上，並且電性連接到摻雜區域111和通道層155。
可選地，可以執行選擇性磊晶生長，使得可以在摻雜區域111的暴露表面上生長單晶矽層，並且可以在通道層155的暴露表面上生長多晶矽層。因此，半導體層131可以包括單晶矽和多晶矽的鄰接層。
當蝕刻功能層151的底部部分和覆蓋層120時，一些間隔體層可以被蝕刻掉，其餘的間隔體層可以保留在閘極線縫隙160的側壁上以保護第一介電層141和第二介電層142。在形成半導體層131之後，可以以選擇性蝕刻製程(例如，選擇性濕式蝕刻製程)去除剩餘的間隔體層，從而使第二介電層142的圍繞閘極線縫隙160的側面暴露。在一些實施例中，與側壁接觸的最裏面的間隔體層是氮化矽。因為第二介電層142也是氮化矽層，所以最裏面的間隔體層和第二介電層 142可以在蝕刻製程期間一起被去除，從而在第一介電層141之間留下空腔143，如圖7所示。這樣一來，層堆疊體140改變成層堆疊體144。
此外，可以生長諸如鎢(W)的導電材料以填充通過去除第二介電層142而留下的空腔143，從而在第一介電層141之間形成導體層145。如圖8中所示，在製造了導體層145之後，層堆疊體144轉換成層堆疊體146。層堆疊體146包括彼此交替堆疊的第一介電層141和導體層145。通道孔150中的功能層151和通道層155可以被認為是通道結構。如圖8所示，每個通道結構延伸穿過層堆疊體146和導體層145並進入摻雜區域111。在一些實施例中，在將金屬W沉積在空腔143中之前，可以沉積例如氧化鋁的高k介電材料的介電層(未示出)，然後沉積諸如氮化鈦(TiN)的導電材料層(未示出)。此外，可以沉積金屬W以形成導體層145。在沉積製程中可以使用CVD、PVD、ALD或這些製程中的兩種或更多種的組合。替代地，可以使用另一種導電材料形成導體層145，該另一種導電材料例如是鈷(Co)、銅(Cu)、鋁(Al)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、摻雜矽或其任何組合。
參考圖8，通道孔150中的每個功能層151的一部分在導體層145之一的一部分與通道孔150中的通道層155的一部分之間。每個導體層145被配置為在X-Y平面中電性連接NAND記憶單元的列並且被配置為3D陣列裝置100的字元線。形成在通道孔150中的通道層155被配置為沿Z方向電性連接NAND記憶單元的行或串，並被配置作為3D陣列裝置100的位元線。這樣，通道孔150中的功能層151的一部分(作為NAND記憶單元的一部分)在X-Y平面中布置在導體層145與通道層155之間，即在字元線與位元線之間。功能層151也可以被認為設置在通道層155與層堆疊體146之間。導體層145的圍繞通道孔150的一部分的部分用作NAND記憶單元的控制閘極或閘電極。3D陣列裝置100可以被認為包括NAND單元的串的2D陣列(這樣的串也被稱為“NAND串”)。每個NAND串包含多個 NAND記憶單元，並且垂直地朝向襯底110延伸。NAND串形成NAND記憶單元的3D陣列。
對於襯底110，底側也可以被稱為背面，而頂側(即具有摻雜區域111的一側)可以被稱為前側或正面。如圖8所示，NAND記憶單元形成在襯底110的正面的一部分之上。
在空腔143中生長導體層145之後，可以通過CVD、PVD、ALD或其組合將介電層(例如，氧化矽層)沉積在閘極線縫隙160的側壁和底表面上。可以執行乾式蝕刻製程或乾式蝕刻和濕式蝕刻製程的組合以去除閘極線縫隙底部的介電層，以暴露出半導體層131的部分。閘極線縫隙可以填充有導電材料161(例如，摻雜的多晶矽)和導電插塞162(例如，金屬W)。閘極線縫隙中的導電材料161可以延伸穿過層堆疊體146並電性接觸半導體層131，如圖9所示。填充的閘極線縫隙可以成為3D陣列裝置100的陣列公共源極。在一些實施例中，在閘極線縫隙中形成陣列公共源極可以包括沉積絕緣層、導電層(例如TiN、W、Co、Cu或Al)，並且然後沉積導電材料，例如摻雜的多晶矽。可選地，一些閘極線縫隙可以填充有介電材料。在這些情況下，一些其他閘極線縫隙可以填充有導電材料以用作陣列公共源極。
圖10至圖13示出了根據本公開的實施例的在形成觸點和過孔之後的某些階段處的3D陣列裝置100的示意性截面圖。在填充閘極線縫隙160並形成陣列公共源極之後，可以通過例如乾式蝕刻製程或乾式和濕式蝕刻製程的組合來形成用於字元線觸點171的開口，以創建用於3D陣列裝置100的互連。然後，通過CVD、PVD、ALD、電鍍、化學鍍或其任何組合用導電填充用於字元線觸點171的開口。用於字元線觸點171的導電材料可以包括W、Co、Cu、Al或其組合。可選地，在製造字元線觸點171時，可以在沉積另一種導電材料之前沉積一層導電材料(例如，TiN)作為接觸層。
此外，可以執行CVD或PVD製程以沉積介電材料(例如，氧化矽或氮化矽)以形成覆蓋襯底110、字元線觸點171和NAND記憶單元的介電層。新沉積的介電層被添加到介電層121，因此介電層121變得更厚。用於過孔172的開口可以通過乾式蝕刻製程或乾式蝕刻製程和濕式蝕刻製程的組合來形成。開口可以隨後填充有諸如W、Co、Cu、Al或其組合的導電材料以形成過孔172，如圖10所示。可以執行CVD、PVD、ALD、電鍍、化學鍍或其組合。過孔172可以電性連接到字元線觸點171、對應的NAND串的上端、以及陣列公共源極的導電插塞162。可選地，在填充開口以形成過孔172之前，可以首先沉積一層導電材料(例如，TiN)。
此外，可以通過CVD、PVD、ALD、電鍍、化學鍍或其組合來生長用於互連的金屬層173和金屬層174。金屬層173分別沉積在過孔172之上並且電性接觸過孔172。金屬層174是用於接觸墊的互連並且位於階梯結構的側面上的接觸區域中。金屬層173和金屬層174可以包括諸如W、Co、Cu、Al或其組合的導電材料。
類似於過孔172的形成，可以在金屬層173和金屬層174之上製造過孔175和過孔176。例如，可以沉積介電材料以覆蓋金屬層173和金屬層174並使介電層121更厚，可以形成用於過孔175和過孔176的開口，並且隨後可以用導電材料填充所述開口以形成過孔175和過孔176，如圖11所示。
現在參考圖12，可以執行CVD、PVD、ALD、電鍍、化學鍍或其組合，以分別在過孔175和過孔176之上生長金屬層177和金屬層178。可選地，可以在過孔176之上製造單個金屬層178(未示出)，而不是多個金屬層178。在下面的描述中，示例性地使用多個金屬層178。如圖12所示，儘管NAND記憶單元形成在襯底110的正面的一部分之上，但是金屬層178形成在襯底110的正面的另一部分之上。金屬層177和金屬層178可以用相同材料同時形成，並且相對於摻 雜區域111和襯底110大致形成在相同的層級上。如本文所用，層級表示沿著Z軸的X-Y平面。金屬層178的層級表示穿過金屬層178的X-Y平面。層級的高度(即，該層級處的X-Y平面的高度)是相對於Z軸測量的。金屬層177和金屬層178可以包括諸如W、Co、Cu、Al或其任何組合的導電材料。金屬層177通過金屬層173和過孔175電性連接到層堆疊體146或NAND記憶單元。金屬層178被配置為接觸墊並且通過過孔176連接到金屬層174。
此外，可以再次執行CVD或PVD製程以沉積介電材料(例如，氧化矽或氮化矽)，以形成覆蓋金屬層177和金屬層178並進一步加厚介電層121的介電層。類似於形成過孔172和過孔175，可以形成開口並且然後用導電材料填充開口以形成過孔179。過孔179沉積在金屬層177之上並電性連接至金屬層177。此外，可以沉積介電材料以掩埋過孔179，並進一步加厚介電層121。可以製造開口並且然後填充開口以形成用作與外圍裝置的互連的連接墊170。如圖13所示，連接墊170分別通過過孔179電性連接到金屬層177。連接墊170可以包括W、Co、Cu、Al或這些材料中的兩種或更多種的組合。可選地，在填充開口以形成連接墊170之前，可以首先沉積導電材料(例如，TiN)的接觸層。
圖14示出了根據本公開的實施例的外圍裝置180的示意性截面圖。外圍裝置180是記憶裝置的一部分，並且也可以被稱為外圍結構。外圍裝置180可以包括襯底181，該襯底181可以包括單晶矽、Ge、SiGe、SiC、SOI、GOI、多晶矽、或諸如GaAs或InP的III-V族化合物。外圍CMOS電路(例如，控制電路)(未示出)可以被製造在襯底181上並且用於促進記憶裝置的操作。例如，外圍CMOS電路可以包括金屬-氧化物-半導體場效應晶體管(MOSFET)，並提供功能裝置，例如頁面緩衝器、讀出放大器、列解碼器和行解碼器。介電層182可以沉積在襯底181和CMOS電路之上。可以在介電層182中形成諸如連接墊183的連接墊和過孔。介電層182可以包括一種或多種介電材料，例如氧化矽和氮化矽。 連接墊183被配置為與3D陣列裝置100的互連，並且可以包括諸如W、Co、Cu、Al或其組合的導電材料。
圖15至圖17示意性地示出了根據本公開的實施例的示例性3D記憶裝置190的製造過程。圖15至圖17的截面圖在Y-Z平面中。3D記憶裝置190可以包括圖13所示的3D陣列裝置100和圖14所示的外圍裝置180。外圍裝置180被配置為控制3D陣列裝置100。
如圖15所示，可以通過倒裝晶片鍵合方法來鍵合3D陣列裝置100和外圍裝置180以形成3D記憶裝置190。在一些實施例中，3D陣列裝置100可以垂直地翻轉並且變得上下顛倒，使連接墊170的頂表面在Z方向上面朝下。可以將這兩個裝置放置在一起，使得3D陣列裝置100在外圍裝置180上方。在進行對準之後，例如，可以將連接墊170與連接墊183分別對準，可以將3D陣列裝置100和外圍裝置180結合並鍵合在一起。層堆疊體146和外圍CMOS電路變為夾在襯底110和襯底181之間或在摻雜區域111和襯底181之間。在一些實施例中，可以使用焊料或導電粘合劑來將連接墊170與連接墊183分別鍵合。這樣，連接墊170分別電性連接到連接墊183。在倒裝晶片鍵合製程完成之後，3D陣列裝置100和外圍裝置180電連通。例如，接觸墊178可以通過連接墊170和連接墊183電性連接到外圍裝置180。
對於3D陣列裝置100和外圍裝置180，可以將襯底110或襯底181的底側稱為背面，並將具有連接墊170或連接墊183的一側稱為前側或正面。在倒裝晶片鍵合製程之後，如圖15所示，3D陣列裝置100和外圍裝置180面對面地鍵合。
此後，可以從背面(在倒裝晶片鍵合之後)通過諸如晶片研磨、乾式蝕刻、濕式蝕刻、CMP或其組合的減薄製程來減薄3D陣列裝置100的襯底110。在一些實施例中，可以通過減薄製程去除襯底110，該製程可以暴露出摻雜區域111。可以通過沉積製程(例如，CVD或PVD製程)在摻雜區域111之上生長介 電層112。開口113可以通過乾式蝕刻製程或乾式蝕刻和濕式蝕刻製程的組合來形成。開口113可以穿透介電層112、摻雜區域111和介電層121，並且暴露金屬層178，如圖16所示。垂直接近外圍裝置180並在階梯結構和層堆疊體146旁邊的暴露的金屬層178可以用作3D記憶裝置190的接觸墊。例如，鍵合線可以鍵合在金屬層178上，金屬層178可以將3D記憶裝置190與其他裝置連接。如圖16所示，階梯結構可以示例性地在金屬層178和層堆疊體146之間。如上所述，金屬層177和金屬層178可以由相同的導電材料同時形成在相同的層級上。因此，在鍵合製程之後，金屬層177和金屬層178相對於摻雜區域111、連接墊183或外圍裝置180大致處於相同的層級上。在垂直方向上，金屬層177在層堆疊體146與連接墊183、外圍CMOS電路或外圍裝置180之間。
此外，可以沉積介電材料以在介電層112上方以及在開口113的側壁和底部上形成介電層114。介電層114可以用作鈍化層，其可以包括諸如氧化矽、氮化矽、氮氧化矽、原矽酸四乙酯(TEOS)或其組合的材料。介電層114可以通過諸如CVD或PVD的沉積製程形成。接下來，如圖17所示，可以執行乾式蝕刻製程或乾式和濕式蝕刻製程以去除開口113的底部處的介電層114的一部分。金屬層178再次變為被暴露以成為3D記憶裝置190的接觸墊或接觸墊的一部分。
介電層112和介電層114一起可以被認為是頂部絕緣層。如圖17所示，層堆疊體146和NAND記憶單元可以設置在頂部絕緣層的一部分(例如，第一部分)與外圍裝置180之間，並且金屬層178可以設置在頂部絕緣層的另一部分(例如，第二部分)與外圍裝置180之間。開口113穿過頂部絕緣層的第二部分形成並且使設置在開口113的底部處的金屬層178從3D陣列裝置100的背面暴露。金屬層178和開口113的底部可以設置在頂部絕緣層與外圍裝置180之間的層級處。此外，金屬層178可以設置在NAND記憶單元與外圍裝置180之間的層級處。
此後，可以執行其他製造步驟或製程以完成3D記憶裝置190的製造。 為簡單起見，省略了其他製造步驟或製程的細節。
如果在將3D陣列裝置100和外圍裝置180鍵合在一起之後形成3D記憶裝置190的接觸墊，則由於在接觸墊的形成期間多次使用了電漿處理，因此PID可能發生在外圍裝置180的外圍CMOS電路中並導致可靠性問題。如圖15至圖17所示，在倒裝晶片鍵合製程之後，金屬層178變為3D記憶裝置190的接觸墊。即，在3D陣列裝置100的製造期間，而不是在將3D陣列裝置100和外圍裝置180鍵合在一起之後，執行一些電漿處理步驟。因為接觸墊的形成是在倒裝晶片鍵合製程之前實施的，所以外圍裝置180在與3D陣列裝置100鍵合之後可以經歷較少的電漿處理步驟，因此，外圍CMOS電路可能發生較少的PID。因此，金屬層178的製造可以減小PID的影響並且提高3D記憶裝置190的產量和可靠性。
圖18示出了根據本公開的實施例的用於製造3D記憶裝置的示意性流程圖200。在步驟211處，可以將犧牲層沉積在用於3D陣列裝置的襯底的頂表面之上。襯底可以包括半導體襯底，例如單晶矽襯底。在一些實施例中，可以在沉積犧牲層之前在襯底上生長覆蓋層。覆蓋層可以包括在襯底之上順序生長的單層或多層。例如，覆蓋層可以包括氧化矽、氮化矽或/及氧化鋁。在一些其他實施例中，可以在不首先在襯底之上沉積覆蓋層的情況下沉積犧牲層。犧牲層可以包括單晶矽、多晶矽、氧化矽或氮化矽。
在犧牲層之上，可以形成3D陣列裝置的層堆疊體。層堆疊體可以包括交替堆疊的第一堆疊層和第二堆疊層。第一堆疊層可以包括第一介電層，並且第二堆疊層可以包括與第一介電層不同的第二介電層。在一些實施例中，第一介電層和第二介電層中的一個用作犧牲堆疊層。
在步驟212處，可以執行階梯形成製程以將層堆疊體的一部分轉換成階梯結構。階梯形成製程可以包括多次蝕刻，多次蝕刻用於將層堆疊體的所述部分修整成階梯結構。可以執行沉積製程以沉積介電層來覆蓋階梯結構。階梯 結構的一側上的介電層的一部分可以用作其中可以配置接觸墊的接觸區域。
在步驟213處，可以形成通道孔，該通道孔延伸穿過層堆疊體和犧牲層以暴露襯底的部分。功能層和通道層可以沉積在每個通道孔的側壁和底表面上。形成功能層可以包括在通道孔的側壁上沉積阻擋層，在阻擋層上沉積電荷捕獲層，以及在電荷捕獲層上沉積穿隧絕緣層。沉積在穿隧絕緣層上的通道層用作半導體通道，並且可以包括多晶矽層。
在步驟214處，可以形成3D陣列裝置的閘極線縫隙。沿著垂直方向，閘極線縫隙可以延伸穿過層堆疊體。在蝕刻閘極線縫隙之後，犧牲層的部分被暴露。
在步驟215處，可以蝕刻掉犧牲層並且可以在襯底上方創建空腔。空腔暴露出空腔中功能層的阻擋層的底部部分。如果覆蓋層沉積在襯底上，則覆蓋層也暴露在空腔中。在空腔中順序暴露的功能層的各層包括阻擋層、電荷捕獲層和穿隧絕緣層，其分別通過例如一種或多種選擇性蝕刻製程被蝕刻掉。結果，可以去除空腔中的功能層的靠近襯底的部分。如果覆蓋層被沉積，則覆蓋層也可以在用於蝕刻功能層的部分的製程期間或在另一選擇性蝕刻製程中被蝕刻掉。因此，在空腔中暴露出襯底的一部分和通道層的部分。
此後，可以執行沉積製程以在空腔中生長諸如多晶矽層的半導體層。半導體層電性接觸通道層和襯底。
在一些實施例中，層堆疊體可以包括兩個介電堆疊層，並且堆疊層之一是犧牲性的。犧牲堆疊層可以在步驟216處被蝕刻掉以留下空腔，然後可以用導電材料填充空腔以形成導體層。導電材料可以包括諸如W、Co、Cu、Al、Ti或Ta的金屬。
在步驟217處，可以在閘極線縫隙的側壁和底表面上沉積諸如氧化物層的介電層。底表面上的介電層的部分可以被選擇性地蝕刻掉以暴露半導體 層。可以將諸如TiN、W、Cu、Al或/及摻雜的多晶矽之類的導電材料沉積在閘極線縫隙中，以形成電性接觸半導體層的陣列公共源極。此外，可以執行蝕刻和沉積製程以形成字元線觸點、用於互連的第一金屬層和過孔。
在步驟218處，可以沉積諸如W、Co、Cu、Al或其組合的導電材料以形成第二金屬層。一些第二金屬層可以用作接觸墊，而一些其他第二金屬層可以用於互連。第二金屬層可以被介電層覆蓋。此外，可以執行蝕刻和沉積製程以形成過孔和連接墊。連接墊被配置為用於3D陣列裝置和外圍裝置之間的連接。
在步驟219處，可以執行倒裝晶片鍵合製程以鍵合3D陣列裝置和外圍裝置或將3D陣列裝置與外圍裝置緊固以創建3D記憶裝置。在一些實施例中，可以將3D陣列裝置上下翻轉並且定位在外圍裝置上方。3D陣列裝置和外圍裝置的連接墊可以對準並且然後鍵合。3D陣列裝置的襯底可以被減薄。可以執行蝕刻製程以暴露被配置作為接觸區域中的接觸墊的第二金屬層。接觸墊可以用於將3D記憶裝置與另一個裝置連接。
圖19至圖23示意性地示出了根據本公開的實施例的示例性3D陣列裝置300的製造過程。在圖19至圖23中，截面圖在Y-Z平面中。
如圖19所示，3D陣列裝置300可以包括襯底310。襯底310可以包括單晶矽層，或者可以包括諸如Ge、SiGe、SiC、SOI、GOI、多晶矽、GaAs或InP的另一種半導體材料。在下面的描述中，作為示例，襯底310包括未摻雜或輕摻雜的單晶矽層。
在一些實施例中，襯底310的頂部部分可以被n型摻雜劑摻雜以形成摻雜區域311。如圖19所示，覆蓋層320可以沉積在摻雜區域311之上。覆蓋層320是犧牲層並且可以包括單層或多層。例如，覆蓋層320可以包括氧化矽層和氮化矽層中的一個或多個。可以通過CVD、PVD、ALD或其組合來沉積覆蓋層320。替代地，覆蓋層320可以包括諸如氧化鋁的另一種材料。
在覆蓋層320之上，可以沉積犧牲層330。犧牲層330可以包括半導體材料或介電材料。在下面的描述中，作為示例，犧牲層330是多晶矽層。在形成犧牲層330之後，可以形成層堆疊體340。層堆疊體340包括多對堆疊層341和堆疊層342，即，堆疊層341和堆疊層342被交替堆疊。
在一些實施例中，堆疊層341和堆疊層342可以包括第一介電層和與第一介電層不同的第二介電層。可以通過CVD、PVD、ALD或其組合來沉積交替的堆疊層341和堆疊層342。在下面的描述中，用於堆疊層341和堆疊層342(即，第一介電層和第二介電層)的材料分別是氧化矽和氮化矽。氧化矽層可以用作隔離堆疊層，而氮化矽層可以用作犧牲堆疊層。
此外，可以執行階梯形成製程以將層堆疊體340的一部分修整為通道孔區域332中的階梯結構。階梯結構可以被形成介電層321的諸如氧化矽的介電材料覆蓋。在階梯形成製程期間，接觸區域333中的堆疊層341和堆疊層321、覆蓋層320和犧牲層330可以保持不變。接觸區域333可以被配置用於接觸墊。接觸區域333中的堆疊層341和堆疊層342可以在剩餘的犧牲層330和剩餘的覆蓋層320之上形成層堆疊體347，如圖20所示。層堆疊體347包含堆疊層341和堆疊層342，即交替的第一介電層和第二介電層。在水平方向上，層堆疊體347可以在階梯結構的一側，例如在階梯結構的左側，並且階梯結構可以在層堆疊體340和層堆疊體347之間。階梯結構和層堆疊體347可以由介電層321的沉積在摻雜區域311之上的部分分隔開。
圖21、圖22和圖23示出了根據本公開的實施例的在某些階段處的3D陣列裝置300的示意性截面圖。在形成層堆疊體340之後，可以形成通道孔350。圖21至圖23中所示的通道孔350的數量、尺寸和布置是示例性的並且用於描述結構和製造方法。
通道孔350可以具有圓柱形狀或柱形狀，其延伸穿過層堆疊體340、 犧牲層330和覆蓋層320，並且部分地穿透摻雜區域311。在形成通道孔350之後，可以在通道孔的側壁和底部上沉積功能層351。功能層351可以包括在通道孔的側壁和底部上的阻擋層、在阻擋層的表面上的電荷捕獲層、以及在電荷捕獲層的表面上的穿隧絕緣層。
在一些實施例中，功能層351可以包括在以下描述中使用的ONO結構。例如，可以在通道孔350的側壁上沉積氧化矽層作為阻擋層。可以在阻擋層上沉積氮化矽層作為電荷捕獲層。可以在電荷捕獲層上沉積另一氧化矽層作為穿隧絕緣層。在穿隧絕緣層上，可以沉積多晶矽層作為通道層355。像通道孔一樣，通道層355也可以延伸穿過層堆疊體340並進入摻雜區域311。在形成通道層355之後，通道孔350可以被氧化物材料填充。通道孔350可以由插塞密封，該插塞可以包括導電材料(例如，金屬W)並且電性接觸通道層355。
此外，可以通過乾式蝕刻製程或乾式蝕刻製程和濕式蝕刻製程的組合來形成閘極線縫隙360。閘極線縫隙360可以延伸穿過層堆疊體340並且在Z方向上到達或部分穿透犧牲層330。這樣，在閘極線縫隙360的底部，犧牲層330的部分被暴露。間隔體層(未示出)可以沉積在閘極線縫隙360的側壁和底部上，並且可以通過蝕刻去除在縫隙360的底部處的間隔體層的部分以再次暴露犧牲層330。犧牲層330可以被蝕刻掉。犧牲層330的去除創建了空腔，並暴露出覆蓋層320和在通道孔350中形成的阻擋層的底部部分。可以蝕刻掉阻擋層、電荷捕獲層和穿隧絕緣層的部分，從而暴露通道層355的底部部分。當蝕刻掉功能層351的底部部分時或在附加的選擇性蝕刻製程中，可以去除覆蓋層320，從而暴露摻雜區域311的頂表面。
空腔可以由半導體材料(例如，多晶矽)填充以形成半導體層331。半導體層331可以沉積在摻雜區域311和通道層355的暴露部分的表面上。此外，犧牲堆疊層342可以通過蝕刻去除，並被包括諸如W的導電材料的導體層345代 替。如圖21所示，在形成導體層345之後，層堆疊體340變為層堆疊體346。
每個導體層345被配置為沿Y方向或在X-Y平面中電性連接一列或多列NAND記憶單元，並且被配置作為3D陣列裝置300的字元線。通道孔350中形成的通道層355被配置為沿Z方向電性連接NAND串，並且被配置作為3D陣列裝置300的位元線。
閘極線縫隙360可以填充有導電材料361(例如，摻雜的多晶矽)和導電插塞362(例如，具有導電材料W)，如圖22所示。在一些實施例中，填充的閘極線縫隙可以變為3D陣列裝置300的陣列公共源極。
此後，可以形成用於字元線觸點371的開口。開口填充有導電材料(例如，W、Co、Cu、Al或其任何組合)以形成字元線觸點371。此外，可以執行CVD或PVD製程以在3D陣列裝置300上沉積介電材料(例如，氧化矽或氮化矽)。介電層321變得更厚。此外，可以形成用於過孔372的開口，並且隨後用諸如W、Co、Cu或Al的導電材料填充開口。一些過孔372電性連接到字元線觸點371。一些過孔372電性連接到導電插塞362和對應的NAND串的上端。
此外，可以沉積用於互連的金屬層373和金屬層374。金屬層373分別電性接觸過孔372。金屬層374在接觸區域333中並且被配置為用於與接觸墊的互連。金屬層373和金屬層374可以包括諸如W、Co、Cu、Al或其組合的導電材料。
此外，金屬層373和金屬層374可以由使介電層321更厚的介電材料覆蓋。類似於過孔372的形成，可以分別在金屬層373和金屬層374之上製成與金屬層373和金屬層374接觸的過孔375和過孔376，如圖22所示。
此外，可以執行CVD、PVD、ALD、電鍍、化學鍍或其組合以分別在過孔375和過孔376之上生長金屬層377和金屬層378。金屬層377和金屬層378可以用相同的材料同時形成，並且相對於層堆疊體346和層堆疊體347、摻雜區域311或襯底310設置在大致相同的層級上。金屬層377和金屬層378可以包括導 電材料，例如W、Co、Cu、Al或其任何組合。金屬層377可以通過金屬層373以及過孔372和過孔375電性連接到層堆疊體346或NAND記憶單元。金屬層378被配置作為接觸墊，並且可以通過過孔376連接到金屬層374。金屬層378可以設置在包括介電層321的部分和層堆疊體347的介電材料區域之上。
此外，可以再次執行CVD或PVD製程以沉積介電材料以覆蓋金屬層377和金屬層378並加厚介電層321。類似於過孔372和過孔375的形成，可以形成開口並且然後由導電材料填充開口以在金屬層377之上形成與金屬層377接觸的過孔379。此外，可以沉積介電材料以覆蓋過孔379並進一步加厚介電層321。製造開口並且然後填充開口以形成連接墊370，其用於與外圍裝置連接。如圖23所示，連接墊370分別電性接觸過孔379。連接墊370可以包括W、Co、Cu、Al或其組合。
圖24以橫截面圖示意性地示出了根據本公開的實施例的外圍裝置380。外圍裝置380可以包括半導體襯底381(例如，單晶矽的襯底)。外圍CMOS電路(例如，控制電路)(未示出)可以被製造在半導體襯底381上並且被用於促進3D陣列裝置300的操作。包括一種或多種介電材料的介電層382可以被沉積在半導體襯底381之上。可以在介電層382中形成諸如連接墊383和過孔的連接墊。連接墊383被配置為用於與3D陣列裝置300連接，並且可以包括導電材料(例如，W、Co、Cu、Al、或其任何組合)。
圖25和圖26示出了根據本公開的實施例的示例性3D記憶裝置390的示意性製造過程。圖25和圖26的截面圖在Y-Z平面中。通過以倒裝晶片鍵合製程鍵合3D陣列裝置300和外圍裝置380來形成3D記憶裝置390。在一些實施例中，3D陣列裝置300可以垂直地翻轉並且變得上下顛倒，使連接墊370的頂表面在Z方向上面朝下。3D陣列裝置300可以被放置在外圍裝置380上方並且與外圍裝置380對準。例如，連接墊370可以分別與連接墊383對準。然後，如圖25所示，可 以面對面地將3D陣列裝置300和外圍裝置380結合並鍵合在一起。連接墊370分別電性連接至連接墊383。這樣，金屬層378可以通過連接墊370和連接墊383電性連接到外圍裝置380。
此後，可以通過沉積製程使3D陣列裝置300的襯底310減薄並且可以在摻雜區域311之上生長介電層312。開口313可以通過乾式蝕刻製程或乾式蝕刻與濕式蝕刻製程的組合來形成。開口313穿透介電層312、摻雜區域311、剩餘的覆蓋層320、剩餘的犧牲層330、層堆疊體347和介電層321，以暴露金屬層378。在製成開口313之後，通過蝕刻去除層堆疊體347的一部分。層堆疊體347的剩餘部分仍可以被認為是包含交替的第一介電層和第二介電層(即，堆疊層341和堆疊層342)的層堆疊體。在一些實施例中，開口313可以在X-Y平面中被剩餘的層堆疊體347完全包圍。可選地，開口313可以在X-Y平面中被剩餘的層堆疊體347部分包圍。例如，在後一種情況下，在X-Y平面中，開口313的一部分可以穿過層堆疊體347，而開口313的另一部分可以穿過介電材料區域321。在垂直方向(例如，Z方向)上，金屬層378在剩餘的層堆疊體347下方，或者在剩餘的層堆疊體347與外圍裝置380之間。此外，可以形成介電層314作為介電層312和開口313的側壁上的鈍化層。
在階梯結構和層堆疊體346旁邊的暴露的金屬層378可以用作3D記憶裝置390的接觸墊。例如，可以將鍵合線鍵合在金屬層378上以用於與另一裝置連接。如上所述，金屬層377和金屬層378(即，接觸墊)由相同的材料同時形成。在倒裝晶片鍵合製程之後，金屬層377在層堆疊體346與外圍裝置380之間，或者在層堆疊體346與連接墊383之間。金屬層377和金屬層378相對於層堆疊體346和層堆疊體347、摻雜區域311、連接墊383或外圍裝置380設置在大致相同的層級上。
此後，可以執行其他製造步驟或製程以完成3D記憶裝置390的製造。 為簡單起見，省略了其他製造步驟或製程的細節。
由於接觸墊(即，金屬層378)是在倒裝晶片鍵合製程之前形成的，因此外圍裝置380在與3D陣列裝置300鍵合之後可以經歷更少的電漿處理步驟。因此，可能更少的PID發生在外圍CMOS電路上。可以減小PID的影響並且可以提高3D記憶裝置390的產量和可靠性。
儘管通過使用說明書中的具體實施例描述了本公開的原理和實施方式，但是實施例的前述描述僅旨在幫助理解本公開。另外，前述不同實施例的特徵可以組合以形成附加的實施例。本領域普通技術人員可以根據本公開的思想對具體實施方式和應用範圍進行修改。因此，說明書的內容不應解釋為對本公開的限制。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D陣列裝置
111:摻雜區域
112:介電層
113:開口
114:介電層
121:介電層
131:半導體層
141:第一介電層
145:導體層
146:層堆疊體
161:導電材料
170:連接墊
171:字元線觸點
177:金屬層
178:金屬層
180:外圍裝置
181:襯底
182:介電層
183:連接墊
190:3D記憶裝置

Claims (14)

  1. 一種用於製造三維(3D)記憶裝置的方法，包括：提供用於該3D記憶裝置的襯底；在該襯底的正面的第一部分之上形成該3D記憶裝置的多個記憶單元，其中，形成該3D記憶裝置的該等記憶單元包括：形成包括彼此交替堆疊的多個第一介電堆疊層和多個導電堆疊層的第一層堆疊體；以及通過該第一層堆疊體形成該等記憶單元，其中，通過該第一層堆疊體形成該等記憶單元還包括：形成延伸穿過該第一層堆疊體的多個通道結構，其中，各該通道結構包括功能層和通道層，該功能層在該通道層與該第一層堆疊體之間；以及形成設置在該第一層堆疊體與該襯底之間的半導體層，該等通道結構均延伸到該半導體層中，且該半導體層直接接觸該通道層；沉積第一介電層以覆蓋該等記憶單元和該襯底；在該襯底的該正面的第二部分之上形成至少一個接觸墊；在該至少一個接觸墊和該第一介電層之上沉積第二介電層；在該第二介電層之上形成多個第一連接墊，並且該等第一連接墊連接到該至少一個接觸墊和該等記憶單元；將該等第一連接墊與外圍結構的多個第二連接墊鍵合；以及將該至少一個接觸墊從該襯底的背面暴露。
  2. 如請求項1所述的方法，其中：該半導體層包括一個或多個摻雜層。
  3. 如請求項1所述的方法，還包括：在該第一介電層之上形成用於互連的多個導電層。
  4. 如請求項3所述的方法，其中：該至少一個接觸墊和該等導電層包括相同的材料並且相對於該襯底設置在相同的層級。
  5. 如請求項1所述的方法，其中，暴露該至少一個接觸墊包括：形成穿過該襯底和該第一介電層的開口以暴露該至少一個接觸墊。
  6. 如請求項5所述的方法，其中，暴露該至少一個接觸墊還包括：在形成該開口以暴露該至少一個接觸墊之前，減薄或去除該襯底。
  7. 如請求項1所述的方法，還包括：形成第二層堆疊體，該第二層堆疊體設置在該襯底的該正面的該第二部分與該至少一個接觸墊之間，並且包括彼此交替堆疊的多個第二介電堆疊層和多個第三介電堆疊層。
  8. 一種三維(3D)記憶裝置，包括：面對面鍵合的陣列裝置和外圍裝置；該陣列裝置包括絕緣層、一個或多個接觸墊、以及在該絕緣層的第一部分與該外圍裝置之間的多個記憶單元；穿過該絕緣層的第二部分形成的開口，該開口使設置在該開口的底部的該一個或多個接觸墊從該陣列裝置的背面暴露，該開口的底部設置在該絕緣 層與該外圍裝置之間的層級；第一層堆疊體，該第一層堆疊體包括彼此交替堆疊的多個第一介電堆疊層和多個導電堆疊層，其中，該等記憶單元包括多個通道結構和多個導電堆疊層，各該通道結構延伸穿過該等導電堆疊層，各該通道結構包括功能層和通道層，該功能層在該通道層與該第一層堆疊體之間；以及半導體層，該半導體層設置在該絕緣層與該第一層堆疊體之間，該等通道結構均延伸到該半導體層中，且該半導體層直接接觸該通道層。
  9. 如請求項8所述的3D記憶裝置，還包括：在該外圍裝置與該等記憶單元之間並且連接到該等記憶單元的多個導電層。
  10. 如請求項9所述的3D記憶裝置，其中：該一個或多個接觸墊和該等導電層包括相同的材料，並且相對於該外圍裝置設置在相同的層級。
  11. 如請求項8所述的3D記憶裝置，還包括：第二層堆疊體，該第二層堆疊體設置在該絕緣層的該第二部分與該一個或多個接觸墊之間。
  12. 如請求項11所述的3D記憶裝置，其中：該第二層堆疊體包括彼此交替堆疊的多個第二介電堆疊層和多個第三介電堆疊層。
  13. 如請求項8所述的3D記憶裝置，其中： 該一個或多個接觸墊設置在該絕緣層與該外圍裝置之間的層級。
  14. 如請求項13所述的3D記憶裝置，其中：該一個或多個接觸墊設置在該等記憶單元與該外圍裝置之間的層級。
TW110104865A 2020-12-09 2021-02-09 三維記憶裝置以及用於製造三維記憶裝置的方法 TWI753772B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/CN2020/134864 2020-12-09
PCT/CN2020/134864 WO2022120631A1 (en) 2020-12-09 2020-12-09 Contact pads of three-dimensional memory device and fabrication method thereof

Publications (2)

Publication Number Publication Date
TWI753772B true TWI753772B (zh) 2022-01-21
TW202224104A TW202224104A (zh) 2022-06-16

Family

ID=75457671

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110104865A TWI753772B (zh) 2020-12-09 2021-02-09 三維記憶裝置以及用於製造三維記憶裝置的方法

Country Status (7)

Country Link
US (1) US12089406B2 (zh)
EP (1) EP4150672A4 (zh)
JP (1) JP2023531213A (zh)
KR (1) KR20230014727A (zh)
CN (1) CN112689897B (zh)
TW (1) TWI753772B (zh)
WO (1) WO2022120631A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI832293B (zh) * 2022-02-25 2024-02-11 日商鎧俠股份有限公司 半導體記憶裝置及其製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160079164A1 (en) * 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101989514B1 (ko) 2012-07-11 2019-06-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN106920797B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
US10290645B2 (en) * 2017-06-30 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion barrier layer for CMOS under array architecture and method of making thereof
JP7304335B2 (ja) 2017-08-21 2023-07-06 長江存儲科技有限責任公司 Ｎａｎｄメモリデバイスおよびｎａｎｄメモリデバイスを形成するための方法
WO2020014976A1 (en) * 2018-07-20 2020-01-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN109155320B (zh) * 2018-08-16 2019-09-10 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法
US10985169B2 (en) 2019-03-04 2021-04-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
JP7254956B2 (ja) 2019-08-02 2023-04-10 長江存儲科技有限責任公司 三次元メモリデバイスおよびその製作方法
CN113506809B (zh) 2020-04-14 2023-05-19 长江存储科技有限责任公司 用于形成具有背面源极触点的三维存储器件的方法
WO2021237880A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
WO2022006715A1 (en) * 2020-07-06 2022-01-13 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabrication method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160079164A1 (en) * 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI832293B (zh) * 2022-02-25 2024-02-11 日商鎧俠股份有限公司 半導體記憶裝置及其製造方法

Also Published As

Publication number Publication date
JP2023531213A (ja) 2023-07-21
CN112689897B (zh) 2024-04-05
US12089406B2 (en) 2024-09-10
CN112689897A (zh) 2021-04-20
KR20230014727A (ko) 2023-01-30
EP4150672A4 (en) 2024-02-14
TW202224104A (zh) 2022-06-16
EP4150672A1 (en) 2023-03-22
WO2022120631A1 (en) 2022-06-16
US20220181351A1 (en) 2022-06-09

Similar Documents

Publication Publication Date Title
CN111566815B (zh) 具有背面源极触点的三维存储器件
CN111566816B (zh) 用于形成具有背面源极触点的三维存储器件的方法
TWI756787B (zh) 立體記憶體元件及其製造方法
US11574922B2 (en) Three-dimensional memory devices
WO2021237491A1 (en) Three-dimensional memory devices
CN112041986A (zh) 用于形成具有用于阶梯区域的支持结构的三维存储器件的方法
US12033966B2 (en) Contact pads of three-dimensional memory device and fabrication method thereof
CN112272868B (zh) 具有用于阶梯区域的支持结构的三维存储器件
TWI742886B (zh) 在儲存塊之間具有穩定結構的立體記憶體元件以及用於形成其的方法
TWI753772B (zh) 三維記憶裝置以及用於製造三維記憶裝置的方法
TW202141758A (zh) 三維記憶體裝置及用於形成其的方法
TWI773086B (zh) 用於形成立體（３ｄ）記憶體元件的方法
TWI826772B (zh) 三維記憶體元件的接觸焊墊及其製造方法
US12133386B2 (en) Contact pads of three-dimensional memory device and fabrication method thereof
TWI779318B (zh) 三維記憶體元件及其製作方法
TWI756745B (zh) 用於形成三維（3d）記憶體裝置的方法