TWI756787B - 立體記憶體元件及其製造方法 - Google Patents

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TWI756787B
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張坤
文犀 周
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大陸商長江存儲科技有限責任公司
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Abstract

提供了立體(3D)NAND記憶體元件和方法。在一個方面中，3D NAND記憶體元件包括基底、層堆疊體、記憶體單元、半導體層、接觸結構和閘極線縫隙結構。基底包括摻雜區。層堆疊體形成在基底之上。記憶體單元穿過層堆疊體形成在基底之上。半導體層形成在摻雜區和延伸穿過層堆疊體的通道層的側面部分上。接觸結構電性連接摻雜區。在閘極線縫隙結構中填充介電材料。在閘極線縫隙結構中透過介電材料形成氣隙。

Description

立體記憶體元件及其製造方法
本申請涉及半導體技術領域，並且具體地，涉及立體(3D)記憶體元件及其製造方法。
NAND記憶體是一種不需要電力來保持所儲存資料的非揮發性類型的記憶體。消費電子、雲端計算和大數據的增長的需求，帶來了對更大容量、和更好性能的NAND記憶體的持續需要。隨著常規的平面(2D)NAND記憶體接近其物理極限，立體(3D)NAND記憶體現在扮演著重要角色。3D NAND記憶體在單個晶片中，使用多個堆疊層以實現更高的密度、更高的容量、更快的性能、更低的功耗和更好的成本效率。
3D NAND結構構建在基底(例如，矽晶片)上。在製造製程中，在基底上形成許多層以形成層堆疊體。當多個層(例如氧化矽層、氮化矽層、多晶矽層和/或原矽酸四乙酯(TEOS)層)堆疊在彼此頂上時，應力可能在晶片中累積並導致晶片彎曲。其他的製造製程(例如，蝕刻、填充和熱處理)可能進一步加劇應力和晶片彎曲問題。這可能導致下層特徵的對準不良。當晶片彎曲超過一定限度時，可能發生操作步驟困難和成品率問題。
所公開的方法和系統旨在解決上面闡述的一個或多個問題和其他問題。
在本發明的一個方面中，一種3D NAND記憶體元件包括具有摻雜區的基底、層堆疊體、記憶體單元、半導體層、接觸結構和閘極線縫隙結構。層堆疊體形成在基底之上。記憶體單元穿過層堆疊體形成在基底之上。半導體層形成在摻雜區和延伸穿過層堆疊體的通道層的側面部分上。接觸結構電性連接摻雜區。閘極線縫隙結構穿過層堆疊體形成以將記憶體單元分成塊。在閘極線縫隙結構中的各個中填充介電材料。一個或多個氣隙透過介電材料形成在一個或多個所述閘極線縫隙中。
在本發明的另一方面中，一種用於3D NAND記憶體元件的製造方法包括：在基底的摻雜區之上形成層堆疊體，在摻雜區之上穿過層堆疊體形成記憶體單元，在摻雜區和延伸穿過層堆疊體的通道層的側面部分上形成半導體層，形成電性連接摻雜區的接觸結構，穿過層堆疊體形成閘極線縫隙結構以將記憶體單元分成塊，以及由介電材料填充閘極線縫隙結構中的各個。一個或多個氣隙透過介電材料形成在一個或多個所述閘極線縫隙結構中。
在本發明的另一方面中，一種用於3D NAND記憶體元件的製造方法包括：在第一基底之上形成層堆疊體，修整層堆疊體以形成階梯結構，形成通道層，形成閘極線縫隙結構，以及用填充材料填充閘極線縫隙結構以形成氣隙。氣隙的最大寬度等於或大於使用測量結果或估計結果獲得的值。層堆疊體包括 交替堆疊的第一堆疊層和第二堆疊層。第一堆疊層包括第一介電材料，並且第二堆疊層包括第二介電材料。通道層和閘極線縫隙結構沿著近似垂直於第一基底的方向延伸穿過層堆疊體。
本領域技術人員根據本發明的說明書、申請專利範圍和附圖可以理解本發明的其他方面。
100:3D陣列元件
110:基底
111:摻雜區
112:介電層
113:開口
114:介電層
115:開口
116:介電層
120:覆蓋層
121:介電層
130:犧牲層
131:半導體層
140:層堆疊體
141:堆疊層
142:堆疊層
143:空腔
144:導體層
145:介電層
150:通道孔
151:功能層
152:阻擋層
153:電荷捕獲層
154:穿隧絕緣層
155:通道層
156:氧化物材料
160:閘極線縫隙
161:氣隙
162:氣隙
163:氣隙
164:介電材料
171:週邊接觸
172:字元線接觸
173:過孔
174:過孔
175:過孔
176:接觸
177:接觸
178:接觸
179:接觸層
180:週邊元件
181:基底
182:介電層
183:接觸
184:接觸
190:3D記憶體元件
191:過孔
192:過孔
193:金屬層
194:金屬層
200:流程圖
211:操作步驟
212:操作步驟
213:操作步驟
214:操作步驟
215:操作步驟
216:操作步驟
217:操作步驟
218:操作步驟
219:操作步驟
300:3D陣列元件
310:基底
311:摻雜區
312:介電層
313:介電層
320:覆蓋層
321:介電層
330:犧牲層
340:層堆疊體
341:堆疊層
342:堆疊層
350:通道孔
351:功能層
352:阻擋層
353:電荷捕獲層
354:穿隧絕緣層
355:通道層
356:氧化物材料
360:閘極線縫隙
361:氣隙
362:氣隙
363:氣隙
364:介電材料
371:週邊接觸
372:字元線接觸
373:過孔
374:過孔
375:過孔
376:接觸
377:接觸
378:接觸
3791:源極接觸
3792:接觸
380:週邊元件
381:基底
382:介電層
383:接觸
384:接觸
390:3D記憶體元件
391:過孔
392:襯墊層
393:襯墊層
400:3D陣列元件
410:基底
411:摻雜區
412:介電層
413:介電層
420:犧牲層
421:介電層
422:選擇閘極
440:層堆疊體
441:堆疊層
442:堆疊層
444:導體層
450:通道孔
451:功能層
452:阻擋層
453:電荷捕獲層
454:穿隧絕緣層
455:通道層
456:氧化物材料
457:磊晶層
460:閘極線縫隙
461:導電材料
462:插塞
463:氣隙
464:氣隙
465:氣隙
466:介電材料
471:接觸
472:字元線接觸
473:過孔
474:過孔
475:過孔
476:接觸
477:接觸
478:接觸
4791:字元線接觸
4792:過孔
4793:過孔
4794:接觸
4795:接觸
480:週邊元件
481:基底
482:介電層
483:接觸
484:接觸
485:接觸
490:3D記憶體元件
圖1和圖2示意性地示出了根據本發明的實施例的示例性製造製程中的立體(3D)陣列元件的截面圖；圖3和圖4示意性地示出了根據本發明的實施例的在形成通道孔之後的圖2中所示的3D陣列元件的俯視圖和截面圖；圖5和圖6示意性地示出了根據本發明的實施例的在形成閘極線縫隙之後的圖3和圖4中所示的3D陣列元件的俯視圖和截面圖；圖7和圖8示意性地示出了根據本發明的實施例的在某些製造步驟之後的圖5和圖6中所示的3D陣列元件的截面圖；圖9A、圖9B和圖9C示意性地示出了根據本發明的實施例的在形成氣隙之後的圖8中所示的3D陣列元件的截面圖；圖10和圖11示意性地示出了根據本發明的實施例的在形成某些接觸之後的圖9A中所示的3D陣列元件的截面圖；圖12-圖17示意性地示出了根據本發明的實施例的在圖11所示的3D陣列元件與週邊元件鍵合之後的3D記憶體元件的截面圖；圖18示出了根據本發明的實施例的3D記憶體元件的製造的示意性流程圖； 圖19和圖20示意性地示出了根據本發明的實施例的示例性製造製程中的另一3D陣列元件的截面圖；圖21和圖22示意性地示出了根據本發明的實施例的在形成通道孔和閘極線縫隙之後的圖19和圖20中所示的3D陣列元件的俯視圖和截面圖；圖23A、圖23B和圖23C示意性示出了根據本發明的實施例的在形成氣隙之後的圖21和圖22中所示的3D陣列元件的截面圖；圖24示意性地示出了根據本發明的實施例的在形成某些接觸之後的圖23A中所示的3D陣列元件的截面圖；圖25示意性地示出了根據本發明的實施例的週邊元件的截面圖；圖26示意性地示出了根據本發明的實施例的在圖24所示的3D陣列元件與圖25所示的週邊元件鍵合之後的另一3D記憶體元件的截面圖；圖27和圖28示意性地示出了根據本發明的實施例的示例性製造製程中的另一3D陣列元件的截面圖；圖29和圖30示意性地示出了根據本發明的實施例的在形成通道孔和閘極線縫隙之後的圖27和圖28中所示的3D陣列元件的俯視圖和截面圖；圖31A、圖31B和圖31C示意性示出了根據本發明的實施例的在形成氣隙之後的圖29和圖30中所示的3D陣列元件的截面圖；圖32示意性地示出了根據本發明的實施例的在形成某些接觸之後的圖31A中所示的3D陣列元件的截面圖；圖33示意性地示出了根據本發明的實施例的另一週邊元件的截面圖；以及圖34示意性地示出了根據本發明的實施例的在圖32所示的3D陣列元件與圖33所示的週邊元件鍵合之後的另一3D記憶體元件的截面圖。
下面將參考附圖對本發明的實施例中的技術方案進行描述。在可能的情況下，在所有附圖中將使用相同的附圖標記來表示相同或相似的部件。顯然，所描述的實施例僅僅是本發明的一些實施例而不是全部實施例。在各種實施例中的特徵可以交換和/或組合。本領域技術人員基於本發明的實施例在沒有創造性勞動的情況下所獲得的其他實施例也將落入本發明的範圍內。
儘管討論了具體的配置和佈置，但是應該理解的是，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本發明內容的精神和範圍的情況下，可以使用其它配置和佈置。對於相關領域的技術人員將顯而易見的是，本發明內容還可以用在各種其它應用中。
應注意的是，在說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是各個實施例可能不一定包括該特定的特徵、結構或特性。此外，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確地描述，結合其它實施例來實施這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地從上下文中的用法理解術語。例如，至少部分地取決於上下文，如本文所使用的術語“一個或多個”可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，例如“一(a)”、“一個(an)”或“該(the)”之類的術語同樣可以被理解為傳達單數用法或者傳達複數用法。另外，術語“基於”可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定 明確地描述的額外因素，這同樣至少部分地取決於上下文。
應當容易理解的是，本發明內容中的“在......上”、“在......上方”和“在......之上”的含義應當以最寬泛的方式來解釋，使得“在......上”不僅意味著“直接在某物上”，而且包括“在某物上”且在其之間具有中間特徵或層的含義，並且“在......上方”或“在......之上”不僅意味著“在某物上方”或“在某物之上”的含義，而且可以包括“在某物上方”或“在某物之上”且在其之間沒有中間特徵或層的含義(即，直接在某物上)。
此外，為了便於描述，可以在本文中使用例如“在......之下”、“在......下方”、“下部”、“在......之上”、“上部”等的空間相對術語來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。除了在附圖中所描繪的取向之外，空間相對術語旨在涵蓋設備在使用或操作步驟中的不同取向。裝置可以以其它方式定向(旋轉90度或處於其它取向)並且同樣可以相應地解釋本文使用的空間相對描述詞。
如本文所使用的，術語“基底”是指在其上添加後續材料層的材料。基底本身可以被圖案化。被添加在基底頂部的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在整個下層或上覆結構之上延伸，或者可以具有小於下層或上覆結構的範圍。此外，層可以是均勻或不均勻連續結構的區域，其具有小於該連續結構 的厚度。例如，層可以位於連續結構的頂表面和底表面之間或在頂表面和底表面處的任何一對水平平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、在其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成有互連線和/或垂直互連通道(via)接觸)以及一個或多個介電層。
如本文所使用的，術語“/標稱/標稱地(nominal)”是指在產品或製程的設計階段期間針對元件或製程操作步驟設定的特性或參數的期望值或目標值、以及高於和/或低於期望值的值範圍。值範圍可以是由於製造製程或公差的輕微變化而引起的。如本文所使用的，術語“近似/大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語“大約”可以指示給定量的值，該給定量在該值的例如10-30%內變化(例如，值的±10%、±20%或±30%)。
如本文所使用的，術語“立體記憶體元件”是指在橫向取向的基底上具有垂直取向的儲存單元電晶體串(在本文中被稱為“記憶體串”，例如NAND記憶體串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語“垂直/垂直地”意味著標稱地垂直於基底的橫向表面。
圖1-11示意性地示出了根據本發明的實施例的示例性3D陣列元件100的製造製程。在圖1-11中，截面圖是在Y-Z平面中，並且俯視圖是在X-Y平面中。如圖1所示，3D陣列元件100包括基底110。
在一些實施例中，基底110可以包括單晶矽層。在一些其他實施例中，基底110可以包括半導體材料，例如鍺(Ge)、矽鍺(SiGe)、碳化矽(SiC)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、多晶矽、III-V族化合物(例如，砷化鎵(GaAs)或磷化銦(InP))等。在一些其他實施例中，基底110可以包括非導電材料，例如玻璃、塑膠材料或陶瓷材料。作為示例，基底110包括未摻雜或輕摻雜的單晶矽層。在一些其他實施例中，基底110可以用p型或n型摻雜劑不同地摻雜。當基底110包括玻璃、塑膠或陶瓷材料時，基底110可以還包括沉積在玻璃、塑膠或陶瓷材料上的多晶矽薄層。在這種情況下，可以像處理多晶矽基底一樣處理基底110。
在一些實施例中，基底110的頂部部分可以經由離子注入和/或擴散由n型摻雜劑摻雜，以形成摻雜區111。例如，摻雜區111的摻雜劑可以包括磷(P)、砷(As)和/或銻(Sb)。如圖1所示，覆蓋層120可以沉積在摻雜區111之上。覆蓋層120可以是犧牲層，並且可以包括單層、多層或合適的複合層。例如，覆蓋層120可以包括氧化矽層和氮化矽層中的一個或多個。覆蓋層120可以透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其組合來沉積。在一些其他實施例中，覆蓋層120可以包括例如氧化鋁的另一種材料。
在覆蓋層120之上，可以沉積犧牲層130。犧牲層130可以包括介電材料、半導體材料或導電材料。例如，犧牲層130可以是單晶矽或多晶矽，其可以透過化學氣相沉積(CVD)和/或物理氣相沉積(PVD)製程沉積。用於犧牲層130的示例性材料是多晶矽。
在形成多晶矽犧牲層130之後，可以形成層堆疊體140。層堆疊體140 包括多對堆疊層141和堆疊層142，例如，堆疊層141和堆疊層142彼此交替地堆疊。例如，層堆疊體可以包括64對、128對或多於128對的堆疊層141和堆疊層142。
在一些實施例中，堆疊層141和堆疊層142可以分別包括第一介電材料和與第一介電材料不同的第二介電材料。交替的堆疊層141和堆疊層142可以經由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其組合來沉積。用於堆疊層141和堆疊層142的示例性材料分別包括氧化矽和氮化矽。氧化矽層可以用作隔離堆疊層，而氮化矽層可以用作犧牲堆疊層。隨後可以蝕刻掉犧牲堆疊層，並用包括導電材料的導體層替換犧牲堆疊層。
參考圖2，可以基於層堆疊體140透過階梯形成製程形成階梯結構。在階梯形成製程中可以使用任何合適的蝕刻製程(包括乾式蝕刻和/或濕式蝕刻製程)。可以透過蝕刻製程來修整層堆疊體140以形成階梯結構。例如，如圖2所示，層堆疊體140的階梯結構的高度可以沿著Y方向以階梯方式增加。形成介電層121以覆蓋階梯結構。
圖3和圖4示意性地示出了根據本發明的實施例，在形成通道孔150並且接著用層結構填充之後通道孔150的3D陣列元件100的俯視圖和截面圖。在本發明的圖3和圖4以及其他圖中示出的通道孔150的數量、尺寸和佈置僅是示例性的並且用於描述目的，儘管根據本發明的各種實施例，任何適當的數量、尺寸和佈置都可以用於所公開的元件100。
通道孔150被配置成在Z方向或在近似垂直於基底110的方向上延伸，並在X-Y平面中形成預定圖案的陣列。圖4中所示的截面圖是沿圖3的線AA’ 截取的。圖4僅示出了處於Y-Z平面中的截面圖中的圖3的通道孔150中的一些。
通道孔150可以透過例如乾式蝕刻製程或乾式和濕式蝕刻製程的組合來形成。也可以執行其他製造製程，例如包括微影、清潔和/或化學機械拋光(CMP)的圖案化製程。通道孔150可以具有延伸穿過層堆疊體140、犧牲層130、覆蓋層120並且部分地穿透摻雜區111的圓柱形狀或柱形狀。在形成通道孔150之後，可以在通道孔的側壁和底部上沉積功能層151。功能層151可以包括在通道孔的側壁和底部上以阻擋電荷流出的阻擋層152、在阻擋層152的表面上以在3D陣列元件100的操作步驟期間儲存電荷的電荷捕獲層153、以及在電荷捕獲層153的表面上的穿隧絕緣層154。阻擋層152可以包括一個或多個層，該一個或多個層可以包括一種或多種材料。用於阻擋層152的材料可以包括氧化矽、氮化矽、氮氧化矽、例如氧化鋁或氧化給的高k介電材料、另一種寬能帶材料等。電荷捕獲層153可以包括一個或多個層，該一個或多個層可以包括一種或多種材料。用於電荷捕獲層153的材料可以包括多晶矽、氮化矽、氮氧化矽、奈米晶體矽、另一種寬能帶材料等。穿隧絕緣層154可以包括一個或多個層，該一個或多個層可以包括一種或多種材料。用於穿隧絕緣層154的材料可以包括氧化矽、氮化矽、氮氧化矽、例如氧化鋁或氧化給的高k介電材料、另一種寬能帶材料等。
在一些實施例中，功能層151可以包括氧化物-氮化物-氧化物(ONO)結構。然而，在一些其他實施例中，功能層151可以具有不同於ONO配置的結構。例如，功能層151可以包括氧化矽層、氮化矽層和另一氧化矽層。
如圖4所示，阻擋層152可以是例如沉積在通道孔150的側壁上的氧化矽層。電荷捕獲層153可以是例如沉積在阻擋層152上的氮化矽層。穿隧絕緣層 154可以是例如沉積在電荷捕獲層153上的另一氧化矽層。通道層155(也稱為“半導體通道”)可以是例如沉積在穿隧絕緣層154上的多晶矽層。在一些其他實施例中，通道層155可以包括非晶矽。與通道孔類似，通道層155也延伸穿過層堆疊體140並且進入摻雜區111中。如圖4所示，每一功能層151的一部分被配置在堆疊層141和堆疊層142中的一個的一部分與通道層155中的一個的一部分之間。阻擋層152、電荷捕獲層153、穿隧絕緣層154及通道層155可以透過例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或這些製程中的兩種或更多種的組合來沉積。在形成通道層155之後，可以用氧化物材料156填充通道孔150。
在上述製程中，在形成階梯結構之後，蝕刻通道孔150。在一些其他實施例中，可以在階梯形成製程之前形成通道孔150。例如，在如圖1所示製造層結構140之後，可以形成通道孔150，並且然後可以沉積功能層151和通道層155。在用氧化物材料156填充通道孔150之後，可以執行階梯形成製程以形成如圖4所示的階梯結構。
在一些其他實施例中，層堆疊體140可以被稱為第一層堆疊體。在製造階梯形式的層堆疊體140(即，第一層堆疊體)並且製造具有功能層151和通道層155的通道孔150之後，階梯形式的第二層堆疊體(未示出)可以製作在層堆疊體140之上。可以形成與通道孔150對準的通道孔，並且功能層和通道層可以沉積在第二層堆疊體中。第二層堆疊體的各個通道層可以與對應的通道層155對準並且電性連接到該對應的通道層155。以類似的方式，第三或更多層堆疊體可以形成在第二層堆疊體之上。這樣，可以在基底110之上形成並集成多層堆疊體，並且可以倍增3D陣列元件100的儲存容量。在以下描述中，層堆疊體140用 於說明元件100的結構和製造方法。
圖5和圖6示意性地示出了根據本發明的實施例的在形成閘極線縫隙160之後的3D陣列元件100的俯視圖和截面圖。圖6中所示的截面圖是沿圖5的線BB’截取的。3D陣列元件100可以具有配置在層堆疊體140中或駐留在層堆疊體140中的大量NAND記憶體單元。層堆疊體140可以被劃分為多個儲存塊。在一些實施例中，屬於儲存塊的NAND記憶體單元可以在塊擦除操作步驟中一起被重置。圖5中所示的通道孔可以形成示例性儲存塊，示例性儲存塊透過閘極線縫隙160與其他儲存塊區(未示出)分開，該閘極線縫隙也可以被稱為閘極線縫隙結構160。例如，圖5和圖6中所示的一對閘極線縫隙160在其間限定了一個塊。在一些其他實施例中，一個或多個附加的閘極線縫隙可以形成在一對閘極線縫隙160之間。
當層堆疊體140形成有沉積在彼此之上的多個堆疊層141和堆疊層142時，可能引入應力，該應力導致晶片彎曲。階梯形成製程加上通道孔的填充製程可以使晶片進一步彎曲。由於彎曲的晶片引起對準問題，並且甚至引起成品率問題，因此本領域希望減小膜應力和晶片彎曲。
在3D陣列元件100的製造期間，可以測量晶片彎曲，尤其是在製作階梯結構並且形成通道孔150之後。可以使用光學方法直接檢測晶片彎曲。在一些實施例中，可以光學地檢測3D陣列元件100的最低點和最高點，並且可以使用測量結果來計算晶片彎曲。在一些實施例中，在將晶片彎曲量化之後，可以確定Y-Z平面中的位置、尺寸、輪廓以及閘極線縫隙160的填充，以減小晶片彎曲。
在一些其他實施例中，在製造製程期間不直接測量晶片彎曲。相反，可以使用其他資料和先前記錄來確定晶片彎曲。其他資料可以包括所使用的材料、所執行的製程、以及除了晶片彎曲檢測的測量資料之外的測量資料。先前記錄可以包括先前獲得的測量結果和彎曲減小解決方案。
在一些實施例中，閘極線縫隙160的尺寸和形狀可以相同或相似。在一些其他實施例中，閘極線縫隙160的尺寸和形狀可以不同地佈置以減小晶片彎曲。例如，一個縫隙的最大縫隙寬度可以不同於沿著Y方向的另一個縫隙的最大縫隙寬度。
閘極線縫隙160可以透過例如乾式蝕刻製程或乾式和濕式蝕刻製程的組合來形成。如圖6所示，閘極線縫隙160可以延伸穿過層堆疊體140，並在Z方向或在近似垂直於基底110的方向上到達或部分穿透犧牲層130。因此，在閘極線縫隙160的底部，犧牲層130被曝露。然後，透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或這些製程中的兩種或更多種的組合，可以在閘極線縫隙160的側壁和底部上沉積間隙壁層(未示出)。間隙壁層被配置為保護堆疊層141和堆疊層142，並且可以包括例如氧化矽和氮化矽。
在沉積間隙壁層之後，可以執行選擇性蝕刻，使得透過乾式蝕刻或乾式蝕刻和濕式蝕刻的組合，來去除間隙壁層在縫隙的底部處的一部分。因此，犧牲層130再次被曝露。然後，可以執行選擇性蝕刻製程(例如，選擇性濕式蝕刻製程)以去除犧牲層130。犧牲層130的去除產生空腔並曝露覆蓋層120和形成在通道孔150中的阻擋層152的底部。接著，可以執行多個選擇性蝕刻製程(例如，多個選擇性濕式蝕刻製程)以相繼去除阻擋層152、電荷捕獲層153和穿隧 絕緣層154的曝露部分，這曝露了通道層155的底側部分。
在一些實施例中，覆蓋層120可以是氧化矽。然後，當功能層151的底部部分被蝕刻掉時，可以去除覆蓋層120。在一些其他實施例中，覆蓋層120可以包括除了氧化矽或氮化矽之外的材料。然後，覆蓋層120可以透過一個或多個附加的選擇性蝕刻製程來去除。覆蓋層120的去除曝露了摻雜區111的頂表面。
因此，在上述蝕刻製程之後，在透過蝕刻掉犧牲層130和覆蓋層120而留下的空腔中曝露摻雜區111和通道層155的靠近通道孔150的底部的側面部分。該空腔可以由半導體材料(例如，多晶矽)填充，以例如透過化學氣相沉積(CVD)和/或物理氣相沉積(PVD)沉積製程形成半導體層131。半導體層131可以是n摻雜的。半導體層131可以形成在摻雜區111的曝露表面上和通道層155的側壁或側面部分上，並且可以電性連接到摻雜區111和通道層155。
在一些其他實施例中，可以執行選擇性磊晶生長，使得在摻雜區111的曝露表面上生長單晶矽層，並且在通道層155的曝露表面上生長多晶矽層。這樣，半導體層131可以包括單晶矽和多晶矽的鄰接層。
當蝕刻功能層151和覆蓋層120的底部部分時，一些間隙壁層可以被蝕刻掉，並且剩餘的間隙壁層可以保留在閘極線縫隙160的側壁上，以保護堆疊層141和堆疊層142。在形成半導體層131之後，可以在選擇性蝕刻製程(例如，選擇性濕式蝕刻製程)中去除剩餘的間隙壁層。在一些實施例中，與側壁接觸的最內部間隙壁層是氮化矽。因為堆疊層142也是氮化矽層，所以最內部間隙壁層和氮化矽層142可以在蝕刻製程期間一起被去除，在堆疊層141之間留下空腔 143，如圖7所示。
之後，可以生長導電材料(例如鎢(W))以填充因去除堆疊層142而留下的空腔143，進而在堆疊層141之間形成導體層144。也就是說，導體層144替換堆疊層142，並且層堆疊體140現在包括交替的介電堆疊層141與導體層144，如圖8所示。在一些實施例中，在空腔143中沉積金屬W之前，可以沉積高k介電材料(例如，氧化鋁)的介電層145，接著沉積導電材料(例如氮化鈦)(未示出)層。然後，可以沉積金屬W以形成導體層144。化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或這些製程中的兩種或更多種的組合可以用於沉積製程中。在一些其他實施例中，可以使用另一導電材料(例如鈷(Co)、銅(Cu)、鋁(Al)、摻雜矽或其任何組合)來形成導體層144。
通道孔150中的各個功能層151的一部分，在其中一個導體層144的一部分與通道孔150中的通道層155的一部分之間。各個導體層144被配置為沿著Y方向或在X-Y平面中電性連接NAND記憶體單元的一行或多行，並且被配置作為3D陣列元件100的字元線。形成在通道孔150中的通道層155被配置為沿著Z方向電性連接NAND記憶體單元的列或串，並且被配置作為3D陣列元件100的位元線。如此一來，在X-Y平面中通道孔150中的功能層151的一部分(作為NAND記憶體單元的一部分)佈置在導體層144與通道層155之間，即，在字元線和位元線之間。導體層144的圍繞通道孔150的一部分的一部分用作NAND記憶體單元的控制閘極或閘極電極。圖8中描繪的3D陣列元件100可以被認為包括NAND單元串(這樣的串也被稱為“NAND串”)的平面陣列。每一NAND串含有多個NAND記憶體單元且朝向基底110垂直延伸。NAND串形成NAND記憶體單元的3D陣列。
在一些實施例中，在形成導體層144之後，可以測量3D陣列元件100的晶片彎曲，並且可以使用閘極線縫隙160的填充來減小晶片彎曲。在一些其他實施例中，可以使用可用資料和先前記錄來估計晶片彎曲，而無需對晶片彎曲進行直接測量。可以用於彎曲估計的資料可以包括所使用的材料、所執行的製程和除了晶片彎曲檢測的測量資料之外的測量資料。先前記錄可以包括先前獲得的測量資料和彎曲減小解決方案。
閘極線縫隙160可以填充有介電材料164，包括例如氧化矽、氮化矽、另一種介電材料、或這些材料中的兩種或更多種的組合。在填充製程期間，可以在電介材料164中形成氣隙，如圖9A到圖9C中所示。在各種實施例中，氣隙可以由填充在對應的閘極線縫隙內的介電材料包圍，或由介電材料連同對應的閘極線縫隙的一個或多個側壁包圍。
可以基於對晶片彎曲的測量結果或估計結果來設計和配置氣隙的位置、尺寸、數量和形狀，以減小晶片彎曲。在一些實施例中，可以使用測量結果或估計結果來計算晶片彎曲的狀態。然後，可以基於晶片彎曲狀態計算或獲得寬度值。氣隙在Y方向上的最大寬度可以被配置為等於或大於寬度值，以減小晶片彎曲。例如，氣隙的最大寬度可以等於或大於Y方向上的閘極線縫隙寬度的一半。
在各種實施例中，可以調整氣隙在Z方向上的延伸範圍，以減小晶片彎曲。例如，如圖9A所示，氣隙161可以在近似垂直於基底110的方向上延伸，其中氣隙161的底部靠近閘極線縫隙160的底部，並且氣隙161的頂部靠近閘極線 縫隙160的頂部。
在另一示例中，如圖9B所示，氣隙162可以形成並位於閘極線縫隙160的上部，並沿近似垂直於基底110的方向延伸。
在又一示例中，如圖9C所示，氣隙163可以形成並位於閘極線縫隙160的下部，並沿近似垂直於基底110的方向延伸。
在又一示例中，多個氣隙(未示出)可以形成在閘極線縫隙160中。 例如，兩個氣隙(未示出)可以分別形成在閘極線縫隙160的上部部分和下部部分中，並且在近似垂直於基底110的方向上延伸。
因此，氣隙可以形成在相同閘極線縫隙，或不同閘極線縫隙的中部、上部(頂部)和/或下部(底部)部分周圍的位置處，並且在相同或不同閘極線縫隙內形成有相同或不同的形狀和/或尺寸，以用於晶片彎曲減小。
在一些實施例中，當閘極線縫隙160被介電材料164填充時，氣隙(例如，氣隙161、氣隙162或氣隙163)可以以相同或相似的方式形成為具有相同或相似的位置、形狀和尺寸。在一些實施例中，當閘極線縫隙160被介電材料164填充時，氣隙可以以不同的方式形成為具有不同位置、形狀和/或尺寸。
例如，3D陣列元件100可以具有類似於圖9A的氣隙161的一些氣隙、和類似於圖9B的氣隙162、或圖9C的氣隙163的一些氣隙。在一些實施例中，在閘極線縫隙160被介電材料164填充之後，一些閘極線縫隙可以具有氣隙(例如， 氣隙161、氣隙162和/或氣隙163)，而一些閘極線縫隙可以不具有氣隙、或具有比氣隙161-氣隙163小得多的氣隙、或其他與氣隙161-163不同的氣隙。例如，在一些實施例中，一個閘極線縫隙160可以具有氣隙161，而另一個閘極線縫隙160可以不具有氣隙或僅具有微小的氣隙，例如，氣隙的寬度小於氣隙161在Y方向上的寬度的十分之一。
當閘極線縫隙160被介電材料164(例如，氧化矽或氮化矽)填充時，可以透過控制沉積製程來形成氣隙。形成氣隙的示例性方法是夾斷沉積。化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或這些製程中的兩種或更多種的組合可以用於填充製程中。例如，可以以相對慢的沉積速率在閘極線縫隙160的側壁和底部上生長氧化物材料。在閘極線縫隙160的底部處的氧化物材料的厚度達到一定值之後，可以增加沉積速率。由於沉積速率在靠近縫隙開口的側壁區處可能比在遠離縫隙開口的側壁區處大，所以在填充閘極線縫隙內部的大縫隙部分之前，閘極線縫隙160可以在縫隙開口處被“封閉”或完全被介電材料填充。這樣，可以形成與氣隙161類似的氣隙。
為了在閘極線縫隙的上部部分中形成類似於氣隙162的氣隙，可以以相對慢的沉積速率在閘極線縫隙160的側壁和底部上生長氧化物材料。在沉積期間，如果在下部部分中形成氣隙，則可以執行乾式蝕刻製程以去除一些氧化物材料，以允許連續沉積氧化物材料，直到閘極線縫隙160的下部部分被氧化物材料填充。此後，可以增加沉積速率以密封縫隙，並形成與氣隙162類似的氣隙。
為了在閘極線縫隙的下部部分中形成類似於氣隙163的氣隙，沉積速率可以一開始相對慢。在閘極線縫隙160的底部處的氧化物材料的厚度達到一定 值之後，可以增加沉積速率。如果在形成氣隙之後氣隙的頂部太高，則可以執行乾式蝕刻製程以去除沉積在氣隙上方的一些氧化物材料。然後沉積製程可以以相對高的速率繼續，直到再次形成氣隙。如果氣隙的頂部在Z方向仍然太高，則可以重複蝕刻沉積製程，直到類似於氣隙163的氣隙形成。在以下描述中，氣隙161將用作3D陣列元件100的製造製程的示例。
在填充閘極線縫隙160之後，可以透過例如乾式蝕刻製程或乾式和濕式蝕刻製程的組合來形成用於週邊接觸171和字元線接觸172的開口。然後透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、化學鍍或其任何組合用導電材料填充用於週邊接觸171和字元線接觸172的開口。形成週邊接觸171和字元線接觸172的導電材料可以包括W、Co、Cu、Al或這些材料中的兩種或更多種的組合。在一些實施例中，當製造週邊接觸171和字元線接觸172時，可以在沉積另一導電材料之前沉積導電材料(例如，氮化鈦)層作為接觸層。
接下來，可以執行化學氣相沉積(CVD)或物理氣相沉積(PVD)製程，以在3D陣列元件100上沉積介電材料(例如，氧化矽或氮化矽)，讓介電層121變厚。然後，可以透過乾式蝕刻製程或乾式和濕式蝕刻製程的組合來形成用於過孔的開口。一些過孔被配置為用於週邊接觸171和字元線接觸172。一些其他過孔被配置為用於每一位元線接觸，這些位元線接觸電性連接對應的NAND串的上端且單獨地定址對應的NAND串。隨後用例如W、Co、Cu、Al或這些材料中的兩種或更多種的組合的導電材料填充開口，以形成過孔173、過孔174和過孔175。可以執行化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、化學鍍或其組合。過孔173、過孔174和過孔175分別電性連接 到週邊接觸171、字元線接觸172和位元線接觸。在一些實施例中，在填充開口以形成過孔173-過孔175之前，可以首先沉積導電材料(例如，氮化鈦)層。
然後，可以沉積介電材料(例如，氧化矽或氮化矽)以掩埋過孔173-過孔175，並進一步使介電層121變厚，如圖10所示。類似於過孔173-過孔175的形成，製作開口，並且然後填充開口以形成用作與週邊元件的互連的接觸176、接觸177和接觸178。如圖11所示，接觸176-接觸178分別電性連接到過孔173-過孔175。接觸176-接觸178可以包括W、Co、Cu、Al或這些材料中的兩種或更多種的組合。在一些實施例中，在填充開口以形成接觸176-接觸178之前，可以首先沉積導電材料(例如，氮化鈦)的接觸層179。
圖12-17示意性地示出了根據本發明的實施例的截面圖中的示例性3D記憶體元件190的製造製程。3D記憶體元件190可以包括圖11中所示的3D陣列元件100和被配置為控制陣列元件100的週邊元件180。週邊元件180可以包括基底181，該基底可以包括單晶矽、Ge、SiGe、SiC、SOI、GOI、多晶矽或III-V族化合物(例如，GaAs或InP)。週邊電路(例如，控制電路)(未示出)可以製造在基底181上，並且用於促進3D記憶體元件190的操作步驟。例如，週邊電路可以包括金屬氧化物半導體場效應電晶體(MOSFET)，並且提供例如頁緩衝器、感測放大器、列解碼器和行解碼器的功能元件。介電層182、接觸183和接觸184以及過孔可以形成在基底181之上。介電層182可以包括一種或多種介電材料，例如氧化矽和氮化矽。接觸183和接觸184被配置作為與3D陣列元件100的互連，並且可以包括例如W、Co、Cu、Al或其組合的導電材料。
3D陣列元件100和週邊元件180可以透過倒裝晶片鍵合方法鍵合。在 一些實施例中，3D陣列元件100可以被翻轉並變成上下倒置，其中接觸176-接觸178的頂表面在Z方向面朝下方。然後，週邊元件180可以放置在3D陣列元件100下方。在進行對準步驟之後(例如，可以使接觸176和178分別與接觸183和接觸184對準)，可以將3D陣列元件100和週邊元件180接合並鍵合在一起，如圖12所示。然後，層堆疊體140和週邊電路(或MOSFET)被夾在基底110與基底181之間。在一些實施例中，焊料或導電黏合劑可以用於將接觸176與接觸183鍵合，以及將接觸178與接觸184鍵合。這樣，接觸176分別電性連接到接觸183，並且接觸178分別電性連接到接觸184。在完成倒裝晶片鍵合製程之後，3D陣列元件100和週邊元件180電連通。
此後，可以透過例如晶片研磨、乾式蝕刻、濕式蝕刻、化學機械拋光(CMP)或其組合的減薄製程來減薄3D陣列元件100的基底110。然後，可以透過沉積製程(例如，化學氣相沉積(CVD)或物理氣相沉積(PVD)製程)在摻雜區111之上生長介電層112。開口113可以透過乾式蝕刻製程或乾式蝕刻與濕式蝕刻製程的組合來形成。開口113穿透介電層112和摻雜區111，並曝露出週邊接觸171，如圖13所示。然後，可以沉積介電材料(例如，二氧化矽或氮化矽)以在介電層112上方並且在開口113的側壁和底部上形成介電層114。可以執行例如化學氣相沉積(CVD)或物理氣相沉積(PVD)的沉積製程以生長介電層114，接著執行乾式蝕刻製程或乾式蝕刻製程與濕式蝕刻製程以形成延伸穿過介電層114和112並且部分穿過摻雜區111的開口115。
之後，可以執行蝕刻製程(例如，乾式蝕刻製程)以去除介電層114位於介電層112頂部和開口113底部表面上的一部分，如圖15所示。開口113和115可以用導電材料(例如W、Co、Cu、Al、或其組合)填充，以形成過孔191與過 孔192。過孔191和過孔192可以用作接觸結構，並且過孔191也可以被稱為穿矽接觸(TSC)。可以執行化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、化學鍍或其組合以形成過孔191和過孔192。如圖16所示。過孔191和過孔192分別與週邊接觸171和摻雜區111電性連接。在一些實施例中，在填充開口以形成過孔191和過孔192之前，可以首先沉積導電材料(例如，氮化鈦)的金屬層193。
如圖17所示，金屬層193和金屬層194可以在沉積製程(例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、化學鍍鍍或其組合)中形成。金屬層193可以用作覆蓋並電性連接過孔191中的一個的襯墊層。金屬層194將過孔192與另一過孔191電性連接。然後，透過例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其組合的製程，可以沉積介電層116以覆蓋金屬層193和金屬層194以及介電層112的曝露部分。介電層116可以用作鈍化層，其可以包括介電材料，例如氧化矽、氮化矽、氮氧化矽、TEOS或其組合。之後，可以執行蝕刻製程(例如，乾式或濕式蝕刻製程)以去除介電層116的一部分，進而曝露金屬層193。
在一些實施例中，3D記憶體元件190可以包括3D陣列元件100和與週邊元件180相同或相似的多個週邊元件(未示出)。在一些實施例中，3D記憶體元件190可以包括週邊元件180和與3D陣列元件100相同或相似的多個3D陣列元件(未示出)。在一些實施例中，當存在多個週邊元件(或多個3D陣列元件)時，可以在單獨的鍵合製程中順序地將多個週邊元件(或3D陣列元件)與對應的3D陣列元件(或對應的週邊元件)鍵合。在一些其他實施例中，多個週邊元件(或3D陣列元件)可以在一個鍵合製程中同時與對應的3D陣列元件(或對應的週邊 元件)鍵合。
在一些實施例中，3D陣列元件100和週邊元件180可以集合在一起。例如，在製造週邊元件180之後，可以在週邊元件180的介電層182之上製造3D陣列元件100。在製造製程期間，可以製造某些過孔以互連3D陣列元件100與週邊元件180。
圖18示出了根據本發明的實施例的用於製造3D記憶體元件的示意性流程圖200。在操作步驟211，可以在基底的頂表面之上沉積3D陣列元件的犧牲層。基底可以包括半導體基底，例如單晶矽基底。在一些實施例中，在沉積犧牲層之前，可以在基底上沉積覆蓋層。覆蓋層可以包括單層或在基底之上順序沉積的多層。在一些實施例中，覆蓋層可以包括氧化矽、氮化矽和/或氧化鋁。在一些其他實施例中，可以沉積犧牲層，而無需首先在基底之上沉積覆蓋層。犧牲層可以包括單晶矽、多晶矽、氧化矽或氮化矽。
在犧牲層之上，可以沉積3D陣列元件的層堆疊體。層堆疊體包括交替堆疊的第一堆疊層和第二堆疊層。在一些實施例中，第一堆疊層可以包括第一介電層，並且第二堆疊層可以包括與第一介電層不同的第二介電層。在一些實施例中，第一介電層和第二介電層中的一個用作犧牲堆疊層。
在操作步驟212，可以執行階梯形成製程以修整在操作步驟211形成的層堆疊體。階梯形成製程可以包括用於將層堆疊體轉換成3D陣列元件的階梯結構的多次蝕刻。在一些實施例中，層堆疊體的階梯結構的高度可以沿著一個方向以階梯方式減小。
在操作步驟213，可以形成通道孔，通道孔延伸穿過層堆疊體和犧牲層以曝露基底的一部分。功能層和通道層可以沉積在各個通道孔的側壁和底表面上。形成功能層可以包括在通道孔的側壁上沉積阻擋層、在阻擋層上沉積電荷捕獲層、以及在電荷捕獲層上沉積穿隧絕緣層。沉積在穿隧絕緣層上的通道層用作半導體通道，並且可以包括多晶矽層。
在操作步驟214，可以形成3D陣列元件的閘極線縫隙，該閘極線縫隙垂直地延伸穿過層堆疊體並進入犧牲層，並且曝露犧牲層的一部分。閘極線縫隙還可以沿水平方向延伸。一些閘極線縫隙可以被佈置為將NAND記憶體單元劃分為多個儲存塊區。儲存塊區包括通道孔區，通道孔區包括通道孔。在一些實施例中，可以在操作步驟214直接測量晶片彎曲。在一些實施例中，透過使用先前記錄和從除了直接晶片彎曲檢測之外的測量獲得的資料的計算來估計晶片彎曲。在一些實施例中，閘極線縫隙的數量、位置、尺寸和/或輪廓可以被配置為減小晶片彎曲。例如，在透過使用先前記錄和其他資料的直接測量或估計獲得晶片彎曲的狀態之後，可以確定或調整閘極線縫隙的數量、位置、尺寸和/或輪廓，以最小化晶片彎曲。例如，可以配置附加的閘極線縫隙。
在操作步驟215，可以蝕刻掉犧牲層並且可以在基底上方創建空腔。空腔曝露空腔中的功能層的阻擋層的底部部分。如果覆蓋層沉積在基底上，則它也曝露在空腔中。然後，分別透過例如一種或多種選擇性蝕刻製程蝕刻掉依次曝露在空腔中的功能層的層，包括阻擋層、電荷捕獲層和穿隧絕緣層。結果，可以在空腔中去除功能層的靠近基底的一部分。如果沉積覆蓋層，則在蝕刻功能層的一部分的製程期間或者在另一選擇性蝕刻製程中也可以蝕刻掉覆蓋層。 因此，基底的一部分與通道層的一部分曝露於空腔中。
之後，可以執行沉積製程以在空腔中生長多晶矽層。多晶矽層電性連接通道層和基底。
在一些實施例中，層堆疊體包括兩個介電堆疊層，並且堆疊層中的一個是犧牲的。在操作步驟216，可以蝕刻掉犧牲堆疊層以留下空腔，然後可以用導電材料填充空腔以形成導體層。導電材料可以包括例如W、Co、Cu或Al的金屬。
在操作步驟217，可以用例如氧化矽或氮化矽的介電材料填充閘極線縫隙。在一些實施例中，可以在填充製程之前直接測量晶片彎曲。在一些實施例中，可以透過使用先前記錄和從除了直接晶片彎曲檢測之外的測量獲得的資料的計算來估計晶片彎曲。在一些實施例中，當用填充材料填充閘極線縫隙時，可以形成氣隙以減小晶片彎曲。氣隙可以由填充材料圍繞或包圍，並且在縫隙中形成預定形狀。在一些實施例中，氣隙的數量、位置、尺寸和/或形狀可以被配置為減小晶片彎曲。例如，在透過使用先前記錄和其他資料的直接測量或估計獲得晶片彎曲的狀態之後，可以確定氣隙的數量、位置、尺寸和/或形狀，以最小化晶片彎曲。
在操作步驟218，可以執行蝕刻和填充製程以形成字元線接觸、週邊接觸和電性連接至字元線接觸和週邊接觸的過孔。還可以形成用於3D陣列元件與週邊元件之間的互連的接觸。
在操作步驟219，可以執行倒裝晶片鍵合製程以鍵合3D陣列元件和週邊元件或將3D陣列元件與週邊元件緊固在一起。在一些實施例中，3D陣列元件可以被上下翻轉並定位在週邊元件上方。3D陣列元件和週邊元件可以對準。例如，用於3D陣列元件的互連的接觸和用於週邊元件的互連的接觸可以被對準，並且然後被鍵合。在鍵合製程之後，3D陣列元件和週邊元件被組合以形成3D記憶體元件。
圖19-24示意性地示出了根據本發明的實施例的示例性3D陣列元件300的製造製程。在圖19-24中，截面圖是在Y-Z平面中，並且俯視圖是在X-Y平面中。如圖19所示，3D陣列元件300包括基底310。在一些實施例中，基底310可以包括單晶矽層。在一些其他實施例中，基底310可以包括另一種半導體材料，例如Ge、SiGe、SiC、SOI、GOI、多晶矽、GaAs或InP。在以下描述中，作為示例，基底310包括未摻雜或輕摻雜的單晶矽層。
在一些實施例中，基底310的頂部部分可以經由離子注入和/或擴散由n型摻雜劑摻雜，以形成摻雜區311。如圖19所示，覆蓋層320可以沉積在摻雜區311之上。覆蓋層320是犧牲層，並且可以包括單層或多層。例如，覆蓋層320可以包括氧化矽層和氮化矽層中的一個或多個。覆蓋層320可以透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或這些方法中的兩種或更多種的組合來沉積。在一些其他實施例中，覆蓋層320可以包括例如氧化鋁的另一種材料。
在覆蓋層320之上，可以沉積犧牲層330。犧牲層330可以包括半導體材料或介電材料。在以下描述中，作為示例，犧牲層330是多晶矽層。在形成犧 牲層330之後，可以沉積層堆疊體340。層堆疊體340包括多對堆疊層341和堆疊層342，即，堆疊層341和堆疊層342交替地堆疊。
在一些實施例中，堆疊層341和堆疊層342可以分別包括第一介電材料和不同於第一介電材料的第二介電材料。交替的堆疊層341和堆疊層342可以經由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或這些製程中的兩種或更多種的組合來沉積。在以下討論中，用於堆疊層341和堆疊層342的示例性材料分別是氧化矽和氮化矽。氧化矽層可以用作隔離堆疊層，並且氮化矽層可以用作犧牲堆疊層。
在沉積層堆疊體340之後，可以執行階梯形成製程，以將層堆疊體340修整成階梯結構，如圖20所示。然後，階梯結構可以由形成介電層321的介電材料(例如，氧化矽)覆蓋。
圖21和圖22示意性地示出了根據本發明的實施例的一些製程之後的3D陣列元件300的俯視圖和截面圖。通道孔350可以形成在層堆疊體340中。圖21和圖22中所示的通道孔350的數量、尺寸和佈置是示例性的，並且用於描述3D陣列元件300的結構和製造方法。通道孔350被配置為在Z方向上延伸並在X-Y平面中形成預定圖案的陣列。圖22所示的截面圖是沿圖21的線CC’截取的。
通道孔350可以具有圓柱形狀或柱形狀，其延伸穿過層堆疊體340、犧牲層330和覆蓋層320，並且部分地穿透摻雜區311。在形成通道孔350之後，可以在通道孔的側壁和底部上沉積功能層351。功能層351可以包括在通道孔的側壁和底部上以阻擋電荷流出的阻擋層352、在阻擋層352的表面上以儲存電荷 的電荷捕獲層353、以及在電荷捕獲層353的表面上的穿隧絕緣層354。
在一些實施例中，功能層351可以包括ONO結構，其在下面的描述中使用。如圖22所示，氧化矽層可以沉積在通道孔350的側壁上作為阻擋層352。氮化矽層可以沉積在阻擋層352上作為電荷捕獲層353。另一氧化矽層可以沉積在電荷捕獲層353上作為穿隧絕緣層354。在穿隧絕緣層354上，可以沉積多晶矽層作為通道層355。與通道孔一樣，通道層355也延伸穿過層堆疊體340並且進入摻雜區311。在形成通道層355之後，可以用氧化物材料356填充通道孔350。通道孔350可以由包括導電材料(例如，金屬W)的插塞密封，並且電性連接通道層355。
在沉積功能層351和通道層355之後，可以直接測量3D元件300的晶片彎曲，或者使用可用資料和先前記錄來估計3D元件300的晶片彎曲。然後，可以確定閘極線縫隙360的數量、位置、尺寸和/或輪廓，以減小晶片彎曲。
在一些實施例中，閘極線縫隙的尺寸和形狀可以相同。在一些其他實施例中，閘極線縫隙的尺寸和形狀可以不同地佈置以減小晶片彎曲。例如，一個閘極線縫隙的最大縫隙寬度在Y方向上可以不同於另一個閘極線縫隙的最大縫隙寬度。
閘極線縫隙360可以透過例如乾式蝕刻製程或乾式和濕式蝕刻製程的組合來形成。如圖22所示，閘極線縫隙360可以延伸穿過層堆疊體340，並在Z方向上到達或部分地穿透犧牲層330。因此，在閘極線縫隙360的底部，曝露犧牲層330的一部分。然後，可以在閘極線縫隙360的側壁和底部上沉積間隙壁層 (未示出)。間隙壁層被配置為保護堆疊層341和堆疊層342，並且可以包括例如氧化矽和氮化矽。
可以透過蝕刻去除縫隙360底部的間隙壁層的一部分，以曝露犧牲層330。然後蝕刻掉犧牲層330。犧牲層330的去除創建了空腔，並曝露覆蓋層320和形成在通道孔350中的阻擋層352的底部部分。接著，蝕刻掉阻擋層352、電荷捕獲層353和穿隧絕緣層354的一部分，進而曝露通道層355的底部部分。當功能層351的底部被蝕刻掉時或在附加的選擇性蝕刻製程中，覆蓋層320可以被去除，進而曝露摻雜區311的頂表面。
然後，可以用半導體材料(例如，多晶矽)填充空腔，以透過沉積製程(例如，化學氣相沉積(CVD)和/或物理氣相沉積(PVD)製程)形成半導體層331。在一些實施例中，半導體層331可以由n型摻雜劑摻雜以形成n阱區，並且沉積在摻雜區311和通道層355的曝露部分的表面上。半導體層331電性連接至摻雜區311和通道層355。
在形成半導體層331之後，可以透過蝕刻去除堆疊層342，並且用包括導電材料(例如，W)的導體層344替換堆疊層342。
各個導體層344被配置為沿著Y方向或在X-Y平面中電性連接NAND記憶體單元的一行或多行，並且被配置為3D陣列元件300的字元線。形成在通道孔350中的通道層355被配置為沿著Z方向電性連接NAND串，並且被配置為3D陣列元件300的位元線。3D陣列元件300包括NAND串的2D陣列。圍繞部分通道孔350的部分導體層344，可以用作NAND記憶體單元的控制閘極或閘極電極。
在一些實施例中，在形成導體層344之後，可以測量元件300的晶片彎曲，並且可以填充閘極線縫隙360，來減小晶片彎曲。在一些其他實施例中，可以使用可用資料和先前記錄來估計晶片彎曲，而無需對晶片彎曲進行直接測量。可以用於彎曲估計的資料可以包括所使用的材料、所執行的製程和除了彎曲檢測資料之外的測量結果。先前記錄可以包括先前獲得的測量記錄和彎曲減小解決方案。
閘極線縫隙360可以填充有介電材料364，例如氧化矽、氮化矽、另一種介電材料、或這些材料中的兩種或更多種的組合。在填充製程期間，可以形成氣隙361，如圖23A中所示。可以使用測量結果或估計結果來配置氣隙361的位置、尺寸、數量和形狀，以減小晶片彎曲。例如，氣隙361在Y方向上的最大寬度可以等於或大於可以使用測量結果或估計結果來計算的寬度值，以減小晶片彎曲。類似地，氣隙361在Z方向上的延伸也可以用於減小晶片彎曲。例如，氣隙361可以垂直延伸穿過層堆疊體340，其中氣隙361的底部靠近閘極線縫隙360的底部，並且氣隙361的頂部靠近閘極線縫隙360的頂部。在另一示例中，氣隙可以形成為垂直延伸穿過層堆疊體340的上部部分，例如圖23B中所示的氣隙362，或者氣隙可以形成為垂直延伸穿過層堆疊體340的下部部分，例如圖23C中所示的氣隙363。因此，氣隙可以在閘極線縫隙360的不同位置處配置為具有不同的形狀和跨度，以最小化晶片彎曲。在一些其他實施例中，可以在閘極線縫隙中形成多個氣隙以最小化晶片彎曲。
在一些實施例中，3D陣列元件300的氣隙可以具有相同或相似的位置、形狀和尺寸，以減小晶片彎曲。在一些實施例中，3D陣列元件300的氣隙可 以具有不同的位置、形狀和/或尺寸，以減小晶片彎曲。在一些實施例中，一些閘極線縫隙可以具有一個或多個氣隙，並且一些閘極線縫隙可以不具有氣隙或僅具有微小的氣隙。氣隙可以使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或這些製程中的兩種或更多種的組合來形成。對於3D陣列元件300的以下製造製程，將使用氣隙361作為示例。
在填充閘極線縫隙360之後，可以形成用於週邊接觸371、字元線接觸372和源極接觸3791的開口。然後用導電材料(例如，W、Co、Cu、Al或其組合)填充用於接觸371、接觸372和源極接觸3791的開口。在一些實施例中，在製造接觸371、接觸372和源極接觸3791時，在沉積另一導電材料之前，可以沉積導電材料(例如，氮化鈦)層作為接觸層。
接下來，可以在3D陣列元件300上沉積介電材料(例如，氧化矽或氮化矽)。介電層321變厚。可以分別形成用於接觸371、接觸372和位元線接觸的過孔373、過孔374和過孔375。還可以製作用於源極接觸3791的過孔。
然後，可以沉積介電材料(例如，氧化矽或氮化矽)以掩埋過孔(例如，過孔373-375)，並進一步使介電層321變厚。可以形成用作與週邊元件的互連的接觸376、接觸377、接觸378和接觸3792。如圖24所示，接觸376-接觸378分別電性連接到過孔373、過孔374、過孔375。接觸3792電性連接到源極接觸3791的過孔。接觸376-接觸378和接觸3792以及過孔可以包括導電材料，例如W、Co、Cu、Al或其組合。
圖25示意性地示出了根據本發明的實施例的截面圖中的週邊元件 380。週邊元件380可以包括半導體基底381(例如，單晶矽基底)。週邊電路(例如，控制電路)(未示出)可以製造在基底381上，並用於促進3D陣列元件300的操作步驟。介電層382、接觸383和接觸384以及過孔可以形成在基底381之上。接觸383和接觸384被配置用於與3D陣列元件300互連，並且可以包括導電材料(例如，W、Co、Cu、Al或其組合)。
圖26示意性地示出了根據本發明的實施例的截面圖中的示例性3D記憶體元件390。3D記憶體元件390可以包括圖24所示的3D陣列元件300和圖25所示的週邊元件380。3D陣列元件300和週邊元件380可以透過倒裝晶片鍵合方法鍵合。在一些實施例中，3D陣列元件300可以上下翻轉，並且然後放置在週邊元件380上方。在進行對準步驟(例如，接觸376和接觸378分別與接觸383和接觸384對準)之後，3D陣列元件300和週邊元件380可以被接合並鍵合。在一些實施例中，焊料或導電黏合劑可以用於將接觸376與接觸383鍵合，以及將接觸378與接觸384鍵合。這樣，接觸376分別電性連接到接觸383，並且接觸378分別電性連接到接觸384。在實施倒裝晶片鍵合製程之後，3D陣列元件300與週邊元件380電性連接。
然後，可以透過減薄製程來減薄3D陣列元件300的基底310。介電層312可以沉積在摻雜區311之上。可以形成用作TSC的過孔391，其穿透介電層312和摻雜區311，並分別電性連接週邊接觸371。襯墊層392和襯墊層393可以分別形成在過孔391之上，並且分別與過孔391接觸。可以使用例如W、Co、Cu、Al或其組合的導電材料來沉積過孔391以及襯墊層392和襯墊層393。可以執行化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、化學鍍或其組合。
在介電層312與襯墊層392、襯墊層393之上，可以透過例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、或其組合的製程沉積介電層313。介電層313可以用作鈍化層，其可以包括介電材料，例如氧化矽、氮化矽、氮氧化矽、TEOS或其組合。隨後，可以執行蝕刻製程(例如，乾式或濕式蝕刻製程)以去除介電層313的一些部分，進而曝露襯墊層392和襯墊層393。
圖27-32示意性地示出了根據本發明的實施例的示例性3D陣列元件400的製造製程。如圖27所示，3D陣列元件400包括基底410。基底410可以包括單晶矽層。在一些其他實施例中，基底410可以包括另一種半導體材料，例如Ge、SiGe、SiC、SOI、GOI、多晶矽、GaAs或InP。在以下描述中，作為示例，基底410包括未摻雜或輕摻雜的單晶矽層。在一些實施例中，基底410的頂部部分可以經由離子注入和/或擴散由p型摻雜劑摻雜，以形成摻雜區411。
在摻雜區411之上，可以沉積犧牲層420和層堆疊體440。層堆疊體440包括多對堆疊層441和堆疊層442，即，堆疊層441和堆疊層442交替地堆疊。在一些實施例中，堆疊層441和堆疊層442可以分別包括第一介電材料和與第一介電材料不同的第二介電材料。犧牲層420和堆疊層442可以具有相同的材料。犧牲層420以及堆疊層441與堆疊層442可以經由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其組合沉積。在以下討論中，用於堆疊層441和堆疊層442的示例性材料分別是氧化矽和氮化矽。堆疊層441可以用作隔離堆疊層，並且堆疊層442可以用作犧牲堆疊層。
在沉積層堆疊體440之後，可以執行階梯形成製程以將層堆疊體440 修整成階梯結構，如圖28所示。此後，階梯結構可以由形成介電層421的介電材料(例如，氧化矽)覆蓋。
圖29和圖30示意性地示出了根據本發明的實施例的一些製程之後的3D陣列元件400的俯視圖和截面圖。通道孔450形成在層堆疊體440中。圖29和圖30中所示的通道孔450的數量、尺寸和佈置是示例性的，並且用於描述3D陣列元件400的結構和製造方法。通道孔450被配置為在Z方向上延伸，並在X-Y平面中形成預定圖案的陣列。圖30所示的截面圖是沿圖29的線DD’截取的。
通道孔450可以具有圓柱形狀或柱形狀，其延伸穿過層堆疊體440和犧牲層420，並且沿著近似垂直於基底410的方向，部分地穿透摻雜區411。在形成通道孔450之後，在通道孔的底部曝露摻雜區411。在一些實施例中，可以執行磊晶生長製程，以從摻雜區411生長磊晶層457。磊晶層457可以從摻雜區411延伸到層堆疊體440與犧牲層420之間的區域。在一些實施例中，磊晶層457可以是電性連接摻雜區411的單晶矽層。
此後，功能層451可以沉積在通道孔450的側壁和磊晶層457的頂表面上。功能層451可以包括在通道層450的側壁和磊晶層457的頂表面上的阻擋層452、在阻擋層452的表面上的電荷捕獲層453、以及在電荷捕獲層453的表面上的穿隧絕緣層454。
在一些實施例中，功能層451可以包括ONO結構，其在下面的描述中使用。如圖30所示，可以沉積氧化矽層作為阻擋層452。氮化矽層可以沉積在阻擋層452上作為電荷捕獲層453。另一氧化矽層可以沉積在電荷捕獲層453上作為 穿隧絕緣層454。
可以透過蝕刻(例如，選擇性乾式蝕刻製程)去除磊晶層457頂部上的功能層的一部分，以曝露磊晶層457的一部分。然後，可以沉積多晶矽層作為通道層455。通道層455可以沉積在穿隧絕緣層454和磊晶層457的曝露部分上。這樣，通道層455電性連接磊晶層457並且延伸穿過層堆疊體440。在形成通道層455之後，可以用氧化物材料456填充通道孔450。
由於層堆疊體440和通道孔450的形成影響晶片彎曲，因此可以直接測量或使用可用資料和先前記錄來估計3D陣列元件400的晶片彎曲。在一些實施例中，可以基於測量結果或估計結果來確定閘極線縫隙460的數量、位置、尺寸和/或輪廓，以減小晶片彎曲。
例如，閘極線縫隙460的尺寸和形狀可以相同。在另一示例中，閘極線縫隙460的尺寸和形狀可以佈置為不同，以減小晶片彎曲。在又一示例中，一個縫隙的最大縫隙寬度在Y方向上可以不同於另一縫隙的最大縫隙寬度。
閘極線縫隙460可以透過例如乾式蝕刻製程或乾式和濕式蝕刻製程的組合來形成。如圖30所示，閘極線縫隙460可以延伸穿過層堆疊體440和犧牲層420，並在Z方向或沿著近似垂直於基底410的方向到達或部分地穿透摻雜區411。因此，在閘極線縫隙460的底部，摻雜區411被曝露。在一些實施例中，閘極線縫隙460的底部周圍的區域可以摻雜有n型摻雜劑以形成n阱區(未示出)。
之後，可以執行選擇性蝕刻(例如，選擇性濕式蝕刻)，以蝕刻掉堆 疊層442，並且用包括導電材料(例如，W)的導體層444替換堆疊層442。當替換堆疊層442時，犧牲層420也被蝕刻掉並且被選擇閘極422替換。導體層444和選擇閘極422可以具有相同的材料。在一些實施例中，可以在去除堆疊層442和犧牲層420的選擇性蝕刻製程之後，執行氧化製程(例如，乾式和/或濕式氧化製程)。犧牲層420的去除曝露了磊晶層457的側面部分，磊晶層457的側面部分可以被氧化以在氧化製程中形成絕緣區458。
在一些實施例中，選擇閘極422可以用作源極選擇閘極。各個導體層444被配置為沿著Y方向或在X-Y平面中電性連接NAND記憶體單元的一行或多行，並且被配置作為3D陣列元件400的字元線。形成在通道孔450中的通道層455被配置為沿著Z方向電性連接NAND串，並被配置作為3D陣列元件400的位元線。3D陣列元件400包括NAND串的2D陣列。導體層444的圍繞通道孔450的一部分可以用作NAND記憶體單元的控制閘極或閘極電極。
在一些實施例中，在形成導體層444之後，可以直接測量3D陣列元件400的晶片彎曲，並且可以使用閘極線縫隙460的填充來減小晶片彎曲。在一些其他實施例中，可以使用可用資料和先前記錄來估計晶片彎曲，而無需對晶片彎曲進行直接測量。可以用於彎曲估計的資料可以包括所使用的材料、所實施的製程和除了彎曲檢測資料之外的測量資料。先前記錄可以包括先前獲得的測量記錄和彎曲減小解決方案。
然後，可以執行沉積製程，以沉積介電材料466(例如，氧化矽或氮化矽)，以在閘極線縫隙460的側壁和底部上形成隔離層。可以透過選擇性乾式蝕刻製程蝕刻掉閘極線縫隙460的底表面上的隔離層，以曝露摻雜區411。然後， 可以用導電材料填充閘極線縫隙460以形成電性連接摻雜區411的源極接觸。在一些實施例中，可以首先沉積導電材料(例如，氮化鈦)。接下來，可以沉積另一導電材料461(例如，多晶矽)以用於填充製程。然後，閘極線縫隙460可以由插塞462密封，該插塞可以包括例如鎢的導電材料，沉積可以由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或這些製程中的兩種或更多種的組合來執行。
在填充製程期間，可以形成氣隙463，如圖31A中所示。氣隙463由導電材料461圍繞或包圍。可以基於測量結果或估計結果來確定氣隙463的位置、尺寸、數量和形狀，以減小晶片彎曲。例如，氣隙463在Y方向上的最大寬度可以被配置為等於或大於可以使用測量結果或估計結果計算的值。類似地，氣隙463在Z方向上的延伸範圍也可以透過計算獲得。例如，氣隙463可以延伸穿過層堆疊體440，其中氣隙463的底部靠近閘極線縫隙460的底部，並且氣隙463的頂部靠近閘極線縫隙460的頂部。在另一示例中，氣隙可以形成為延伸穿過層堆疊體440的上部部分，例如圖31B中所示的氣隙464，或者氣隙可以形成為延伸穿過層堆疊體440的下部部分，例如圖31C中所示的氣隙465。因此，氣隙可以被配置為在閘極線縫隙460的不同位置處具有不同的形狀，以最小化晶片彎曲。
在一些實施例中，3D陣列元件400的氣隙可以具有相同或相似的位置、形狀和尺寸，以減小晶片彎曲。在一些實施例中，3D陣列元件400的氣隙可以具有不同的位置、形狀和/或尺寸，以減小晶片彎曲。在一些實施例中，一些閘極線縫隙可以具有一個或多個氣隙，並且一些閘極線縫隙可以不具有氣隙或僅具有微小的氣隙。氣隙可以使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其組合形成。對於元件400的以下製造製程，將使用氣隙 463作為示例。
在用導電材料461和插塞462填充閘極線縫隙460之後，可以形成用於接觸471以及字元線接觸472和字元線接觸4791的開口。然後用例如W、Co、Cu、Al或其組合的導電材料填充用於接觸471、字元線接觸472和字元線接觸4791的開口。在一些實施例中，在製造接觸471、字元線接觸472和字元線接觸4791時，在沉積另一導電材料之前，可以沉積導電材料(例如，氮化鈦)層作為接觸層。接觸471與摻雜區411電性連接。字元線接觸472和字元線接觸4791分別與導體層444和選擇閘極422電性連接。
接下來，可以在3D陣列元件400上沉積介電材料(例如，氧化矽或氮化矽)，這使得介電層421更厚。可以分別形成用於接觸471、字元線接觸472和位元線接觸的過孔473、過孔474和過孔475。也可以製作用於接觸4791和源極接觸的過孔4792和過孔4793。
然後，可以沉積介電材料(例如，氧化矽或氮化矽)以掩埋過孔473-過孔475和過孔4792-過孔4793，並且進一步使介電層421更厚。可以形成用作與週邊元件的互連的接觸476、接觸477、接觸478、接觸4794和接觸4795。如圖32所示，接觸476-接觸478分別電性連接到過孔473-過孔475。接觸4794和接觸4795分別電性連接到過孔4792和過孔4793。接觸476-接觸478和接觸4794-接觸4795以及過孔可以包括導電材料，例如W、Co、Cu、Al或其組合。
圖33示意性地示出了根據本發明的實施例的截面圖中的週邊元件480。週邊元件480可以包括半導體基底481(例如，單晶矽基底)。電晶體(例 如MOSFET)和週邊電路(例如，控制電路)(未示出)可以製造在基底481上並用於促進3D陣列元件400的操作步驟。介電層482、接觸483、接觸484和接觸485以及多個過孔可以形成在基底481之上。接觸483-接觸485被配置為用於與3D陣列元件400互連，並且可以包括導電材料(例如，W、Co、Cu、Al或其組合)。
圖34示意性地示出了根據本發明的實施例的截面圖中的示例性3D記憶體元件490。3D記憶體元件490可以包括圖32所示的3D陣列元件400和圖33所示的週邊元件480。3D陣列元件400和週邊元件480可以透過倒裝晶片鍵合方法鍵合。在一些實施例中，3D陣列元件400可以上下翻轉，並放置在週邊元件480上方。在進行對準步驟(例如，可以將接觸476、接觸478和接觸4795分別與接觸483、接觸484和接觸485對準)之後，3D陣列元件400和週邊元件480可以被接合並鍵合。在一些實施例中，焊料或導電黏合劑可以用於分別將接觸476與接觸483鍵合、將接觸478與接觸484鍵合以及將接觸4795與接觸485鍵合。這樣，來自兩個元件的接觸分別電互連。在實施倒裝晶片鍵合製程之後，3D陣列元件400和週邊元件480電連通。
在鍵合3D陣列元件400和週邊元件480之後，可以透過減薄製程(例如，晶片研磨、乾式蝕刻、濕式蝕刻、化學機械拋光(CMP)或其組合)來減薄3D陣列元件400的基底410。然後，可以在摻雜區411之上沉積介電層412和介電層413。可以執行化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其組合。介電層413可以用作鈍化層。介電層412和413可以分別包括介電材料，例如氧化矽、氮化矽、氮氧化矽、TEOS或其組合。
根據本發明內容的一個方面，公開了一種立體(3D)記憶體元件， 包括一基底，所述基底包括一摻雜區，一層堆疊體，所述層堆疊體形成在所述基底之上，多個記憶體單元，所述多個記憶體單元穿過所述層堆疊體形成在所述基底之上，一半導體層，所述半導體層形成在所述摻雜區和延伸穿過所述層堆疊體的一通道層的一側面部分上，一接觸結構，所述接觸結構電性連接所述摻雜區，多個閘極線縫隙結構，所述多個閘極線縫隙結構穿過所述層堆疊體形成，以將所述多個記憶體單元分成多個塊，以及一介電材料，所述介電材料填充在所述多個閘極線縫隙結構中的每一個中，一個或多個氣隙，透過所述介電材料形成在所述多個閘極線縫隙結構中的一個或多個閘極線縫隙結構中。
在本發明的其中一些實施例中，所述一個或多個氣隙中的任一氣隙，沿著近似垂直於所述基底的方向延伸，並且所述氣隙具有等於或大於一預定值的一最大寬度。
在本發明的其中一些實施例中，形成在所述一個或多個閘極線縫隙結構中的所述一個或多個氣隙具有不同的形狀。
在本發明的其中一些實施例中，形成在所述一個或多個閘極線縫隙結構之內的所述一個或多個氣隙，其中各所述一個或多個氣隙形成在不同位置處。
在本發明的其中一些實施例中，還包括一功能層，所述功能層延伸穿過所述層堆疊體並且形成在所述通道層與所述層堆疊體之間，所述功能層包括一阻擋層、一電荷捕獲層和/或一穿隧絕緣層。
在本發明的其中一些實施例中，所述層堆疊體包括一階梯結構。
在本發明的其中一些實施例中，所述層堆疊體包括交替堆疊的多個導體層和多個介電層。
在本發明的其中一些實施例中，所述半導體層包括一單層磊晶層，或彼此鄰接且分別形成在所述通道層的所述側面部分和所述摻雜區上的多個磊晶層。
根據本發明內容的一個方面，公開了一種用於製造立體(3D)記憶體元件的方法，包括在一基底的一摻雜區之上形成一層堆疊體，在所述摻雜區之上穿過所述層堆疊體形成多個記憶體單元，在所述摻雜區、和延伸穿過所述層堆疊體的一通道層的一側面部分上形成一半導體層，形成電性連接所述摻雜區的一接觸結構，穿過所述層堆疊體形成多個閘極線縫隙結構，以將所述多個記憶體單元分成多個塊，以及用一介電材料填充所述多個閘極線縫隙結構中的每一個，一個或多個氣隙，透過所述介電材料形成在所述多個閘極線縫隙結構中的一個或多個閘極線縫隙結構中。
在本發明的其中一些實施例中，所述一個或多個氣隙中的各所述氣隙，沿著近似垂直於所述基底的一方向延伸，並且所述氣隙具有等於或大於一預定值的一最大寬度。
在本發明的其中一些實施例中，形成在所述一個或多個閘極線縫隙結構中的所述一個或多個氣隙，具有不同的形狀。
在本發明的其中一些實施例中，所述一個或多個氣隙在所述一個或多個閘極線縫隙結構之間，形成在不同位置處。
在本發明的其中一些實施例中，還包括形成一功能層，所述功能層延伸穿過所述層堆疊體，所述功能層包括一阻擋層、一電荷捕獲層和/或一穿隧絕緣層；以及形成所述通道層，所述功能層位於所述通道層與所述層堆疊體之間。
在本發明的其中一些實施例中，所述層堆疊體包括交替堆疊的多個導體層和多個介電層。
在本發明的其中一些實施例中，所述半導體層包括一單層磊晶層，或彼此鄰接且分別形成在所述通道層的所述側面部分和所述摻雜區上的多個磊晶層。
根據本發明內容的一個方面，公開了一種用於製造立體(3D)記憶體元件的方法，包括在一第一基底之上形成一層堆疊體，所述層堆疊體包括交替堆疊的多個第一堆疊層和多個第二堆疊層，其中，所述多個第一堆疊層包括一第一介電材料，並且所述多個第二堆疊層包括一第二介電材料，修整所述層堆疊體以形成一階梯結構，形成一通道層，所述通道層沿著近似垂直於所述第一基底的一方向，延伸穿過所述層堆疊體，形成一閘極線縫隙結構，所述閘極線縫隙結構沿著近似垂直於所述第一基底的所述方向，延伸穿過所述層堆疊體，以及用一填充材料填充所述閘極線縫隙結構，以在所述閘極線縫隙結構中 形成一氣隙，所述氣隙的一最大寬度等於或大於使用一測量結果或一估計結果所獲得的值。
在本發明的其中一些實施例中，還包括執行一鍵合製程以固定一週邊元件，所述週邊元件包括形成在一第二基底上的多個電晶體。
在本發明的其中一些實施例中，所述層堆疊體和所述多個電晶體在所述第一基底與所述第二基底之間。
在本發明的其中一些實施例中，還包括：形成延伸穿過所述層堆疊體的一通道孔，在所述通道孔的一側壁上形成一功能層，所述功能層包括一阻擋層、一電荷捕獲層和/或一穿隧絕緣層，以及用一介電材料填充所述通道孔，其中，所述通道層鄰接所述功能層。
在本發明的其中一些實施例中，還包括：在形成所述層堆疊體之前，在所述第一基底之上沉積一犧牲層，透過蝕刻去除所述犧牲層，以及在所述第一基底和靠近所述第一基底的所述通道層的一側面部分上沉積一半導體層。
透過使用所公開的記憶體結構和方法，可以在製造製程期間直接測量或估計晶片彎曲。可以基於測量結果或估計結果來配置氣隙，以減小晶片彎曲。因此，在製造製程期間可以最小化晶片彎曲。可以改善3D記憶體製程並且可以提高成品率。
雖然本發明的原理和實施方式是透過說明書中的具體實施例來描述 的，但是實施例的上述描述僅旨在幫助理解本發明。此外，上述不同實施例的特徵可以組合以形成附加的實施例。本領域普通技術人員可以根據本發明的思想對具體實施方式和應用範圍進行修改。因此，說明書的內容不應被解釋為對本發明的限制。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
111:摻雜區
112:介電層
116:介電層
121:介電層
131:半導體層
140:層堆疊體
141:堆疊層
144:導體層
161:氣隙
171:週邊接觸
172:字元線接觸
173:過孔
174:過孔
175:過孔
176:接觸
177:接觸
178:接觸
181:基底
182:介電層
183:接觸
184:接觸
190:3D記憶體元件
191:過孔
192:過孔
193:金屬層
194:金屬層

Claims (21)

  1. 一種立體(3D)記憶體元件，包括：一基底，所述基底包括一摻雜區；一層堆疊體，所述層堆疊體形成在所述基底之上；多個記憶體單元，所述多個記憶體單元穿過所述層堆疊體形成在所述基底之上；一半導體層，所述半導體層形成在所述摻雜區和延伸穿過所述層堆疊體的一通道層的一側面部分上；一接觸結構，所述接觸結構電性連接所述摻雜區；多個閘極線縫隙結構，所述多個閘極線縫隙結構穿過所述層堆疊體形成，以將所述多個記憶體單元分成多個塊；以及一介電材料，所述介電材料填充在所述多個閘極線縫隙結構中的每一個中，其中：多個氣隙，透過所述介電材料形成在所述多個閘極線縫隙結構中的多個閘極線縫隙結構中，其中配置在不同的所述閘極線縫隙中的不同所述氣隙，具有不同的形狀，且各氣隙位於不同的位置。
  2. 根據請求項1所述的立體記憶體元件，其中：所述多個氣隙中的任一氣隙，沿著近似垂直於所述基底的方向延伸，並且所述氣隙具有等於或大於一預定值的一最大寬度。
  3. 根據請求項1所述的立體記憶體元件，更包含：其中所述半導體層位於所述接觸結構與所述多個氣隙之間，且所述接觸結構深入一部份所述基底的所述摻雜區中。
  4. 根據請求項1所述的立體記憶體元件，其中：形成在所述多個閘極線縫隙結構之內的所述多個氣隙，其中各所述多個氣隙形成在不同位置處。
  5. 根據請求項1所述的立體記憶體元件，還包括：一功能層，所述功能層延伸穿過所述層堆疊體並且形成在所述通道層與所述層堆疊體之間，所述功能層包括一阻擋層、一電荷捕獲層和/或一穿隧絕緣層。
  6. 根據請求項1所述的立體記憶體元件，其中：所述層堆疊體包括一階梯結構。
  7. 根據請求項1所述的立體記憶體元件，其中：所述層堆疊體包括交替堆疊的多個導體層和多個介電層。
  8. 根據請求項1所述的立體記憶體元件，其中：所述半導體層包括一單層磊晶層，或彼此鄰接且分別形成在所述通道層的所述側面部分和所述摻雜區上的多個磊晶層。
  9. 一種用於製造立體(3D)記憶體元件的方法，包括：在一基底的一摻雜區之上形成一層堆疊體；在所述摻雜區之上穿過所述層堆疊體形成多個記憶體單元；在所述摻雜區、和延伸穿過所述層堆疊體的一通道層的一側面部分上形成一半導體層； 形成電性連接所述摻雜區的一接觸結構；穿過所述層堆疊體形成多個閘極線縫隙結構，以將所述多個記憶體單元分成多個塊；以及用一介電材料填充所述多個閘極線縫隙結構中的每一個，其中：多個氣隙，透過所述介電材料形成在所述多個閘極線縫隙結構中的多個閘極線縫隙結構中，其中配置在不同的所述閘極線縫隙中的不同所述氣隙，具有不同的形狀且各氣隙位於不同的位置。
  10. 根據請求項9所述的方法，其中：所述一個或多個氣隙中的各所述氣隙，沿著近似垂直於所述基底的一方向延伸，並且所述氣隙具有等於或大於一預定值的一最大寬度。
  11. 根據請求項9所述的方法，其中所述半導體層位於所述接觸結構與所述多個氣隙之間，且所述接觸結構深入一部份所述基底的所述摻雜區中。
  12. 根據請求項9所述的方法，其中形成所述半導體層的方法包含：形成一犧牲層於所述摻雜區上，其中所述犧牲層位於所述層堆疊體與所述摻雜區之間；進行一蝕刻步驟，移除所述犧牲層，並產生一空腔；以及填入一半導體材料層於該空腔內，並且形成所述半導體層。
  13. 根據請求項9所述的方法，還包括： 形成一功能層，所述功能層延伸穿過所述層堆疊體，所述功能層包括一阻擋層、一電荷捕獲層和/或一穿隧絕緣層；以及形成所述通道層，所述功能層位於所述通道層與所述層堆疊體之間。
  14. 根據請求項9所述的方法，其中：所述層堆疊體包括交替堆疊的多個導體層和多個介電層。
  15. 根據請求項9所述的方法，其中：所述半導體層包括一單層磊晶層，或彼此鄰接且分別形成在所述通道層的所述側面部分和所述摻雜區上的多個磊晶層。
  16. 一種用於製造立體(3D)記憶體元件的方法，包括：在一第一基底之上形成一層堆疊體，所述層堆疊體包括交替堆疊的多個第一堆疊層和多個第二堆疊層，其中，所述多個第一堆疊層包括一第一介電材料，並且所述多個第二堆疊層包括一第二介電材料；修整所述層堆疊體以形成一階梯結構；形成一通道層，所述通道層沿著近似垂直於所述第一基底的一方向，延伸穿過所述層堆疊體；形成多個閘極線縫隙結構，所述多個閘極線縫隙結構沿著近似垂直於所述第一基底的所述方向，延伸穿過所述層堆疊體；以及用一填充材料填充所述多個閘極線縫隙結構，以在所述閘極線縫隙結構中形成多個氣隙，其中配置在不同的所述閘極線縫隙中的不同所述氣隙，具有不同的形狀且，各氣隙位於不同的位置，其中：所述各氣隙的一最大寬度等於或大於使用一測量結果或一估計結果所獲得 的值。
  17. 根據請求項16所述的方法，還包括：執行一鍵合製程以固定一週邊元件，所述週邊元件包括形成在一第二基底上的多個電晶體。
  18. 根據請求項17所述的方法，其中：所述層堆疊體和所述多個電晶體在所述第一基底與所述第二基底之間。
  19. 根據請求項16所述的方法，還包括：形成延伸穿過所述層堆疊體的一通道孔；在所述通道孔的一側壁上形成一功能層，所述功能層包括一阻擋層、一電荷捕獲層和/或一穿隧絕緣層；以及用一介電材料填充所述通道孔，其中，所述通道層鄰接所述功能層。
  20. 根據請求項16所述的方法，還包括：在形成所述層堆疊體之前，在所述第一基底之上沉積一犧牲層；透過蝕刻去除所述犧牲層；以及在所述第一基底和靠近所述第一基底的所述通道層的一側面部分上沉積一半導體層。
  21. 根據請求項20所述的方法，更包含：形成至少一接觸結構，其中所述半導體層位於所述接觸結構與所述多個氣 隙之間，且所述接觸結構深入一部份所述第一基底的一摻雜區中。
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