KR20230014735A - 3차원 메모리 디바이스의 접촉 패드 및 그 제조 방법 - Google Patents

3차원 메모리 디바이스의 접촉 패드 및 그 제조 방법 Download PDF

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KR20230014735A
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허 천
량 샤오
융칭 왕
수 우
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

3차원(3D) NAND 메모리 디바이스 및 방법이 제공된다. 한 양태에서, 제조 방법은 제1 어레이 디바이스 및 제2 어레이 디바이스를 갖는 스택형 디바이스를 준비하는 단계, 제2 어레이 디바이스의 이면측에 개구를 형성하는 단계, 및 그 개구에 하나 이상의 접촉 패드를 형성하는 단계를 포함한다. 제1 어레이 디바이스는 제1 어레이 디바이스의 표면측에 있는 제1 전방 패드 및 제1 어레이 디바이스의 이면측에 있는 제1 후방 패드를 포함한다. 제2 어레이 디바이스는, 제2 어레이 디바이스의 표면측에 있고 제1 후방 패드에 본딩되는 제2 전방 패드를 포함한다. 하나 이상의 접촉 패드는 제1 어레이 디바이스에 대한 제2 전방 패드에 근접한 레벨에 배치된다.

Description

3차원 메모리 디바이스의 접촉 패드 및 그 제조 방법
본 출원은 반도체 기술 분야에 관한 것으로, 특히 3차원(3D) 메모리 디바이스 및 그 제조 방법에 관한 것이다.
Not-AND(NAND) 메모리는 저장된 데이터를 유지하기 위해 전력을 필요로 하지 않는 비휘발성 유형의 메모리이다. 소비자 전자 장치, 클라우드 컴퓨팅 및 빅 데이터에 대한 수요가 증가함에 따라, 더 큰 용량과 더 나은 성능을 갖는 NAND 메모리가 지속적으로 필요하게 되었다. 종래의 2차원(2D) NAND 메모리가 그의 물리적 한계에 접근함에 따라, 이제 3차원(3D) NAND 메모리가 중요한 역할을 하고 있다. 3D NAND 메모리는 단일 다이에서 복수의 스택 층을 사용하여, 더 높은 밀도, 더 높은 용량, 더 빠른 성능, 더 낮은 전력 소비 및 더 나은 비용 효율성을 달성한다.
3D NAND 메모리 디바이스는 함께 적층되는(stacked) 주변 디바이스, 제1 어레이 디바이스 및 제2 어레이 디바이스를 포함할 수 있다. 예를 들어, 주변 디바이스는 스택의 바닥에 배치될 수 있고 제2 어레이 디바이스는 정상부에 배치될 수 있다. 본딩 와이어가 본딩되는 접촉 패드는 제2 어레이 디바이스 상에 형성될 수 있다. 접촉 패드를 주변 디바이스에 연결하기 위해 제1 및 제2 어레이 디바이스에 접촉부가 형성될 수 있다. 그러나, 제1 및 제2 어레이 디바이스에 있는 접촉부는, 3D NAND 메모리 디바이스의 고속 작동에 영향을 줄 수 있는 기생 캐패시턴스를 유발할 수 있다. 추가적으로, 제1 및 제2 어레이 디바이스는 종종 결정학적 결함을 수리하기 위해 수소를 필요로 하는 다결정질 실리콘(폴리실리콘) 층을 포함한다. 제2 어레이 디바이스의 폴리실리콘 층은 스택의 정상부에 가깝고, 결함 수리를 위한 충분한 수소를 받을 수 있다. 그러나, 제2 어레이 구조 아래에 배치되는 제1 어레이 디바이스의 폴리실리콘 층은 결함 수리를 위한 충분한 수소를 받지 못할 수 있다. 개시된 디바이스 및 방법은 위에서 언급된 하나 이상의 문제 및 다른 문제를 해결하기 위한 것이다.
본 개시의 한 양태에서, 3D 메모리 디바이스를 위한 제조 방법은 제1 어레이 디바이스 및 제2 어레이 디바이스를 갖는 스택형 디바이스를 준비하는 단계, 제2 어레이 디바이스의 이면측에 개구를 형성하는 단계, 및 개구에 배치되는 하나 이상의 접촉 패드를 형성하는 단계를 포함한다. 제1 어레이 디바이스는 제1 어레이 디바이스의 표면측에 있는 제1 전방 패드, 제1 어레이 디바이스의 이면측에 있는 제1 후방 패드, 및 제1 전방 패드의 일부분에 연결되는 인터커넥트 접촉부를 포함한다, 제2 어레이 디바이스는, 제2 어레이 디바이스의 표면측에 있고 제1 후방 패드에 본딩되는 제2 전방 패드를 포함한다. 하나 이상의 접촉 패드는 제1 어레이 디바이스에 대한 제2 전방 패드에 근접한 레벨에서 인터커넥트 접촉부 중의 하나 이상 위에 배치되고 또한 그에 연결된다.
본 개시의 다른 양태에서, 3D 메모리 디바이스는 제1 어레이 디바이스 및 제2 어레이 디바이스를 갖는 스택형 디바이스, 제2 어레이 디바이스의 이면측에 있는 개구, 및 개구의 바닥에 있는 하나 이상의 접촉 패드를 포함한다. 제1 어레이 디바이스는 제1 어레이 디바이스의 표면측에 있는 제1 전방 패드, 제1 어레이 디바이스의 이면측에 있는 제1 후방 패드, 및 제1 전방 패드의 일부분에 연결되는 인터커넥트 접촉부를 포함한다. 제2 어레이 디바이스는, 제2 어레이 디바이스의 표면측에 있고 제1 후방 패드에 본딩되는 제2 전방 패드를 포함한다. 하나 이상의 접촉 패드는 제1 어레이 디바이스에 대한 제2 전방 패드에 근접한 레벨에서 인터커넥트 접촉부 중의 하나 이상 위에 배치되고 또한 그에 연결된다.
본 개시의 다른 양태에서, 3D 메모리 디바이스는 제1 어레이 디바이스 및 제2 어레이 디바이스를 갖는 스택형 디바이스 및 하나 이상의 접촉 패드를 포함한다. 제1 어레이 디바이스는 제1 어레이 디바이스의 표면측에 있는 제1 전방 패드, 제1 어레이 디바이스의 이면측에 있는 제1 후방 패드, 및 제1 전방 패드의 일부분에 연결되는 인터커넥트 접촉부를 포함한다. 제2 어레이 디바이스는, 제2 어레이 디바이스의 표면측에 있고 제1 후방 패드에 본딩되는 제2 전방 패드를 포함한다. 하나 이상의 접촉 패드는 제1 어레이 디바이스에 대한 제2 전방 패드에 근접한 레벨에서 구성되고 인터커넥트 접촉부 중의 하나 이상 위에 배치되고 또한 그에 연결된다.
본 개시의 다른 양태는 본 개시의 설명, 청구범위 및 도면에 비추어 당업자에 의해 이해될 수 있다.
도 1 및 2는 본 개시의 다양한 양태에 따른 제조 공정 동안의 특정 단계에서 예시적인 3차원(3D) 어레이 디바이스의 단면도를 도시한다.
도 3 및 4는 본 개시의 다양한 양태에 따라 채널 구멍이 형성된 후에 도 2에 나타나 있는 3D 어레이 디바이스의 평면도 및 단면도를 도시한다.
도 5 및 6은 본 개시의 다양한 양태에 따라 게이트 라인 슬릿이 형성된 후에 도 3 및 도 4에 나타나 있는 3D 어레이 디바이스의 평면도 및 단면도를 도시한다.
도 7, 8 및 9는 본 개시의 다양한 양태에 따른 제조 공정의 특정 단계에서 도 5 및 6에 나타나 있는 3D 어레이 디바이스의 단면도를 도시한다.
도 10 및 도 11은 본 개시의 다양한 양태에 따른 제조 공정에서의 특정 단계에서 도 9에 나타나 있는 3D 어레이 디바이스의 단면도를 도시한다.
도 12 및 13은 본 개시의 다양한 양태에 따른 제조 공정의 특정 단계에서 다른 예시적인 3D 어레이 디바이스의 단면도를 도시한다.
도 14는 본 개시의 다양한 양태에 따른 예시적인 주변 디바이스의 단면도를 도시한다.
도 15는 본 개시의 다양한 양태에 따른, 도 11에 나타나 있는 3D 어레이 디바이스가 도 14에 나타나 있는 주변 디바이스와 본딩된 후에 예시적인 3D 메모리 구조의 단면도를 도시한다.
도 16은 본 개시의 다양한 양태에 따른 특정 단계에서 도 15에 나타나 있는 3D 메모리 구조의 단면도를 도시한다.
도 17은 본 개시의 다양한 양태에 따른, 도 16에 나타나 있는 3D 메모리 구조가 도 13에 나타나 있는 3D 어레이 디바이스와 본딩된 후의 예시적인 3D 메모리 디바이스의 단면도를 도시한다.
도 18 및 19는 본 개시의 다양한 양태에 따른 특정 단계에서 도 17에 나타나 있는 3D 메모리 디바이스의 단면도를 도시한다.
도 20은 본 개시의 다양한 양태에 따른 3D 메모리 디바이스의 제조의 개략적인 흐름도를 도시한다.
도 21 및 22는 본 개시의 다양한 양태에 따른 제조 공정 동안의 특정 단계에서 예시적인 3D 어레이 디바이스의 단면도를 도시한다.
도 23 및 24는 본 개시의 다양한 양태에 따른 제조 공정의 특정 단계에서 도 22에 나타나 있는 3D 어레이 디바이스의 단면도를 도시한다.
도 25는 본 개시의 다양한 양태에 따른 제조 공정의 특정 단계에서 다른 예시적인 3D 어레이 디바이스의 단면도를 도시한다.
도 26은 본 개시의 다양한 양태에 따른 예시적인 주변 디바이스의 단면도를 도시한다.
도 27은 본 개시의 다양한 양태에 따라 도 24에 나타나 있는 3D 어레이 디바이스가 도 26에 나타나 있는 주변 디바이스와 본딩된 후의 3D 메모리 구조의 단면도를 도시한다.
도 28은 본 개시의 다양한 실시예에 따라 도 27에 나타나 있는 3D 메모리 구조가 도 257에 나타나 3D 어레이 디바이스와 본딩된 후의 예시적인 3D 메모리 디바이스의 단면도를 도시한다.
이하에서 첨부 도면을 참조하여 본 개시의 다양한 양태에 따른 기술적 해결 방안을 설명한다. 가능한 경우, 동일하거나 유사한 부분을 나타내기 위해 도면 전체에 걸쳐 동일한 참조 번호가 사용될 것이다. 분명히, 설명되는 양태는 본 개시의 양태들의 전부가 아닌 일부에 불과하다. 다양한 양태의 특징은 교환 및/또는 조합될 수 있다.
도 1 내지 도 11은 본 개시의 양태에 따른 예시적인 3D 어레이 디바이스(100)의 제조 공정을 개략적으로 나타낸다. 3D 어레이 디바이스(100)는 메모리 디바이스의 일부분이며 3D 메모리 구조라고도 할 수 있다. 도 중에서 평면도는 X-Y 평면에 있고, 단면도는 Y-Z 평면에 있다.
도 1의 단면도에 나타나 있는 바와 같이, 3D 어레이 디바이스(100)는 기판(110)을 포함한다. 일부 양태에서, 기판(110)은 단결정질 실리콘 층을 포함할 수 있다. 기판(110)은 또한 게르마늄(Ge), 실리콘-게르마늄(SiGe), 실리콘 카바이드(SiC), 실리콘-온-인슐레이터(SOI; silicon-on-insulator), 게르마늄-온-인슐레이터(GOI; germanium-on-insulator), 폴리실리콘 또는 비화갈륨(GaAs) 또는 인화인듐(InP)과 같은 III-V 족 화합물과 같은 반도체 재료를 포함할 수 있다. 선택적으로, 기판(110)은 유리, 플라스틱 재료, 세라믹 재료와 같은 전기 비전도성 재료를 포함할 수도 있다. 기판(110)이 유리, 플라스틱 또는 세라믹 재료를 포함하는 경우, 기판(110)은 유리, 플라스틱 또는 세라믹 재료 상에 증착되는 얇은 폴리실리콘 층을 더 포함할 수 있다. 이 경우, 기판(110)은 폴리실리콘 기판과 유사하게 처리될 수 있다. 일 예로, 기판(110)은 이하의 설명에서 도핑되지 않은 또는 가볍게 도핑된 단결정질 실리콘 층을 포함한다.
일부 양태에서, 기판(110)의 정상 부분은 도핑 영역(111)이 되도록 이온 주입 및/또는 확산을 통해 n-형 도펀트로 도핑된다. 도핑 영역(111)의 도펀트는, 예를 들어, 인(P), 비소(As) 및/또는 안티몬(Sb)을 포함할 수 있다. 도 1에 나타나 있는 바와 같이, 커버층(120)이 도핑 영역(111) 위에 증착된다. 커버층(120)은 희생층이며, 단일 층 또는 다중 층을 포함할 수 있다. 예를 들어, 커버층(120)은 실리콘 산화물 층 및 실리콘 질화물 층 중의 하나 이상을 포함할 수 있다. 커버층(120)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD) 또는 이들의 조합에 의해 증착될 수 있다. 일부 다른 양태에서, 커버층(120)은 알루미늄 산화물과 같은 다른 재료를 포함할 수 있다.
또한, 커버층(120) 위에는 희생층(130)이 증착된다. 이 희생층(130)은 유전성 재료, 반도체 재료 또는 전도성 재료를 포함할 수 있다. 여기서 사용되는 바와 같은 "전도성"이라는 단어는 전기 전도성을 나타낸다. 희생층(130)을 위한 예시적인 재료는 폴리실리콘이다.
폴리실리콘 희생층(130)이 형성된 후, 층 스택(140)이 형성된다. 이 층 스택(140)은, 예를 들어, 서로 교대로 적층되는 제1 유전성 층(141)과 제2 유전성 층(142)을 포함하는 다수 쌍의 스택 층을 포함한다. 층 스택은 64개 쌍, 128개 쌍 또는 128개 보다 많은 쌍의 제1 및 제2 유전성 층(141, 142)을 포함할 수 있다.
일부 양태에서, 제1 유전성 층(141)과 제2 유전성 층(142)은 상이한 재료로 만들어진다. 이하의 설명에서, 제1 유전성 층(141)은 격리 스택 층으로 사용될 수 있는 실리콘 산화물 층을 예시적으로 포함하고, 제2 유전성 층(142)은 희생 스택 층으로 사용될 수 있는 실리콘 질화물 층을 예시적으로 포함한다. 이어서 희생 스택 층이 에칭되고 전도체 층으로 교체될 것이다. 제1 유전성 층(141) 및 제2 유전성 층(142)은 CVD, PVD, ALD 또는 이들의 조합을 통해 증착될 수 있다.
도 2는 본 개시의 양태에 따른 3D 어레이 디바이스(100)의 개략적인 단면도를 나타낸다. 도 2에 나타나 있는 바와 같이, 층 스택(140)이 형성된 후에, 층 스택(140)의 일부분을 계단 구조로 트리밍(trimming)하기 위해 계단 형성 공정이 수행된다. 건식 에칭 및/또는 습식 에칭 공정을 포함하는 임의의 적절한 에칭 공정이 계단 형성 공정에 사용될 수 있다. 예를 들어, 계단 구조의 높이는 Y 방향을 따라 계단식으로 증가할 수 있다. 유전성 층(121)이 계단 구조, 도핑 영역(111) 및 기판(110)을 덮기 위해 증착된다. 도 2에 나타나 있는 바와 같이, 계단 구조의 일측에 있는 영역에서, 예를 들어, 그 계단 구조의 좌측 영역에서 층 스택(140), 희생층(130) 및 커버층(120)이 제거된다. 그 영역은, 접촉 패드에 연결되는 인터커넥트 접촉부가 구성될 수 있거나 접촉 패드를 위한 개구가 배치될 수 있는 접촉 영역으로 볼 수 있다. 여기서 사용되는 바와 같은 "연결되는"이라는 단어는 전기적으로 연결되는 것을 나타낸다. 접촉 영역은 유전성 층(121)의 일부분을 포함하며 그래서 유전성 영역이다. 일부 양태에서, 커버층(120)은 계단 형성 공정에서 에칭되지 않고 커버층(120)의 일부분이 접촉 영역에서 유전성 층(121) 아래에 매립될 수 있다.
도 3 및 도 4는, 채널 구멍(150)이 형성되고 본 개시의 양태에 따라 층 구조로 충전된 후의 3D 어레이 디바이스(100)의 개략적인 평면도 및 개략적인 단면도를 나타낸다. 도 4에 나타나 있는 단면도는 도 3의 AA'선을 따라 취한 것이다. 본 개시에서 도 3 및 4 및 다른 도에 나타나 있는 채널 구멍(150)의 수량, 치수 및 배치는 예시적이고 설명 목적을 위한 것이지만, 본 개시의 다양한 양태에 따른 개시된 3D 어레이 디바이스(100)에 대해 임의의 적절한 수량, 치수 및 배치가 사용될 수 있다.
도 3 및 도 4에 나타나 있는 바와 같이, 채널 구멍(150)은 Z 방향 또는 기판(110)에 대략 수직한 방향으로 연장되어 X-Y 평면에서 미리 결정된 패턴(나타나 있지 않음)의 어레이를 형성하도록 배치된다. 채널 구멍(150)은, 예를 들어, 건식 에칭 공정 또는 건식 에칭 공정과 습식 에칭 공정의 조합에 의해 형성될 수 있다. 리소그래피, 세정 및/또는 화학 기계적 연마(CMP)를 포함하는 패터닝 공정과 같은 다른 제조 공정이 또한 수행될 수 있다. 채널 구멍(150)은 층 스택(140), 희생층(130), 커버층(120)을 통과하여 도핑 영역(111)에 부분적으로 침투하는 원통 형상 또는 필라(pillar) 형상을 가질 수 있다. 채널 구멍(150)이 형성된 후, 기능층(151)이 채널 구멍의 측벽과 바닥에 증착된다. 기능층(151)은, 전하의 유출을 차단하기 위해 채널 구멍의 측벽 및 바닥에 있는 차단층(152), 3D 어레이 디바이스(100)의 작동 동안에 전하를 저장하기 위해 차단층(152)의 표면에 있는 전하 트랩 층(153), 및 이 전하 트랩 층(153)의 표면에 있는 터널 절연 층(154)을 포함한다. 차단층(152)은 하나 이상의 재료를 포함할 수 있는 하나 이상의 층을 포함할 수 있다. 차단층(152)을 위한 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 또는 하프늄 산화물과 같은 고-k 유전성 재료, 또는 다른 넓은 밴드 갭 재료를 포함할 수 있다. 전하 트랩 층(153)은 하나 이상의 재료를 포함할 수 있는 하나 이상의 층을 포함할 수 있다. 전하 트랩 층(153)을 위한 재료는 폴리실리콘, 실리콘 질화물, 실리콘 산질화물, 나노결정질 실리콘, 또는 다른 넓은 밴드갭 재료를 포함할 수 있다. 터널 절연 층(154)은 하나 이상의 재료를 포함하는 하나 이상의 층을 포함할 수 있다. 터널 절연 층(154)을 위한 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 또는 하프늄 산화물과 같은 고-k 유전성 재료 또는 다른 넓은 밴드갭 재료를 포함할 수 있다.
일부 양태에서, 기능층(151)은 산화물-질화물-산화물(ONO) 구조를 포함한다. 선택적으로, 기능층(151)은 ONO 구성과 다른 구조를 가질 수 있다. 이하의 설명에서 ONO 구조가 예시적으로 사용되는 경우, 차단층(152)은 실리콘 산화물 층이고, 전하 트랩 층(153)은 실리콘 질화물 층이며, 터널 절연 층(154)은 다른 실리콘 산화물 층이다.
또한, 채널층(155)이 터널 절연 층(154) 상에 증착된다. 채널층(155)은 "반도체 채널"이라고도 하며, 일부 양태에서 폴리실리콘을 포함한다. 대안적으로, 채널층(155)은 비정질 실리콘을 포함할 수 있다. 채널 구멍과 마찬가지로, 채널층(155)도 층 스택(140)을 통과하여 도핑 영역(111) 안으로 연장된다. 차단 층(152), 전하 트랩 층(153), 터널 절연 층(154) 및 채널층(155)은, 예를 들어, CVD, PVD, ALD 또는 이들 공정 중의 둘 이상의 조합으로 증착될 수 있다. 채널 구멍(150)은, 채널층(155)이 형성된 후에, 산화물 재료(156)로 충전된다. 기능층(151) 및 채널층(155)을 포함하여, 채널 구멍(150)에 형성되는 구조는 채널 구조로 간주될 수 있다.
전술한 공정에서, 채널 구멍(150)은 계단 구조가 형성된 후에 에칭된다. 채널 구멍(150)은 계단 형성 공정 전에 형성될 수도 있다. 예를 들어, 층 스택(140)이 도 1에 나타나 있는 바와 같이 제조된 후. 채널 구멍(150)이 형성될 수 있고 그런 다음에 기능층(151) 및 채널층(155)이 증착될 수 있다. 채널 구멍(150)이 산화물 재료(156)로 충전된 후, 계단 구조를 형성하기 위해 계단 형성 공정이 수행될 수 있다.
도 5 및 도 6은 본 개시의 양태에 따라 게이트 라인 슬릿(160)이 형성된 후의 3D 어레이 디바이스(100)의 개략적인 평면도 및 개략적인 단면도를 나타낸다. 도 6에 나타나 있는 단면도는 도 5의 BB'선을 따라 취한 것이다. 게이트 라인 슬릿을 게이트 라인 슬릿 구조라고도 한다. 3D 어레이 디바이스(100)는 메모리 평면(나타나 있지 않음)에 배치되는 다수의 채널 구멍(150)을 갖는다. 각 메모리 평면은 게이트 라인 슬릿에 의해 메모리 블럭(나타나 있지 않음)과 메모리 핑거로 나누어진다. 예를 들어, 도 5에 나타나 있는 바와 같은 채널 구멍(150)의 구성은 게이트 라인 슬릿(160) 사이에 메모리 핑거를 반영한다.
게이트 라인 슬릿(160)은, 예컨대, 건식 에칭 공정 또는 건식 에칭 공정과 습식 에칭 공정의 조합으로 형성될 수 있다. 도 5 및 도 6에 나타나 있는 바와 같이, 게이트 라인 슬릿(160)은, 예를 들어, X 방향으로 수평으로 연장될 수 있고, Z 방향 또는 기판(110)에 대략 수직인 방향으로 층 스택(140)을 통과하여 희생층(130)에 도달하거나 그에 부분적으로 침투할 수 있다. 그래서, 게이트 라인 슬릿(160)의 바닥에서, 희생층(130)이 노출된다. 그런 다음, CVD, PVD, ALD 또는 이의 조합에 의해 스페이서 층(나타나 있지 않음)이 게이트 라인 슬릿(160)의 측벽 및 바닥 상에 증착된다. 스페이서 층은 제1 및 제2 유전성 층(141, 142)을 보호하도록 구성되며, 예를 들어, 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다.
스페이서 층이 증착된 후에, 게이트 라인 슬릿(160)의 바닥에 있는 스페이서층의 일부분이 건식 에칭 또는 건식 에칭과 습식 에칭의 조합으로 제거되도록 선택적 에칭이 수행된다. 희생층(130)이 다시 노출된다. 이어서, 희생층(130)을 제거하기 위해 선택적 에칭 공정, 예를 들어 선택적 습식 에칭 공정이 수행된다. 희생층(130)의 제거에 의해, 공동부가 생성되고 또한 채널 구멍(150)에 형성되어 있는 차단 층(152)의 바닥 부분과 커버층(120)이 노출된다. 또한, 차단 층(152), 전하 트랩 층(153) 및 터널 절연 층(154)의 노출된 부분들을 연속적으로 제거하기 위해 복수의 선택적 에칭 공정, 예를 들어, 복수의 선택적 습식 에칭 공정이 수행되며, 그에 의해 채널층(155)의 바닥측 부분이 노출된다.
커버층(120)이 실리콘 산화물 및/또는 실리콘 질화물인 경우, 기능층(151)의 바닥 부분이 에칭될 때 커버층(120)이 제거될 수 있다. 특정 양태에서, 커버층(120)은 실리콘 산화물 또는 실리콘 질화물과는 다른 재료를 포함하고, 커버층(120)은 하나 이상의 추가적인 선택적 에칭 공정으로 제거될 수 있다. 커버층(120)의 제거에 의해, 도핑 영역(111)의 정상 표면이 노출된다.
에칭 공정 후에, 희생층(130) 및 커버층(120)을 에칭함으로써 남아 있는 공동부에서 도핑 영역(111) 및 채널층(155)에 있어서 채널 구멍(150)의 바닥에 가까운 부분이 노출된다. 공동부는, 예를 들어, CVD 및/또는 PVD 증착 공정에 의해 반도체 층(131)을 형성하기 위해 반도체 재료, 예를 들어 폴리실리콘으로 충전된다. 반도체 층(131)은 n-도핑되어 도핑 영역(111)의 노출된 표면 및 채널층(155)의 측벽 또는 측면 부분에 형성되며, 또한 도핑 영역(111) 및 채널층(155)에 연결된다.
선택적으로, 도핑 영역(111)의 노출된 표면 상에 단결정질 실리콘 층이 성장될 수 있고 또한 채널층(155)의 노출된 표면 상에 폴리실리콘 층이 성장될 수 있도록, 선택적 에피택시얼 성장이 수행된다. 따라서, 반도체 층(131)은 단결정질 실리콘과 폴리실리콘의 인접 층을 포함할 수 있다.
기능층(151) 및 커버층(120)의 바닥 부분이 에칭될 때, 일부 스페이서 층이 에칭되며 나머지 스페이서 층은 게이트 라인 슬릿(160)의 측벽에 남아 제1 유전성 층(141)과 제2 유전성 층(142)을 보호한다. 반도체 층(131)이 형성된 후, 남아 있는 스페이서 층은 선택적 에칭 공정, 예컨대, 선택적 습식 에칭 공정으로 제거되며, 이에 의해, 게이트 라인 슬릿(160) 주변의 제2 유전성 층(142)의 측면이 노출된다. 일부 양태에서, 측벽과 접촉하는 최내측 스페이서 층은 실리콘 질화물이다. 제2 유전성 층(142)도 실리콘 질화물 층이기 때문에, 최내측 스페이서 층과 제2 유전성 층(142)은, 도 7에 나타나 있는 바와 같이, 제1 유전성 층(141) 사이에 공동부(143)를 남기면서 에칭 공정 동안에 함께 제거될 수 있다. 그래서, 층 스택(140)은 층 스택(144)으로 변하게 된다.
또한, 텅스텐(W)과 같은 전도성 재료가 성장되어, 제2 유전성 층(142)의 제거로 남아 있는 공동부(143)를 충전하고, 제1 유전성 층(141) 사이에 전도체 층(145)을 형성할 수 있다. 전도체 층(145)이 제조된 후에, 도 8에 나타나 있는 바와 같이, 층 스택(144)은 층 스택(146)으로 전환된다. 층 스택(146)은 서로 교대로 서로 적층되는 제1 유전성 층(141)과 전도체 층(145)을 포함한다. 일부 양태에서, 금속(W)이 공동부(143)에 증착되기 전에, 알루미늄 산화물과 같은 고-k 유전성 재료의 유전성 층(나타나 있지 않음)이 증착될 수 있고, 이어서 티타늄 질화물(TiN)과 같은 전도성 재료의 층(나타나 있지 않음)이 증착된다. 또한, 금속(W)이 증착되어 전도체 층(145)을 형성한다. CVD, PVD, ALD 또는 이들 공정 중의 둘 이상의 조합이 증착 공정에 사용될 수 있다. 대안적으로, 코발트(Co), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 도핑된 실리콘, 또는 이들의 임의의 조합물과 같은 다른 전도성 재료가 전도체 층(145)을 형성하기 위해 사용될 수 있다.
도 8을 참조하면, 채널 구멍(150) 내의 각 기능층(151)의 일부분은 전도체층(145) 중 하나의 일부분과 채널 구멍(150) 내의 채널층(155)의 일부분 사이에 있다. 각 전도체 층(145)은 X-Y 평면에 있는 NAND 메모리 셀의 열을 연결하도록 구성되며 또한 3D 어레이 디바이스(100)를 위한 워드 라인(word line)으로서 구성된다. 채널 구멍(150)에 형성된 채널층(155)은 Z 방향을 따라 NAND 메모리 셀의 칼럼 또는 스트링을 연결하도록 구성되며 또한 3D 어레이 디바이스(100)를 위한 비트로서 구성된다. 그래서, NAND 메모리 셀의 일부분으로서 X-Y 평면 내의 채널 구멍(150)에 있는 기능층(151)의 일부분이 전도체 층(145)과 채널층(155) 사이, 즉 워드 라인과 비트 라인 사이에 배치된다. 기능층(151)은 또한 채널층(155)과 층 스택(146) 사이에 배치되는 것으로 생각할 수 있다. 채널 구멍(150)의 일부분 주위에 있는 전도체 층(145)의 일부분은 NAND 메모리 셀을 위한 제어 게이트 또는 게이트 전극으로서 기능한다. 3D 어레이 디바이스(100)는 NAND 셀의 스트링(이러한 스트링은 "NAND 스트링"이라고도 함)의 2D 어레이를 포함하는 것으로 생각할 수 있다. 각 NAND 스트링은 복수의 NAND 메모리 셀을 포함하고 기판(110) 쪽으로 수직으로 연장된다. NAND 스트링은 NAND 메모리 셀의 3D 어레이를 형성한다.
공동부(143)에서 전도체 층(145)이 성장된 후에, CVD, PVD, ALD 또는 이들의 조합에 의해 유전성 층(예컨대, 실리콘 산화물 층)이 게이트 라인 슬릿(160)의 측벽과 바닥 표면에 증착될 수 있다. 건식 에칭 공정 또는 건식 에칭 공정과 습식 에칭 공정의 조합을 수행하여 게이트 라인 슬릿의 바닥에 있는 유전성 층을 제거하여 반도체 층(131)의 일부분을 노출시킬 수 있다. 게이트 라인 슬릿은 전도성 재료(161)(예컨대, 도핑된 폴리실리콘)와 전도성 플러그(162)(예를 들어, 금속(W))로 충전될 수 있다. 게이트 라인 슬릿 내의 전도성 재료(161)는, 도 9에 나타나 있는 바와 같이, 층 스택(146)을 통해 연장되고 반도체 층(131)과 접촉한다. 여기서 사용되는 바와 같은 동사로서 "접촉한다"라는 단어는 대상과 전기적으로 접촉하는 것을 나타낸다. 일부 양태에서, 충전된 게이트 라인 슬릿은 3D 어레이 디바이스(100)를 위한 어레이 공통 소스가 된다. 선택적으로, 게이트 라인 슬릿에 어레이 공통 소스를 형성하는 것은, 절연층, 전도성 층(예컨대, TiN, W, Co, Cu 또는 Al) 및 도핑된 폴리실리콘과 같은 전도성 재료를 증착하는 것을 포함한다.
도 10 및 도 11은 본 개시의 양태에 따라 접촉부, 비아, 전도체 층 및 연결 패드가 형성된 후의 특정 단계에서 3D 어레이 디바이스(100)의 개략적인 단면도를 나타낸다. 도 9에 나타나 있는 바와 같이, 게이트 라인 슬릿(160)이 충전되고 어레이 공통 소스가 형성된 후에, 워드 라인 접촉부(171)와 인터커넥트 접촉부(172. 173)를 위한 개구가 각각, 예를 들어, 건식 에칭 공정 또는 건식 및 습식 에칭 공정의 조합에 의해 형성될 수 있다. 접촉부(171-173)는 3D 어레이 디바이스(100)를 위한 인터커넥트로서 배치된다. 접촉부(171-173)를 위한 개구는 각각 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 임의의 조합에 의해 전도성 재료로 충전된다. 도 10에 나타나 있는 바와 같이, 인터커넥트 접촉부(173)는 접촉 영역(즉, 유전성 영역)에서 층 스택(146) 및 NAND 메모리 셀의 옆에 형성된다. 계단 구조는 인터커넥트 접촉부(172-173)와 스택 층(146) 사이에, 즉 인터커넥트 접촉부(172-173)와 NAND 메모리 셀 사이에 배치된다. 일부 양태에서, 인터커넥트 접촉부(172-173)는 도핑 영역(111)에 도달하도록 연장된다. 대안적으로, 인터커넥트 접촉부(172-173)는 유전성 층(121)에서 도핑 영역(111) 위쪽의 레벨까지 연장될 수 있다. 접촉부(171-173)를 위한 전도성 재료는 W, Co, Cu, Al 또는 이들의 조합을 포함할 수 있다. 선택적으로, 접촉부(171-173)가 각각 만들어질 때 다른 전도성 재료가 증착되기 전에 전도성 재료(예를 들어, TiN)의 층이 접촉 층으로서 증착될 수 있다.
또한, CVD 또는 PVD 공정을 수행하여 3D 어레이 디바이스(100) 상에 유전성 재료(예를 들어, 실리콘 산화물 또는 실리콘 질화물)를 증착하고, 유전성 층(121)은 더 두꺼워진다. 비아(174)를 위한 개구가 건식 에칭 공정 또는 건식 및 습식 에칭 공정의 조합에 의해 형성된다. 도 10에 나타나 있는 바와 같이, 그 개구는 이어서 비아(174)를 형성하기 위해 W, Co, Cu, Al 또는 이들의 조합과 같은 전도성 재료로 충전될 수 있다. CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 조합이 수행될 수 있다. 비아(174)는 접촉부(171, 173), 대응하는 NAND 스트링의 상단부 및 어레이 공통 소스의 플러그(162)에 연결된다. 선택적으로, 비아(174)를 형성하기 위해 개구를 충전하기 전에 전도성 재료(예를 들어, TiN)의 층이 먼저 증착될 수 있다.
또한, 인터커넥트를 위한 전도체 층(175)은 CVD, PVD, ALD, 전기도금, 무전해 도금 또는 이들의 조합에 의해 성장될 수 있다. 전도체 층(175)은 각각 비아(174) 위에 증착되고 그 비아와 접촉하며, W, Co, Cu, Al 또는 이들의 조합과 같은 전도성 재료를 포함한다.
비아(174)의 형성과 유사하게, 비아(176)는 전도체 층(175) 위에 만들어진다. 예컨대, 전도체 층(175)을 덮고 유전성 층(121)을 더 두껍게 만들기 위해 유전성 재료가 증착될 수 있고, 비아(176)를 위한 개구가 형성될 수 있고, 이어서 그 개구는 비아(176)를 형성하기 위해 전도성 재료로 충전될 수 있다.
또한, 비아(176)를 덮고 유전성 층(121)을 더 두껍게 하도록 유전성 재료(예컨대, 실리콘 산화물 또는 실리콘 질화물)를 증착하기 위해 CVD 또는 PVD 공정이 수행된다. 개구가 만들어진 다음에 충전되어, 주변 디바이스와의 인터커넥트로서 역할을 하는 연결 접촉부(177, 178, 179)를 형성한다. 도 11에 나타나 있는 바와 같이, 연결 패드(177-179)는 각각 비아(176) 위에 증착되고 그 비아와 접촉한다. 그래서, 연결 패드(177)는 워드 라인 접촉부(171), 대응하는 NAND 스트링의 상단부 및 플러그(162)에 각각 연결된다. 연결 패드(178, 179)는 인터커넥트 접촉부(172, 173)에 각각 연결된다. 연결 패드(177-179)는 W, Co, Cu, Al 또는 이의 조합과 같은 전도성 재료를 포함할 수 있다. 선택적으로, 연결 패드(177-179)를 형성하기 위해 개구를 충전하기 전에 전도성 재료(예를 들어, TiN)의 접촉 층이 먼저 증착될 수 있다.
도 12 및 13은 본 개시의 양태에 따른 제조 공정의 특정 단계에서 3D 어레이 디바이스(180)의 개략적인 단면도를 나타낸다. 도 9에 나타나 있는 바와 같은 3D 어레이 디바이스(100)를 참조하면, 게이트 라인 슬릿(160)이 충전되고 어레이 공통 소스가 형성된다. 도 12에 나타나 있는 바와 같이, 워드 라인 접촉부(181), 인터커넥트 접촉부(182) 및 비아(184)가 각각 형성된 후, 어레이 디바이스(100)는 3D 어레이(180)가 된다. 3D 어레이 디바이스(100, 180)의 일부 제조 공정은 동일하거나 유사할 수 있다. 접촉부(181, 182)를 위한 개구는, 예를 들어, 건식 에칭 공정 또는 건식 및 습식 에칭 공정의 조합에 의해 각각 형성된다. 그런 다음에 접촉부(181, 182)를 위한 개구는 전도성 재료로 충전된다. 도 12에 나타나 있는 바와 같이, 인터커넥트 접촉부(182)는 계단 구조의 옆에 형성된다. 인터커넥트 접촉부(182)의 좌측에 있는 영역은, 접촉 패드를 위한 개구가 배치될 접촉 영역으로 간주될 수 있다. 이 접촉 영역은 층 스택(146) 및 NAND 메모리 셀의 옆에 있는 유전성 층(121)의 일부분을 포함하는 유전성 영역이다. 일부 양태에서, 인터커넥트 접촉부(182)는 도핑 영역(111)에 도달하도록 연장된다. 대안적으로, 인터커넥트 접촉부(182)는 유전성 층(121)에서 도핑 영역(111) 위의 레벨까지 연장될 수 있다. 접촉부(181-182)를 위한 전도성 재료는 W, Co, Cu, Al, 또는 이들의 조합을 포함할 수 있다.
또한, 도 12에 나타나 있는 바와 같이, 유전성 재료(예를 들어, 실리콘 산화물 또는 실리콘 질화물)가 3D 어레이 디바이스(180) 상에 증착되고, 비아(184)를 위한 개구가 형성된 다음에 W, Co, Cu, Al, 또는 이들의 조합과 같은 전도성 재료로 충전된다. 비아(184)는 접촉부(181-182), 대응하는 NAND 스트링의 상단부 및 어레이 공통 소스의 플러그(162)에 연결된다.
또한, 전도체 층(175)의 형성과 유사하게, 비아(176), 연결 패드(177-179), 전도체 층(185), 비아(186) 및 연결 패드(187, 188)는 각각 동일하거나 유사한 재료를 사용하여 제조된다. 인터커넥트를 위한 전도체 층(185)은 각각 비아(184) 위에 형성되고 그 비아와 접촉한다. 전도체 층(185)을 덮기 위해 유전성 재료가 증착되고, 비아(186)를 위한 개구가 전도체 층(185) 위에 형성되고 전도성 재료로 충전된다. 비아(186)는 전도체 층(185)과 각각 접촉한다. 또한, 비아(186)를 덮고 유전성 층(121)을 두껍게 하기 위해 유전성 재료가 증착된다. 개구가 만들어진 다음에 충전되어, 3D 어레이 디바이스(100)와의 인터커넥트로서 역할을 하는 연결 접촉부(187, 188)를 형성한다. 도 13에 나타나 있는 바와 같이, 연결 패드(187-188)는 각각 비아(186) 위에 증착되고 그 비아와 접촉한다. 따라서, 연결 패드(187)는 워드 라인 접촉부(181), 대응하는 NAND 스트링의 상단부 및 플러그(162)에 각각 연결된다. 연결 패드(188)는 인터커넥트 접촉부(182)에 각각 연결된다. 연결 패드(187-188)는 전도성 재료(예를 들어, W, Co, Cu, Al 또는 이들의 조합)를 포함한다.
도 14는 본 개시의 양태에 따른 주변 디바이스(190)의 개략적인 단면도를 나타낸다. 이 주변 디바이스(190)는 메모리 디바이스의 일부분이며, 주변 구조라고도 할 수 있다. 주변 디바이스(190)는 단결정질 실리콘, Ge, SiGe, SiC, SOI, GOI, 폴리실리콘 또는 GaAs 또는 InP와 같은 III-V 족 화합물을 포함할 수 있는 기판(191)을 포함한다. 주변 CMOS 회로(예컨대, 제어 회로)(나타나 있지 않음)가 기판(191) 상에 만들어지고 어레이 디바이스(100, 180)의 작동을 용이하게 하기 위해 사용된다. 예를 들어, 주변 CMOS 회로는 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)를 포함할 수 있고 페이지 버퍼, 감지 증폭기, 칼럼 디코더 및 열(row) 디코더와 같은 기능 디바이스를 제공할 수 있다. 유전성 층(192)이 기판(191) 및 CMOS 회로 위에 증착된다. 유전성 층(192)에는 연결 패드(연결 패드(193, 194, 195)와 같은 연결 패드) 및 비아가 형성된다. 유전성 층(192)은 실리콘 산화물 및 실리콘 질화물과 같은 하나 이상의 유전성 재료를 포함할 수 있다. 연결 패드(193-195)는 3D 어레이 디바이스(100)와의 인터커넥트로서 구성되며, W, Co, Cu, Al 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다.
3D 어레이 디바이스(100, 180) 및 주변 디바이스(190)의 경우, 기판(110 또는 191)의 바닥측을 이면측이라고 할 수 있고, 연결 패드(177-179, 187-188 또는 193-195)가 있는 측을 상방측 또는 표면측이라고 할 수 있다. 또한, 디바이스(100, 180, 190)의 표면측에 형성되는 연결 패드(177-179, 187-188 또는 193-195)를 전방 패드라고 할 수 있다.
도 15 및 16은 본 개시의 양태에 따른 예시적인 3D 메모리 구조(198)의 제조 공정을 개략적으로 나타낸다. 도 15-16의 단면도는 Y-Z 평면에 있다. 3D 메모리 구조(198)는 도 11에 나타나 있는 3D 어레이 디바이스(100) 및 도 14에 나타나 있는 주변 디바이스(190)를 포함한다.
3D 어레이 디바이스(100)와 주변 디바이스(190)는, 도 15에 나타나 있는 바와 같이, 플립-칩 본딩 방법으로 본딩되어 3D 메모리 구조(198)를 형성한다. 일부 양태에서, 3D 어레이 디바이스(100)는 수직으로 뒤집히고 거꾸로 되고, 연결 패드(177-179)의 정상 표면은 Z 방향으로 아래쪽으로 향한다. 2개의 디바이스는 3D 어레이 디바이스(100)가 주변 디바이스(190) 위에 있도록 함께 배치된다. 정렬이 이루어진 후에, 예컨대, 연결 패드(177-179)가 연결 패드(193, 195)와 각각 정렬된 후에, 3D 어레이 디바이스(100)와 주변 디바이스(190)는 서로 마주보게 함께 결합되고 본딩된다. 층 스택(146) 및 주변 CMOS 회로는 기판(110)과 기판(191) 사이에 또는 도핑 영역(111)과 기판(191) 사이에 개재된다. 일부 양태에서, 땜납 또는 전도성 접착제가 연결 패드(177-179)를 연결 패드(193-195)에 각각 본딩하기 위해 사용된다. 그래서, 연결 패드(177-179)는 연결 패드(193-195)에 각각 연결된다. 3D 어레이 디바이스(100)와 주변 디바이스(190)는, 플립-칩 본딩 공정이 완료된 후에, 전기적으로 연통한다.
그 후, 바닥 표면으로부터(플립-칩 본딩 후), 3D 어레이 디바이스(100)의 기판(110)은 웨이퍼 그라인딩, 건식 에칭, 습식 에칭, CMP, 이들의 조합과 같은 박육화(thinning) 공정으로 얇게 된다. 유전성 층(112)이 증착 공정(예컨대, CVD 또는 PVD 공정)에 의해 도핑 영역(111) 위에서 성장된다. 인터커넥트 접촉부(172, 173) 위의 개구가 건식 에칭 공정 또는 건식 에칭 공정과 습식 에칭 공정의 조합에 의해 형성된다. 개구는 유전성 층(112)과 도핑 영역(111)을 통과하고, 개구의 바닥에서 인터커넥트 접촉부(172, 173)를 노출시킨다. 또한, CVD 또는 PVD 공정이 수행되어, 개구의 측벽과 바닥 상에 유전성 층(예컨대, 실리콘 산화물 또는 실리콘 질화물 층)을 증착한다. 개구의 바닥에 있는 유전성 층은 에칭된다. 그 개구는 충전되어 비아(113, 114)를 형성하고, 이들 비아는 인터커넥트 접촉부(172, 173)에 각각 연결된다.
비아(113, 114)가 만들어진 후, 전도체 층(115, 116)이 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 조합을 통해 증착된다. 전도체 층(115, 116)은 각각 비아(113, 114) 위에 배치되고 그 비아와 접촉하며, W, Co, Cu, Al 또는 이들의 조합과 같은 전도성 재료를 포함한다. 전도체 층(115, 116)은 전도체 요소라고도 할 수 있다. 또한, 유전성 층(112)을 두껍게 하고 전도체 층(115, 116)을 유전성 재료로 덮기 위해 CVD 또는 PVD 공정이 수행된다. 연결 패드(177-179)의 형성과 유사하게, 개구가 형성된 다음에 전도성 재료로 충전되어 연결 패드(117)를 형성한다. 전도체 층(115) 위에 형성되고 이에 연결되는 연결 패드(117)는 3D 어레이 디바이스(100, 180) 사이의 연결을 위해 구성된다. 3D 어레이 소자(100)의 이면측에 형성되는 연결 패드(117)를 후방 패드라고 할 수 있다.
도 17, 18 및 19는 본 개시의 양태에 따른 예시적인 3D 메모리 디바이스(199)의 제조 공정을 개략적으로 나타낸다. 도 17-19의 단면도는 Y-Z 평면에 있다. 3D 메모리 디바이스(199)는, 3D 어레이 디바이스(100)와 주변 디바이스(190) 및 도 13에 나타나 있는 3D 어레이 디바이스(180)를 포함하여, 도 16에 나타나 있는 3D 메모리 구조(198)를 포함한다. 주변 디바이스(190)는 메모리 디바이스(199)를 제어하도록 구성된다.
도 17에 나타나 있는 바와 같이, 3D 메모리 구조(198)와 어레이 디바이스(180)는 플립-칩 본딩 방법에 의해 본딩되어 3D 메모리 디바이스(199)를 형성한다. 일부 양태에서, 3D 어레이 디바이스(180)는 수직으로 뒤집히고 거꾸로 되며, 연결 패드(187-188)의 정상 표면은 Z 방향으로 아래쪽으로 향한다. 그런 다음, 3D 어레이 디바이스(180)는 메모리 구조(198) 위에 배치되고, 연결 패드(188)는 각각 연결 패드(117)와 정렬된다. 그런 다음, 3D 어레이 디바이스(180)와 메모리 구조(198)는 함께 결합되고 본딩된다. 어레이 디바이스(180, 100)의 층 스택(146)은 어레이 디바이스(180)의 도핑 영역(111)과 주변 디바이스(190) 사이에 개재된다. 일부 양태에서, 땜납 또는 전도성 접착제가 사용되어 연결 패드(188)를 연결 패드(117)에 각각 본딩한다. 그래서, 연결 패드(188)는 연결 패드(117)에 연결된다. 3D 어레이 디바이스(180)와 주변 디바이스(190)는 플립-칩 본딩 공정이 완료된 후에 전기적으로 연통한다.
플립-칩 본딩 후, 3D 어레이 디바이스(180)의 기판(110)은 박육화 공정에 의해 얇게 된다. 유전성 층(118)이 증착 공정에 의해 도핑 영역(111) 위에 형성된다. 도 18에 나타나 있는 바와 같이, 개구(122)가, 예를 들어, 건식 에칭 공정 또는 건식 및 습식 에칭 공정의 조합에 의해 만들어진다. 그 개구(122)는 또한 일부 양태에서 트렌치(trench)로 간주될 수 있다. 개구(122)는 어레이 디바이스(180)의 유전성 층(118), 도핑 영역(111) 및 유전성 층(121)을 통과하고 또한 어레이 디바이스(100)의 유전성 층(112)을 부분적으로 통과하여, 개구(122)의 바닥에서 전도체 층(116)을 노출시킨다. 개구(122)는 인터커넥트 접촉부(182)의 옆에 있거나 계단 구조 또는 층 스택(146)의 일측에 있을 수 있다.
인터커넥트 접촉부(182) 위에, 개구(123)가 건식 에칭 또는 건식 및 습식 에칭의 조합에 의해 형성되어 인터커넥트 접촉부(182)를 노출시킨다. 도 18에 나타나 있는 바와 같이, 개구(123)는 유전성 층(118) 및 도핑 영역(111)을 통과한다. CVD 또는 PVD와 같은 증착 공정을 수행하여 유전성 층(예를 들어, 실리콘 산화물 또는 실리콘 질화물 층)을 개구(123)의 측벽 및 바닥에 증착한다. 개구(123)의 바닥에 있는 유전성 층이 에칭된 후에, 전도성 재료가 개구에 충전되어 비아(124)를 형성하고, 이 비아는 도핑 영역(111)으로부터 격리되고 인터커넥트 접촉부(182)에 각각 연결된다.
또한, 접촉 패드(125) 및 전도체 층(126, 127)은 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 조합과 같은 증착 공정에 의해 형성된다. 일부 양태에서, 접촉 패드(125) 및 전도체 층(126, 127)은 동일한 재료로 동시에 형성된다. 대안적으로, 접촉 패드(125)와 전도체 층(126, 127)은 서로 다른 재료로 개별적으로 형성될 수 있다. 접촉 패드(125) 및 전도체 층(126, 127)을 위한 전도성 재료는, 예를 들어, W, Co, Cu, Al 또는 이들의 조합을 포함할 수 있다. 도 19에 나타나 있는 바와 같이, 전도체 층(126, 127)은 각각 비아(124) 및 반도체 층(131) 위에 배치된다. 전도체 층(126)은 비아(124)와 접촉한다. 접촉 패드(125)는 3D 메모리 디바이스(199) 및 다른 디바이스 사이의 연결을 위해 구성되며, 본딩 와이어가 접촉 패드(125) 상에 본딩될 수 있다. 선택적으로, 복수의 접촉 패드(예컨대, 접촉 패드(125)) 대신에 단일 접촉 패드(나타나 있지 않음)가 전도체 층(116) 위에 만들어질 수 있다.
접촉 패드(125)는 3D 어레이 디바이스(100)에서 개구(122)에 형성된다. 측방에서, 접촉 패드(125)는 인터커넥트 접촉부(172, 182)의 옆에서 그리고 계단 구조와 어레이 디바이스(100, 180)의 층 스택(146)의 일 측에서 유전성 층(112)에 의해 둘러싸인다. 수직 방향으로, 접촉 패드(125)는 유전성 층(112) 상에 그리고 전도체 층(116) 및 인터커넥트 접촉부(173) 위에 형성되고 그 전도체 층과 인터커넥트 접촉부에 연결된다. 접촉 패드(125)는 인터커넥트 접촉부(173) 및 연결 패드(195)를 통해 주변 디바이스(190)에 연결된다. 또한 수직 방향을 따라, 접촉 패드(125)는 어레이 디바이스(100) 또는 주변 디바이스(190)에 대한 어레이 디바이스(100, 180)의 층 스택(146)의 레벨 사이에, 어레이 디바이스(100) 또는 주변 디바이스(190)에 대한 어레이 디바이스(100, 180)의 NAND 메모리 셀의 레벨 사이, 또는 어레이 디바이스(180)와 주변 디바이스(190) 사이에 배치된다. 여기서 사용되는 바와 같이, 어레이 디바이스(100) 또는 주변 디바이스(190)에 대한 어레이 디바이스(180)의 층 스택(146)의 레벨은 층 스택(146)을 통과하는 X-Y 평면을 나타낸다. 유사하게, 어레이 디바이스(100) 또는 주변 디바이스(190)에 대한 어레이 디바이스(180)의 NAND 메모리 셀의 레벨은 어레이 디바이스(180)의 NAND 메모리 셀을 통과하는 X-Y 평면을 나타낸다. 유사하게, 어레이 디바이스(100) 또는 주변 디바이스(190)에 대한 접촉 패드(125)의 레벨은 접촉 패드(125)를 통과하는 X-Y 평면을 나타낸다. 레벨의 높이, 즉 그 레벨에서의 X-Y 평면의 높이는 Z축에 대해 측정된다. 또한, 접촉 패드(125)는 어레이 디바이스(100) 또는 주변 디바이스(190)에 대한 연결 패드(187-188) 아래 또는 어레이 디바이스(180) 아래의 레벨에 배치될 수 있다. 예컨대, 개구(122)는 어레이 디바이스(100)의 도핑 영역(111) 아래의 레벨에 이를 수 있고 접촉 패드는 어레이 디바이스(100)의 도핑 영역(111) 아래의 레벨에 형성될 수 있다.
여기서 사용되는 바와 같이, "∼에 근접하는"이라는 용어는, 재료, 요소, 특징, 영역 또는 하위 영역 중의 다른 하나에 가까이 있는 한 재료, 요소, 특징, 영역 또는 하위 영역의 배치를 설명하기 위해 사용되는 공간적으로 상대적인 용어이다. "∼에 근접하는"이라는 용어는, ∼에 간접적으로 인접하는 배치, ∼에 직접 인접하는 배치 및 ∼에 대해 내부에 있는 배치를 포함한다. 예를 들어, 개구(122)의 바닥과 접촉 패드(125)가 어레이 디바이스(100) 또는 주변 디바이스(190)에 대한 연결 패드(187-188)의 레벨에 근접하여 배치될 때, 이는 개구(122)의 바닥과 접촉 패드(125)가 어레이 디바이스(180)의 도핑 영역(111)의 레벨보다 연결 패드(187-188)의 레벨에 더 가깝게 배치됨을 나타낸다.
일부 양태에서, 개구(122)의 바닥 및 접촉 패드(125)는 어레이 디바이스(100) 또는 주변 디바이스(190)에 대한 연결 패드(187-188)의 레벨에 근접하여 배치될 수 있다. 예컨대, 개구(122)의 바닥 및 접촉 패드(125)는 어레이 디바이스(100) 또는 주변 디바이스(190)에 대한 연결 패드(187-188)의 레벨에 근접하여 또한 그 레벨 위쪽 또는 아래에 배치될 수 있다. 선택적으로, 개구(122)의 바닥 및 접촉 패드(125)는 Z축을 따라 연결 패드(187-188)와 어레이 디바이스(180)의 층 스택(146)의 중간점 사이의 레벨에 배치될 수도 있다. 그러한 경우에, 전도체 층(116)은 개구(122)의 바닥에서 노출되지 않는다. 어레이 디바이스(180)의 유전성 층(121) 및 유전성 층(112)을 통과하여 연장되어 전도체 층(116)에 도달하여 그와 접촉하는 추가적인 접촉부(나타나 있지 않음)가 만들어질 수 있다. 그런 다음에, 접촉 패드(125)는 그 추가적인 접촉부 위에 형성되어 그와 접촉할 수 있다. 그래서, 접촉 패드(125)는 어레이 디바이스(100) 또는 주변 디바이스(190)에 대한 연결 패드(187-188)의 레벨에 또는 연결 패드(187-188)와 Z 축을 따른 어레이 디바이스(180)의 층 스택(146)의 중간점 사이의 레벨에 있을 수 있다.
또한, 유전성 재료가 전도체 층(126, 127)을 덮도록 증착되고 유전성 층(118)을 두껍게 한다. 3D 메모리 디바이스(199) 위에는, 층(118), 접촉 패드(125) 및 개구(122)의 측벽을 덮는 다른 유전성 층(128)이 형성된다. 유전성 층(128)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 테트라에틸 오쏘실리케이트(TEOS; tetraethyl orthosilicate), 또는 이들의 조합과 같은 재료를 포함할 수 있는 부동태화(passivation) 층으로서 역할을 한다. CVD 또는 PVD와 같은 증착 공정이 수행될 수 있다. 다음으로, 도 19에 나타나 있는 바와 같이, 건식 에칭 공정 또는 건식 및 습식 에칭 공정을 수행하여 개구(122)의 바닥에서 유전성 층(128)의 일부분을 제거하여 접촉 패드(125)를 노출시킨다.
그 후, 다른 제조 단계 또는 공정이 수행되어 3D 메모리 디바이스(199)의 제조를 완료한다. 다른 제조 단계 또는 공정의 세부 사항은 단순성을 위해 생략되어 있다.
도 19에 나타나 있는 바와 같이, 접촉 패드(125)는 어레이 디바이스(100) 상에 배치되며, 어레이 디바이스(100)에 배치되는 인터커넥트 접촉부(173)를 통해 주변 디바이스(190)에 연결된다. 접촉 패드(125)가 어레이 디바이스(180) 상에 형성되면, 그 접촉 패드는 어레이 디바이스(100, 180) 모두에 배치되는 인터커넥트 접촉부를 통해 주변 디바이스(190)에 연결될 것이다. 그 경우, 어레이 디바이스(100, 180) 모두에서 접촉 패드(125) 아래에 위치되는 인터커넥트 접촉부는, 3D 메모리 디바이스(199)의 고속 작동에 영향을 줄 추가적인 기생 캐패시턴스를 유발시킨다. 따라서, 어레이 디바이스(100) 상에 접촉 패드(125)를 배치함으로써, 3D 메모리 디바이스(199)의 성능이 향상될 수 있다.
또한, 개구(122)가 존재하지 않는 경우, 수소가 층(128, 118)과 같은 정상 층 및 어레이 디바이스(180)의 도핑 영역(111)을 통해서만 확산될 수 있으며, 이는 도 19에서 층(128)으로부터 시작하는 점선 화살표로 개략적으로 도시되어 있다. 이러한 경우에, 어레이 디바이스(180)의 반도체 층(131)의 폴리실리콘이 결함 수리를 위해 충분한 수소를 받을 수 있다. 그러나, 어레이 디바이스(100)의 반도체 층(131)의 폴리실리콘은 결함 수리를 위한 충분한 수소를 얻지 못할 수 있다. 도 19에서 개구(122)의 측벽으로부터 시작하는 점선 화살표로 개략적으로 나타나 있는 바와 같이, 개구(122)가 어레이 디바이스(100)에 충분히 가까울 때, 수소는 개구(122)의 측벽을 통해 확산하여 어레이 디바이스(100)의 반도체 층(131)에 도달할 수 있다. 그래서, 어레이 디바이스(100)의 반도체 층(131)의 폴리실리콘이 결함 수리를 위한 충분한 수소를 얻을 수 있다. 3D 메모리 디바이스(199)의 품질 및 수율이 개선될 수 있다.
일부 양태에서, 유전성 층(112) 위에 유전성 영역과 같은 기능 구조가 없는 영역에 하나 이상의 추가 개구(나타나 있지 않음)가 형성된다. 그 추가 개구는 어레이 디바이스(100)를 노출시킬 수 있다. 선택적으로, 추가 개구는 개구(122)가 만들어질 때 형성될 수 있다. 추가 개구는 또한 추가적인 트렌치일 수 있다. 일부 양태에서, 추가 개구는 개구(122) 주위에 그리고/또는 층 스택(146) 주위에 배치된다. 선택적으로, 추가 개구 중의 일부는 더 큰 개구를 형성하기 위해 개구(122)와 병합될 수 있다. 특정 양태에서, 추가 개구 중의 일부는 유전성 층(118), 도핑 영역(111) 및 어레이 디바이스(180)의 유전성 층(121)을 통과하고 또한 어레이 디바이스(100)의 유전성 층(112)을 부분적으로 통과한다. 추가 개구는 수소의 확산, 3D 메모리 디바이스(199)의 품질 및 수율을 더 개선한다. 수소 확산 공정이 완료된 후에, 추가 개구는 유전성 재료(예컨대, 실리콘 질화물)로 충전되어 추가적인 유전성 영역을 형성한다. 추가적인 유전성 영역은 어레이 디바이스(100) 위에 있고 그와 연결될 수 있다.
일부 양태에서, 어레이 디바이스(100, 180)는 어레이 디바이스 스택을 형성하기 위해 본딩되지만, 주변 디바이스(190)는 어레이 디바이스 스택의 옆에 장착된다. 이 경우, 주변 디바이스(190)는 예를 들어 인쇄 회로 기판(PCB)을 통해 어레이 디바이스(100, 180)에 연결될 수 있다. 예를 들어, 어레이 디바이스(100)는 PCB 상에 장착될 수 있고, 어레이 디바이스(180)는 위에서 예시된 것과 유사한 방식으로 어레이 디바이스(100)와 본딩될 수 있다. 어레이 디바이스(100, 180)는 도 19에 나타나 있는 디바이스(199)의 일부분과 유사한 어레이 디바이스 스택을 형성할 수 있다. 또한, 도 19에 나타나 있는 구성과 유사하게, 개구가 디바이스(180)에 형성될 수 있고, 접촉 패드가 그 개구의 바닥에 만들어질 수 있다. 따라서, 기생 캐패시턴스가 감소되고 성능이 개선될 수 있다.
도 20은 본 개시의 양태에 따른 3D 메모리 디바이스를 제조하기 위한 개략적인 흐름도(200)를 나타낸다. 211에서, 3D 어레이 디바이스를 위한 기판의 정상 표면 위에 희생층이 증착된다. 그 기판은 단결정절 실리콘 기판과 같은 반도체 기판을 포함한다. 일부 양태에서, 희생층을 증착하기 전에 커버층이 기판 상에서 성장된다. 이 커버층은 기판 위에서 순차적으로 성장되는 단일층 또는 복수의 층을 포함한다. 예를 들어, 커버층은 실리콘 산화물, 실리콘 질화물 및/또는 알루미늄 산화물을 포함할 수 있다. 일부 다른 양태에서, 희생층은 먼저 커버층을 기판 위에 증착하지 않고 증착될 수 있다. 희생층은 단결정질 실리콘, 폴리실리콘, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
희생층 위에, 3D 어레이 디바이스의 층 스택이 만들어진다. 층 스택은 교대로 적층되는 제1 스택 층 및 제2 스택 층을 포함한다. 제1 스택 층은 제1 유전성 층을 포함하고, 제2 스택 층은 제1 유전성 층과 상이한 제2 유전성 층을 포함한다. 일부 양태에서, 제1 및 제2 유전성 중의 하나가 희생 스택 층으로 사용된다.
212에서, 층 스택의 일부분을 계단 구조로 변환하기 위해 계단 형성 공정이 수행된다. 이 계단 형성 공정은, 층 스택의 일부분을 계단 구조로 트리밍하기 위해 사용되는 복수의 에칭을 포함한다. 계단 구조를 덮도록 유전성 층을 증착하기 위해 증착 공정이 수행된다. 계단 구조의 일 측에 있는 유전성 층의 일부분이, 접촉 패드를 위한 인터커넥트 접촉부 또는 접촉 패드를 위한 개구가 구성되는 접촉 영역으로서 사용된다.
또한, 기판의 일부분을 노출시키기 위해 층 스택 및 희생층을 통해 연장되는 채널 구멍이 형성된다. 각 채널 구멍의 측벽 및 바닥 표면에는 기능층 및 채널층이 증착된다. 기능층의 형성은, 채널 구멍의 측벽에 차단층을 증착하고 그 차단층 상에 전하 트랩 층을 증착하며 그리고 그 전하 트랩 층 상에 터널 절연 층을 증착하는 것을 포함한다. 터널 절연 층 상에 증착된 채널층은 반도체 채널로서 기능한다.
또한, 3D 어레이 디바이스의 게이트 라인 슬릿이 형성된다. 수직 방향을 따라, 그 게이트 라인 슬릿은 층 스택을 통해 연장된다. 게이트 라인 슬릿이 에칭된 후에, 희생층의 일부분이 노출된다.
213에서, 희생층이 에칭되고 공동부가 기판 위에 생성된다. 그 공동부는 공동부에 있는 기능층의 차단 층의 바닥 부분을 노출시킨다. 커버층은 기판 상에 증착되는 경우 또한 공동부에서 노출된다. 차단층, 전하 트랩 층 및 터널 절연 층을 포함하여, 공동부에서 순차적으로 노출되는 기능층의 층들이 각각 에칭된다. 그 결과, 기판에 가까운 기능층의 일부분이 공동부에서 제거된다. 커버층은, 증착되면, 기능층의 일부분을 에칭하는 공정 동안에 또는 다른 선택적 에칭 공정에서 에칭된다. 따라서, 기판의 일부분 및 채널층의 일부분이 공동부에서 노출된다.
이후, 공동부에서 폴리실리콘 층과 같은 반도체 층을 성장시키기 위해 증착 공정이 수행된다. 반도체 층은 채널층 및 기판과 접촉한다.
일부 양태에서, 층 스택은 2개의 유전성 스택 층을 포함하고 스택 층 중의 하나는 희생적이다. 희생 스택 층은 공동부를 남기기 위해 214에서 에칭되고, 그 공동부는 전도체 층을 형성하기 위해 전도성 재료로 충전된다.
또한, 유전성 층이 게이트 라인 슬릿의 측벽 및 바닥 표면 상에 증착된다. 바닥 표면 상의 유전성 층의 일부분은 반도체 층을 노출시키기 위해 선택적으로 에칭된다. TiN, W, Cu, Al 및/또는 도핑된 폴리실리콘과 같은 전도성 재료가 게이트 라인 슬릿에 증착되어, 반도체 층과 접촉하는 어레이 공통 소스를 형성한다.
214 후에, 215에서 워드 라인 접촉부, 인터커넥트 접촉부, 비아, 전도체 층 및 연결 패드를 형성하기 위해 에칭 및 증착 공정이 수행된다. 3D 어레이 디바이스는 제1 어레이 디바이스가 된다.
214 후에, 216에서 워드 라인 접촉부, 인터커넥트 접촉부, 비아, 전도체 층 및 연결 패드를 형성하기 위해 에칭 및 증착 공정이 수행된다. 3D 어레이 디바이스는 제2 어레이 디바이스가 된다.
217에서, 제1 어레이 디바이스와 주변 디바이스를 본딩하거나 제1 어레이 디바이스를 주변 디바이스와 체결하여 3D 메모리 구조를 생성하기 위해 플립-칩 본딩 공정이 수행된다. 일부 양태에서, 제1 어레이 디바이스는 거꾸로 뒤집혀서 주변 디바이스 위에 위치된다. 제1 어레이 디바이스와 주변 디바이스의 연결 패드들이 정렬되고 그런 다음에 본딩된다. 제1 어레이 디바이스의 기판이 얇아진 후에, 제1 어레이 디바이스의 접촉 영역에서 비아, 전도체 층 및 연결 패드를 인터커넥트 접촉부 위에 형성하기 위해 에칭 및 증착 공정이 수행된다.
218에서, 3D 메모리 디바이스를 형성하기 위해 3D 메모리 구조의 제2 어레이 디바이스 및 제1 어레이 디바이스를 본딩하기 위해 플립-칩 본딩이 수행된다. 일부 양태에서, 제2 어레이 디바이스는 거꾸로 뒤집혀서 제1 어레이 디바이스 위에 위치된다. 제1 및 제2 어레이 디바이스의 연결 패드들은 정렬되고 그런 다음에 본딩된다. 본딩 공정 후, 제2 어레이 디바이스의 기판이 얇아지고 유전성 층이 증착된다.
219에서, 제1 어레이 디바이스 상의 전도체 층을 노출시키기 위해 제2 어레이 디바이스의 접촉 영역을 통해 개구를 형성하기 위해 에칭 공정이 수행된다. 또한, 제2 어레이 디바이스의 인터커넥트 접촉부 위에 배치되고 또한 그에 연결되는 비아를 형성하기 위해 에칭 및 증착 공정이 수행된다. 그 후, 증착 공정이 수행되어 제1 어레이 디바이스의 노출된 전도체 층 위에 접촉 패드를 형성한다. 접촉 패드는 다른 디바이스와의 연결을 위한 와이어 본딩을 위해 구성된다. 또한, 전도체 층은 증착 공정에서 제2 어레이 디바이스의 인터커넥트 접촉부에 연결되는 비아 위에 형성된다.
도 21 내지 24는 본 개시의 양태에 따른 예시적인 3D 어레이 디바이스(300)의 제조 공정을 개략적으로 나타낸다. 도 21 내지 24에서, 단면도는 Y-Z 평면에 있다.
도 21에 나타나 있는 바와 같이, 3D 어레이 디바이스(300)는 기판(310)을 포함한다. 이 기판(310)은 반도체 층, 예컨대, 도핑되지 않은 또는 가볍게 도핑된 단결정질 실리콘 층을 포함한다.
일부 양태에서, 기판(310)의 정상 부분은 n-형 도펀트로 도핑되어 도핑 영역(311)을 형성한다. 커버층(320)이 도핑 영역(311) 위에 증착된다. 커버층(320)은 희생층이며, 단일 층 또는 복수의 층을 포함할 수 있다. 예를 들어, 커버층(320)은 실리콘 산화물 층 및 실리콘 질화물 층 중의 하나 이상을 포함할 수 있다. 커버층(320)은 CVD, PVD, ALD 또는 이들의 조합에 의해 증착된다. 대안적으로, 커버층(320)은 알루미늄 산화물과 같은 다른 재료를 포함할 수 있다.
커버층(320) 위에 희생층(330)이 증착된다. 희생층(330)은 반도체 재료 또는 유전성 재료를 포함한다. 이하의 설명에서, 일 예로, 희생층(330)은 폴리실리콘 층이다. 희생층(330)이 형성된 후, 층 스택(340)이 증착된다. 층 스택(340)은 복수 쌍의 스택 층(341, 342)을 포함하는데, 즉, 스택 층(341, 342)이 교대로 적층된다.
일부 양태에서, 스택 층(341, 342)은 제1 유전성 층 및 제1 유전성 층과는 다른 제2 유전성 층을 포함한다. 서로 교대로 있는 스택 층(341, 342)은 CVD, PVD, ALD 또는 이들의 임의의 조합을 통해 증착될 수 있다. 이하의 설명에서, 스택 층(341, 342)을 위한 재료(즉, 제1 및 제2 유전성 층)는 각각 실리콘 산화물 및 실리콘 질화물이다. 실리콘 산화물 층은 격리 스택 층으로서 사용될 수 있고, 실리콘 질화물 층은 희생 스택 층으로 사용된다.
또한, 층 스택(340)의 일부분을 채널 구멍 영역(332)에서 계단 구조로 트리밍하기 위해 계단 형성 공정이 수행된다. 계단 구조는 유전성 층(321)을 형성하는 실리콘 산화물과 같은 유전 재료로 덮인다. 계단 형성 공정 동안에, 접촉 영역(333)에 있는 스택 층(341, 342), 커버층(320) 및 희생층(330)은 변하지 않고 유지된다. 3D 어레이 디바이스(300)의 접촉 영역(333)은 접촉 패드를 위한 인터커넥트 접촉부 또는 접촉 패드를 위한 개구를 위해 구성된다. 접촉 영역(333)에 있는 스택 층(341, 342)은, 도 22에 나타나 있는 바와 같이, 나머지 희생 층(330) 및 나머지 커버층(320) 위에 층 스택(347)을 형성한다. 층 스택(347)은 스택 층(341, 342), 즉 서로 교대로 있는 제1 및 제2 유전성 층을 포함하고, 유전성 층(321)과 함께 유전성 영역을 형성한다. 수평으로, 층 스택(347)은 계단 구조와 층 스택(346)의 일 측, 예를 들어, 계단 구조의 좌측에 있고, 계단 구조는 층 스택(340, 347) 사이에 있다. 계단 구조와 층 스택(347)은 도핑 영역(311) 위에 증착되는 유전성 층(321)의 일부분에 의해 분리된다.
도 23은 본 개시의 양태에 따른 특정 단계에서의 3D 어레이 디바이스(300)의 개략적인 단면도를 나타낸다. 층 스택(340)이 만들어진 후, 채널 구멍(350)이 형성된다. 도 23에 나타나 있는 채널 구멍(350)의 수량, 치수 및 배치는 예시적이며 구조 및 제조 방법을 설명하기 위한 것이다.
채널 구멍(350)은, 층 스택(340), 희생층(330) 및 커버층(320)을 통과하여 도핑 영역(311)에 부분적으로 침투하는 원통 형상 또는 필라 형상을 가질 수 있다. 채널 구멍(350)이 형성된 후, 채널 구멍의 측벽 및 바닥에는 기능층(351)이 증착된다. 기능층(351)은 채널 구멍의 측벽 및 바닥에 있는 차단층, 이 차단층의 표면에 있는 전하 트랩 층 및 이 전하 트랩 층의 표면에 있는 터널 절연 층을 포함한다.
일부 양태에서, 기능층(351)은 이하 설명에서 사용되는 ONO 구조를 포함한다. 예를 들어, 실리콘 산화물 층이 차단층으로서 증착되고, 실리콘 질화물 층이 전하 트랩 층으로서 증착되며 다른 실리콘 산화물 층이 터널 절연 층으로서 증착된다. 터널 절연 층 상에는, 폴리실리콘 층이 채널층(355)으로서 증착된다. 채널 구멍과 마찬가지로, 채널층(355)도 층 스택(340)을 통과하여 도핑 영역(311) 안으로 연장된다. 채널층(355)이 형성된 후에, 채널 구멍(350)은 산화물 재료로 충전된다. 채널 구멍(350)은, 전도성 재료(예를 들어, 금속(W))을 포함하고 채널층(355)과 접촉하는 플러그에 의해 시일링된다.
또한, 게이트 라인 슬릿(360)은 건식 에칭 공정 또는 건식 에칭 공정과 습식 에칭 공정의 조합으로 형성된다. 게이트 라인 슬릿(360)은 Z 방향으로 층 스택(340)을 통과하여 희생층(330)에 도달하거나 부분적으로 침투한다. 그래서, 게이트 라인 슬릿(360)의 바닥에서, 희생층(330)의 일부분이 노출된다. 게이트 라인 슬릿(360)의 측벽 및 바닥에 스페이서 층(나타나 있지 않음)이 증착되고, 슬릿(360)의 바닥에 있는 스페이서 층의 일부분이 에칭에 의해 제거되어 희생층(330)을 다시 노출시킨다. 희생층(330)이 에칭된다. 희생층(330)의 제거에 의해, 공동부가 생성되고 또한 커버층(320) 및 채널 구멍(350)에 형성된 차단층의 바닥 부분이 노출된다. 차단층, 전하 트랩 층 및 터널 절연 층의 일부분이 에칭되어, 채널층(355)의 바닥 부분이 노출된다. 기능층(351)의 바닥 부분이 에칭될 때 또는 추가적인 선택적 에칭 공정에서 커버층(320)이 제거되어, 도핑 영역(311)의 정상 표면이 노출된다.
공동부는 반도체 재료, 예를 들어, 폴리실리콘으로 충전되어 반도체 층(331)을 형성한다. 반도체 층(331)은 도핑 영역(311) 및 채널층(355)의 노출된 부분의 표면 상에 증착된다. 또한, 희생 스택 층(342)은 에칭으로 제거되고, W와 같은 전기 전도성 재료를 포함하는 전도체 층(345)으로 교체된다. 도 23에 나타나 있는 바와 같이, 전도체 층(345)이 형성된 후에, 층 스택(340)은 층 스택(346)이 된다. 층 스택(346)은 서로 교대로 있는 스택 층(341, 345)을 포함한다. 층 스택(346, 347)의 스택 층(341)은 동일한데, 양 스택의 층(341)은 동일한 재료로 동시에 형성되기 때문이다.
층 스택(346)에서, 각 전도체 층(345)은 Y 방향을 따라 또는 X-Y 평면에서 NAND 메모리 셀의 하나 이상의 열을 전기적으로 연결하도록 구성되고, 또한 3D 어레이 디바이스(300)를 위한 워드 라인으로서 구성된다. 채널 구멍(350)에 형성된 채널층(355)은 Z 방향을 따라 NAND 스트링을 전기적으로 연결하도록 구성되고 또한 3D 어레이 디바이스(300)를 위한 비트 라인으로서 구성된다.
게이트 라인 슬릿(360)은 전도성 재료(361)(예컨대, 도핑된 폴리실리콘) 및 전도성 플러그(362)(예컨대, 금속(W)을 가짐)로 충전된다. 일부 양태에서, 충전된 게이트 라인 슬릿은 3D 어레이 디바이스(300)를 위한 어레이 공통 소스가 된다.
그 후, 워드 라인 접촉부(371) 및 인터커넥트 접촉부(372, 373)를 위한 개구가 형성된다. 이 개구들은 각각 접촉부(371-373)를 형성하기 위해 전도성 재료(예를 들어, W, Co, Cu, Al 또는 이들의 임의의 조합)로 충전된다. 도 24에 나타나 있는 바와 같이, 인터커넥트 접촉부(373)는 접촉 영역(333)에서 계단 구조의 일측에형성된다. 계단 구조는 접촉부(372-373)와 층 스택(346) 사이에 있다. 인터커넥트 접촉부(373)는 층 스택(347)을 통과해 연장되고 층 스택(347)과 희생층(330) 사이의 레벨에 도달한다. 그래서, 인터커넥트 접촉부(373)와 희생층(330)은 유전성 층(321)의 일부분에 의해 전기적으로 절연된다. 일부 양태에서, 인터커넥트 접촉부(372)는 접촉부(373)와 계단 구조 사이에 배치되어, 수직으로 도핑 영역(311)에 도달하도록 연장된다. 대안적으로, 인터커넥트 접촉부(372)는 유전성 층(321)에서 도핑 영역(311) 위의 레벨까지 연장될 수 있다. 일부 다른 양태에서, 인터커넥트 접촉부(372)는 층 스택(347)을 통과하고 층 스택(347)과 희생층(330) 사이의 레벨까지 연장된다. 인터커넥트 접촉부(372, 373)는 층 스택(347) 및 유전성 층(321)을 포함하는 유전성 영역에 배치되고, 유전성 영역은 기판(310)에 대해 어레이 디바이스(300)의 층 스택(346)과 NAND 메모리 셀의 옆에 있다.
어레이 디바이스(100)의 비아(174), 전도체 층(175) 및 비아(176)의 형성과 유사하게, 비아(374), 전도체 층(375) 및 비아(376)를 형성하기 위해 에칭 및 증착 공정이 수행된다. W, Co, Cu, Al 또는 이들의 조합과 같은 전도성 재료가 사용될 수 있다. 비아(374, 376) 및 전도성 층(375)은 각각 접촉부(371-373), 플러그(362) 및 대응하는 NAND 스트링의 상단부에 연결된다.
또한, 연결 패드(177-179)의 형성과 유사하게, 연결 패드(377, 378, 379)를 만들기 위해 에칭 및 증착 공정이 수행된다. W, Co, Cu, Al 또는 이들의 조합과 같은 전도성 재료가 사용될 수 있다. 연결 패드(377)는 각각 워드 라인 접촉부(371), 플러그(362) 및 대응하는 NAND 스트링의 상단부에 연결된다. 연결 패드(378-379)는 인터커넥트 접촉부(372-373)에 각각 연결된다.
도 23을 참조하면, 게이트 라인 슬릿(360)이 전도성 재료(361) 및 전도성 플러그(362)로 충전된 후, 워드 라인 접촉부(381) 및 인터커넥트 접촉부(382)가 형성되고 3D 어레이 디바이스(300)는 3D 어레이 디바이스(380)가 된다. 접촉부(381-382)의 형성은 어레이 디바이스(300)의 접촉부(371-372)와 유사할 수 있다. 도 25에 나타나 있는 바와 같이, 층 스택(347)은 접촉 영역(383)에 배치되고, 인터커넥트 접촉부(381-382), 계단 구조 및 층 스택(346)은 채널 구멍 영역(389)에 배치된다. 접촉 영역(383)에 있는 층 스택(347)의 일부분이 접촉 패드를 위한 개구를 위해 구성된다. 층 스택(347) 및 유전성 층(321)의 일부분은, 층 스택(346) 및 NAND 메모리 셀의 옆에 있는 유전성 영역을 형성한다. 일부 양태에서, 인터커넥트 접촉부(382)는 도핑 영역(311)에 도달하도록 연장된다. 대안적으로, 인터커넥트 접촉부(382)는 유전성 층(321)의 도핑 영역(311) 위의 레벨까지 연장될 수 있다. 일부 다른 양태에서, 인터커넥트 접촉부(382)는 층 스택(347)을 통과할 수 있고 층 스택(347)과 희생층(330) 사이의 레벨까지 연장될 수 있다. 접촉부(381-382)의 전도성 재료는 W, Co, Cu, Al 또는 이들의 조합을 포함할 수 있다.
어레이 디바이스(300)의 비아(374), 전도성 층(375) 및 비아(376)의 형성과 유사하게, 비아(384), 전도체 층(385) 및 비아(386)를 형성하기 위해 에칭 및 증착 공정이 수행된다. W, Co, Cu, Al 또는 이들의 조합과 같은 전도성 재료가 사용될 수 있다. 비아(384, 386) 및 전도체 층(385)은 각각 접촉부(381-382), 플러그(362) 및 대응하는 NAND 스트링의 상단부에 연결된다.
그 후, 연결 패드(377-378)의 형성과 유사하게, 연결 패드(387, 388)를 만들기 위해 에칭 및 증착 공정이 수행된다. W, Co, Cu, Al 또는 이들의 조합과 같은 전도성 재료가 사용될 수 있다. 연결 패드(387)는 각각 워드 라인 접촉부(381), 플러그(362) 및 대응하는 NAND 스트링의 상단부에 연결된다. 연결 패드(388)는 인터커넥트 접촉부(382)에 각각 연결된다.
도 26은 본 개시의 양태에 따른 주변 디바이스(390)를 단면도로 개략적으로 나타낸다. 주변 디바이스(390)는 반도체 기판(391)(예를 들어, 단결정질 실리콘 기판)을 포함할 수 있다. 주변 CMOS 회로(예를 들어, 제어 회로)(나타나 있지 않음)가 기판(391) 상에 만들어지고, 3D 어레이 디바이스(300, 380)의 작동을 용이하게 하기 위해 사용된다. 하나 이상의 유전성 재료를 포함하는 유전성 층(392)이 기판(391) 위에 증착된다. 유전성 층(392)에는, 연결 패드(393, 394, 395)와 같은 연결 패드 및 비아가 형성된다. 연결 패드(393, 395)는 3D 어레이 디바이스(300)와의 상호 연결을 위해 구성되며, 전도성 재료(예컨대, W, Co, Cu 또는 Al 또는 이들의 임의의 조합)를 포함한다.
도 27은 본 개시의 양태에 따른 제조 공정의 특정 단계에서 예시적인 3D 메모리 구조(398)를 나타낸다. 도 27의 단면도는 Y-Z 평면에 있다. 3D 메모리 디바이스(398)는 플립-칩 본딩 공정에서 도 24에 나타나 있는 3D 어레이 디바이스(300)와 도 26에 나타나 있는 주변 디바이스(390)를 본딩하여 형성된다.
일부 양태에서, 3D 어레이 디바이스(300)는 수직으로 뒤집히고 주변 디바이스(390) 위에서 거꾸로 된다. 정렬이 이루어진 후, 예를 들어 연결 패드(377-379)가 연결 패드(393-395)와 각각 정렬된 후에, 3D 어레이 디바이스(300)와 주변 디바이스(390)는 서로 마주 보게 함께 결합되고 본딩된다. 층 스택(346) 및 주변 CMOS 회로는 도핑 영역(311)과 기판(391) 사이에 개재된다. 일부 양태에서, 땜납 또는 전도성 접착제가 정렬된 연결 패드를 본딩하기 위해 사용된다. 그래서, 연결 패드(377~379)는 연결 패드(393~395)에 각각 연결된다. 3D 어레이 디바이스(300)와 주변 디바이스(390)는, 플립- 칩 본딩 공정이 완료된 후에, 전기적으로 연통한다.
그 후, 3D 어레이 디바이스(300)의 기판(310)은 박육화 공정에 의해 얇게 된다. 유전성 층(312)은 증착에 의해 도핑 영역(311) 위에서 성장된다. 비아(113-114), 전도체 층(115-116) 및 연결 패드(117)의 형성과 유사하게, 비아(313, 314), 전도체 층(315, 316) 및 연결 패드(317)를 각각 형성하기 위해 에칭 및 증착 공정이 수행된다. 비아(313)가 도핑 영역(311)을 통과하고 또한 비아(314)가 도핑 영역(311) 및 희생층(330)을 통과함에 따라, 비아(313, 314)를 형성하기 위해 개구가 전도성 재료로 충전되기 전에 개구의 측벽 상에서 유전성 층이 성장된다. 전도체 층(316)은 또한 전도체 요소로 지칭될 수 있고 비아(314) 및 인터커넥트 접촉부(373) 위에 형성되고 또한 그에 연결된다. 전도체 층(315) 및 인터커넥트 접촉부(372) 위에 형성되고 또한 그에 연결되는 연결 패드(317)는 3D 어레이 디바이스(300, 380) 사이의 연결을 위해 구성된다.
도 28은 본 개시의 양태에 따른 제조 공정의 특정 단계에서의 예시적인 3D 메모리 디바이스(399)를 나타낸다. 도 28의 단면도는 Y-Z 평면에 있다. 3D 메모리 디바이스(399)는 도 27에 나타나 있는 3D 메모리 구조(398)(3D 어레이 디바이스(300) 및 주변 디바이스(390)를 포함함) 및 3D 어레이 디바이스(380)를 포함한다. 주변 디바이스(390)는 메모리 디바이스(399)를 제어하도록 구성된다.
3D 메모리 구조(398) 및 어레이 디바이스(380)는, 도 28에 나타나 있는 바와 같이, 3D 메모리 디바이스(399)를 형성하기 위해 플립-칩 본딩 방법에 의해 본딩된다. 일부 양태에서, 3D 어레이 디바이스(380)는 수직으로 뒤집히고 메모리 구조(398) 위에서 거꾸로 된다. 정렬 후에, 3D 어레이 디바이스(380)와 메모리 구조(398)는 함께 결합되고 본딩된다. 일부 양태에서, 연결 패드(388)를 연결 패드(317)에 본딩하기 위해 땜납 또는 전도성 접착제가 사용된다. 그래서, 연결 패드(388)는 연결 패드(317)에 각각 연결된다. 3D 어레이 디바이스(380)와 주변 디바이스(390)는, 플립-칩 본딩 공정이 완료된 후에, 전기적으로 연통한다.
또한, 3D 어레이 디바이스(380)의 기판(310)은 박육화 방법을 사용하여 얇게 된다. 유전성 층(318)은 증착 공정에 의해 도핑 영역(311) 위에 형성된다. 도 28에 나타나 있는 바와 같이, 개구(322)가 예를 들어 건식 에칭 공정 또는 건식 및 습식 에칭 공정의 조합에 의해 만들어진다. 개구(322)는 또한 일부 양태에서 트렌치로 간주될 수 있다. 개구(322)는 어레이 디바이스(380)의 유전성 층(318), 도핑 영역(311), 커버층(320), 희생층(330), 층 스택(347) 및 유전성 층(321)을 통과하고 또한 어레이 디바이스(300)의 유전성 층(312)을 부분적으로 통과하여, 개구(322)의 바닥에서 어레이 디바이스(300) 상의 전도체 층(316)을 노출시킨다. 개구(322)는 인터커넥트 접촉부(372, 382) 옆에 있거나, 주변 디바이스(390)에 대해 계단 구조 및 층 스택(346)의 일측에 있다. 개구(322)가 어레이 디바이스(380)의 층 스택(347)을 통과함에 따라, 개구(322)가 만들어진 후, 층 스택(347)의 일부분이 제거된다. 개구(322)의 형성 후 층 스택(347)의 나머지 부분은 여전히 층 스택(347)으로 간주될 수 있다. 나머지 층 스택(347)은 적어도 부분적으로 개구(322)를 둘러싸고, 유전성 층(321)이 어레이 디바이스(380)의 층 스택(346)과 NAND 메모리 셀의 옆에 있는 유전성 영역을 형성한다.
3D 메모리 디바이스(199)의 비아(124)의 형성과 유사한 방식으로 인터커넥트 접촉부(382) 위에 비아(324)가 형성된다. 격리를 위해 비아(324)와 도핑 영역(311) 사이에 유전성 층이 형성된다.
또한, 접촉 패드(325) 및 전도체 층(326, 327)은 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 조합과 같은 증착 공정에 의해 형성된다. 접촉 패드(325) 및 전도체 층(326, 327)을 위한 전도성 재료는 예를 들어 W, Co, Cu, Al 또는 이들의 조합을 포함할 수 있다. 도 28에 나타나 있는 바와 같이, 전도체 층(326, 327)은 각각 비아(324) 및 반도체 층(331) 위에 배치된다. 전도체 층(326)은 비아(324)를 통해 인터커넥트 접촉부(382)에 연결된다. 접촉 패드(325)는 3D 메모리 디바이스(399) 및 다른 디바이스 사이의 연결을 위해 구성되며, 본딩 와이어는 접촉 패드(325) 상에 본딩될 수 있다.
접촉 패드(325)는 3D 어레이 디바이스(300)에서 개구(322) 내에 형성된다. 측방에서, 접촉 패드(325)는 인터커넥트 접촉부(372, 382)의 옆에서 그리고 계단 구조 및 층 스택(346)의 일측에서 유전성 층(312)에 의해 둘러싸인다. 수직 방향으로, 접촉 패드(325)는 유전성 층(312) 상에 그리고 전도체 층(316) 및 인터커넥트 접촉부(373) 위에 형성되고 그 전도체 층과 인터커넥트 접촉부에 연결된다. 접촉 패드(325)는 인터커넥트 접촉부(373)를 통해 주변 디바이스(390)의 연결 패드(395)에 연결된다. 또한 수직 방향을 따라 접촉 패드(325)는 어레이 디바이스(300, 380)의 층 스택(347) 사이 그리고/또는 어레이 디바이스(380)와 주변 디바이스(390) 사이에 배치된다. 접촉 패드(325)는 또한 층 스택(346)의 레벨 사이에, 어레이 디바이스(300, 380)의 NAND 메모리 셀의 레벨 사이에 또는 주변 디바이스(390)에 대한 어레이 디바이스(380) 아래의 레벨에 배치될 수 있다.
일부 양태에서, 개구(322)는 어레이 디바이스(300)의 도핑 영역(311) 아래의 레벨, 예를 들어 어레이 디바이스(300)의 층 스택(347) 내부의 위치에 도달한다. 예들 들어, 인터커넥트 접촉부(373)가 만들어질 때, 접촉부(373)의 바닥은 층 스택(347) 내부에 배치될 수 있다. 선택적으로, 개구(322)는 어레이 디바이스(300)의 층 스택(347)에 도달하여 이를 노출시킬 수 있고, 접촉 패드(325)는 층 스택(347) 내에서 접촉부(373)의 단부 위에 형성될 수 있다.
그 후, 부동태화 층(328)이 CVD 또는 PVD로 증착되며, 3D 메모리 디바이스(399)의 제조를 완료하기 위해 다른 제조 단계 또는 공정이 수행된다. 다른 제조 단계 또는 공정의 세부 사항은 단순성을 위해 생략된다.
도 28에 나타나 있는 바와 같이, 어레이 디바이스(300)에 접촉 패드(325)가 형성된다. 접촉 패드(325)가 어레이 디바이스(380)에 구성되면, 어레이 디바이스(380, 300) 모두에 인터커넥트 접촉부가 만들어져야 한다. 그래서 기생 캐패시턴스가 증가할 수 있고 3D 메모리 디바이스(399)의 고속 작동에 영향을 줄 수 있다. 그러므로, 어레이 디바이스(300)에 형성된 접촉 패드(325)는 디바이스(399)의 성능을 개선할 수 있다.
3D 메모리 디바이스(199)의 개구(122)와 유사하게, 개구(322)는 3D 메모리 디바이스(399)에 대한 폴리실리콘 결함 수리를 위한 수소 확산을 개선할 수 있다. 일부 양태에서, 하나 이상의 추가 개구(나타나 있지 않음)가 유전성 층(312) 위에 유전성 영역과 같은 기능 구조가 없는 영역에 형성된다. 추가 개구는 어레이 디바이스(300)를 노출시킬 수 있다. 선택적으로, 추가 개구는, 개구(322)가 만들어질 때 형성될 수 있다. 추가 개구는 또한 추가 트렌치일 수 있다. 일부 양태에서, 추가 개구는 개구(322) 주위에 그리고/또는 층 스택(346) 또는 어레이 디바이스(380)의 NAND 메모리 셀 주위에 배치된다. 선택적으로, 추가 개구 중의 일부는 개구(322)와 병합되어 더 큰 개구를 형성할 수 있다. 특정 양태에서, 추가 개구 중의 일부는 유전성 층(318), 도핑 영역(311), 층 스택(347) 및 어레이 디바이스(380)의 유전성 층(321)을 통과하고, 또한 어레이 디바이스(300)의 유전성 층(312)을 부분적으로 통과한다. 추가 개구는 수소의 확산, 3D 메모리 디바이스(399)의 품질과 수율을 더 개선할 수 있다. 수소 확산 공정이 완료된 후에, 추가 개구가 유전성 재료(예컨대, 실리콘 질화물)로 충전되어 추가적인 유전성 영역을 형성한다. 이 추가적인 유전성 영역은 어레이 디바이스(300) 위에 있고 그와 연결될 수 있다.
본 명세서에서 특정 양태를 사용하여 본 개시의 원리 및 구현예를 설명하지만, 그 양태에 대한 전술한 설명은 단지 본 개시의 이해를 돕기 위한 것이다. 또한, 위에서 언급한 서로 다른 실시예의 특징을 결합하여 추가적인 양태를 형성할 수 있다. 당업자는 본 개시의 아이디어에 따라 특정 구현예 및 적용 범위에 대한 수정을 가할 수 있다. 따라서, 본 명세서의 내용은 본 개시를 한정하는 것으로 해석되어서는 안 된다.

Claims (26)

  1. 3차원(3D) 메모리 디바이스를 제조하기 위한 방법으로서,
    제1 어레이 디바이스 및 제2 어레이 디바이스를 갖는 스택형 디바이스를 준비하는 단계 - 상기 제1 어레이 디바이스는 제1 어레이 디바이스의 표면측에 있는 복수의 제1 전방 패드, 상기 제1 어레이 디바이스의 이면측에 있는 복수의 제1 후방 패드, 및 상기 복수의 제1 전방 패드의 일부분에 연결되는 복수의 인터커넥트 접촉부를 포함하고, 상기 제2 어레이 디바이스는, 제2 어레이 디바이스의 표면측에 있고 상기 복수의 제1 후방 패드에 본딩되는 복수의 제2 전방 패드를 포함함 -;
    상기 제2 어레이 디바이스의 이면측에 개구를 형성하는 단계; 및
    상기 제1 어레이 디바이스에 대한 상기 복수의 제2 전방 패드에 근접한 레벨에서, 상기 개구에 배치되고 상기 복수의 인터커넥트 접촉부 중의 하나 이상 위에서 그에 연결되는 하나 이상의 접촉 패드를 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 스택형 디바이스를 준비하는 단계는,
    상기 제1 어레이 디바이스의 제1 기판 위에 복수의 제1 메모리 셀을 형성하는 단계; 및
    상기 제2 어레이 디바이스의 제2 기판 위에 복수의 제2 메모리 셀을 형성하는 단계
    를 포함하는, 방법.
  3. 제1항에 있어서,
    상기 스택형 디바이스를 준비하는 단계는,
    복수의 제2 전방 패드를 복수의 제1 후방 패드에 본딩하기 전에, 복수의 인터커넥트 접촉부 중의 하나 이상 위에 배치되고 또한 그에 연결되는 하나 이상의 전도체 요소를 형성하는 단계를 더 포함하는, 방법.
  4. 제3항에 있어서,
    상기 제2 어레이 디바이스의 이면측에 상기 개구를 형성하는 단계는, 하나 이상의 전도체 요소를 노출시키기 위해 제2 어레이 디바이스를 통해 개구를 형성하는 단계를 포함하는, 방법.
  5. 제3항에 있어서,
    상기 하나 이상의 접촉 패드를 형성하는 단계는, 하나 이상의 전도체 요소 위에 배치되고 또한 그에 연결되는 하나 이상의 접촉 패드를 형성하는 단계를 포함하는, 방법.
  6. 제2항에 있어서,
    상기 하나 이상의 접촉 패드는 상기 제1 어레이 디바이스에 대한 상기 복수의 제2 메모리 셀의 레벨에 또는 그 아래에 형성되는, 방법.
  7. 제2항에 있어서,
    상기 복수의 제1 메모리 셀을 형성하는 단계는,
    서로 교대로 적층되는 복수의 제1 유전성 층 및 복수의 제1 전도체 층을 포함하는 제1 층 스택을 형성하는 단계; 및
    상기 제1 층 스택을 통해 복수의 제1 메모리 셀을 형성하는 단계
    를 포함하는, 방법.
  8. 제7항에 있어서,
    상기 제1 층 스택을 통해 상기 복수의 제1 메모리 셀을 형성하는 단계는, 상기 제1 층 스택의 일부분을 트리밍(trimming)하여 계단 구조를 형성하는 단계를 포함하는, 방법.
  9. 제7항에 있어서,
    상기 방법은, 상기 제1 층 스택의 옆에 제2 층 스택을 형성하는 단계를 더 포함하고,
    상기 제2 층 스택은 서로 교대로 적층되는 복수의 제2 유전성 층 및 복수의 제3 유전성 층을 포함하고, 상기 복수의 인터커넥트 접촉부의 일부분이 상기 제2 층 스택을 통과하는, 방법.
  10. 제7항에 있어서,
    상기 제1 층 스택을 통해 상기 복수의 제1 메모리 셀을 형성하는 단계는,
    제1 층 스택을 통해 연장되고 차단층, 전하 트랩 층 및/또는 터널 절연 층을 포함하는 기능층을 형성하는 단계; 및
    채널층을 형성하는 단계
    를 더 포함하고,
    상기 채널층은 상기 제1 층 스택을 통해 연장되고 복수의 제1 메모리 셀의 일부분을 연결하며, 상기 기능층은 채널층과 제1 층 스택 사이에 있는, 방법.
  11. 제2항에 있어서,
    상기 복수의 제2 메모리 셀을 형성하는 단계는,
    서로 교대로 적층되는 복수의 제4 유전성 층 및 복수의 제2 전도체 층을 포함하는 제3 층 스택을 형성하는 단계; 및
    상기 제3 층 스택을 통해 복수의 제2 메모리 셀을 형성하는 단계
    를 포함하는, 방법.
  12. 제11항에 있어서,
    상기 개구 주위에 그리고/또는 제3 층 스택 주위에 하나 이상의 트렌치(trench)를 형성하는 단계; 및
    상기 하나 이상의 트렌치를 유전성 재료로 충전하는 단계
    를 더 포함하는 방법.
  13. 제1항에 있어서,
    상기 복수의 제1 전방 패드를 주변 디바이스의 표면측에 있는 복수의 제3 전방 패드에 본딩하는 단계를 더 포함하는 방법.
  14. 3차원(3D) 메모리 디바이스로서,
    제1 어레이 디바이스 및 제2 어레이 디바이스를 갖는 스택형 디바이스 - 상기 제1 어레이 디바이스는 제1 어레이 디바이스의 표면측에 있는 복수의 제1 전방 패드, 상기 제1 어레이 디바이스의 이면측에 있는 복수의 제1 후방 패드, 및 상기 복수의 제1 전방 패드의 일부분에 연결되는 복수의 인터커넥트 접촉부를 포함하고, 상기 제2 어레이 디바이스는 제2 어레이 디바이스의 표면측에 있고 복수의 제1 후방 패드에 본딩되는 복수의 제2 전방 패드를 포함함 -;
    상기 제2 어레이 디바이스의 이면측에 있는 개구; 및
    상기 제1 어레이 디바이스에 대한 상기 복수의 제2 전방 패드에 근접한 레벨에서, 상기 개구의 바닥에서 복수의 인터커넥트 접촉부 중의 하나 이상 위에 배치되고 또한 그에 연결되는 하나 이상의 접촉 패드
    를 포함하는, 3D 메모리 디바이스.
  15. 제14항에 있어서,
    상기 제1 어레이 디바이스는 제1 기판 위에 있는 복수의 제1 메모리 셀을 더 포함하고,
    상기 제2 어레이 디바이스는 제2 기판 위에 있는 복수의 제2 메모리 셀을 더 포함하는, 3D 메모리 디바이스.
  16. 제14항에 있어서,
    하나 이상의 접촉 패드와 상기 복수의 인터커넥트 접촉부 중의 하나 이상 사이에 배치되고 또한 그에 연결되는 하나 이상의 전도체 요소를 더 포함하는 3D 메모리 디바이스.
  17. 제15항에 있어서,
    상기 하나 이상의 접촉 패드는 상기 제1 어레이 디바이스에 대한 상기 복수의 제2 메모리 셀의 레벨과 상기 복수의 제1 메모리 셀의 레벨 사이에 형성되는, 3D 메모리 디바이스.
  18. 제15항에 있어서,
    상기 하나 이상의 접촉 패드는 상기 제1 어레이 디바이스에 대한 상기 복수의 제2 메모리 셀의 레벨에 또는 그 아래에 형성되는, 3D 메모리 디바이스.
  19. 제15항에 있어서,
    상기 제1 어레이 디바이스는, 서로 교대로 적층되는 복수의 제1 유전성 층 및 복수의 제1 전도체 층을 포함하는 제1 층 스택을 포함하고, 상기 복수의 제1 메모리 셀은 상기 제1 스택을 통해 배치되는, 3D 메모리 디바이스.
  20. 제19항에 있어서,
    상기 제1 어레이 디바이스는 상기 제1 층 스택의 일부분을 트리밍하여 형성되는 계단 구조를 더 포함하는, 3D 메모리 디바이스.
  21. 제19항에 있어서,
    상기 제1 어레이 디바이스는 상기 제1 층 스택의 옆에 있는 제2 층 스택을 더 포함하고, 제2 층 스택은 서로 교대로 적층되는 복수의 제2 유전성 층 및 복수의 제3 유전성 층을 포함하고, 상기 복수의 인터커넥트 접촉부의 일부분이 상기 제2 층 스택을 통과하는, 3D 메모리 디바이스.
  22. 제19항에 있어서,
    상기 제1 어레이 디바이스는,
    상기 제1 층 스택을 통해 연장되고 상기 복수의 제1 메모리 셀의 일부분을 연결하는 채널층; 및
    제1 층 스택을 통해 연장되고 채널층과 제1 층 스택 사이에 형성되고, 차단층, 전하 트랩 층 및/또는 터널 절연 층을 포함하는 기능층을 더 포함하는, 3D 메모리 디바이스.
  23. 제15항에 있어서,
    상기 제2 어레이 디바이스는 서로 교대로 적층되는 복수의 제4 유전성 층 및 복수의 제2 전도체 층을 더 포함하며, 상기 복수의 제2 메모리 셀은 상기 제2 층 스택을 통해 배치되는, 3D 메모리 디바이스.
  24. 제23항에 있어서,
    상기 개구 및/또는 제3 층 스택 주위에서 제1 어레이 디바이스 위에 있는 하나 이상의 유전성 영역을 더 포함하는 3D 메모리 디바이스.
  25. 제14항에 있어서,
    주변 디바이스를 더 포함하고, 상기 주변 디바이스는 이 주변 디바이스의 표면측에 있고 상기 복수의 제1 전방 패드에 본딩되는 복수의 제3 전방 패드를 포함하는, 3D 메모리 디바이스.
  26. 3차원(3D) 메모리 디바이스로서,
    제1 어레이 디바이스 및 제2 어레이 디바이스를 갖는 스택형 디바이스 - 상기 제1 어레이 디바이스는 제1 어레이 디바이스의 표면측에 있는 복수의 제1 전방 패드, 상기 제1 어레이 디바이스의 이면측에 있는 복수의 제1 후방 패드, 및 상기 복수의 제1 전방 패드의 일부분에 연결되는 복수의 인터커넥트 접촉부를 포함하고, 상기 제2 어레이 디바이스는 제2 어레이 디바이스의 표면측에 있고 복수의 제1 후방 패드에 본딩되는 복수의 제2 전방 패드를 포함함 -; 및
    상기 제1 어레이 디바이스에 대한 상기 복수의 제2 전방 패드에 근접한 레벨에서 복수의 인터커넥트 접촉부 중의 하나 이상 위에 배치되고 또한 그에 연결되는 하나 이상의 접촉 패드
    를 포함하는 3D 메모리 디바이스.
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