TWI771902B - 三維記憶體元件的接觸焊墊及其製造方法 - Google Patents

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肖亮
王永慶
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大陸商長江存儲科技有限責任公司
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Abstract

提供了三維(3D)NAND記憶體元件和方法。在一個方面中，一種製造方法包括：製備具有第一陣列元件和第二陣列元件的堆疊元件；在第二陣列元件的背側上形成開口；以及在該開口中形成一個或多個接觸焊墊。該第一陣列元件包括在該第一陣列元件的面側上的第一正面焊墊和在該第一陣列元件的背側上的第一背面焊墊。該第二陣列元件包括在該第二陣列元件的面側上並且與第一背面焊墊鍵合的第二正面焊墊。一個或多個接觸焊墊相對於第一陣列元件設置在接近第二正面焊墊的層級處。

Description

三維記憶體元件的接觸焊墊及其製造方法
本發明有關於半導體技術的領域，並且具體地，有關於三維(3D)記憶體元件及其製造方法。
反及(NAND)記憶體是非揮發性類型的記憶體，其不需要電力來保持所儲存的資料。對消費電子、雲端計算和大數據增加的需求帶來了對更大容量和更好性能的NAND記憶體的持久需求。隨著常規二維(2D)NAND記憶體接近其物理極限，三維(3D)NAND記憶體現在扮演著重要角色。3D NAND記憶體在單一裸晶上使用多個堆疊層來實現更高密度、更高容量、更快性能、更低功耗和更好成本效率。
3D NAND記憶體元件可以包括堆疊在一起的周邊元件、第一陣列元件和第二陣列元件。例如，周邊元件可以佈置在堆疊體的底部處，並且第二陣列元件可以佈置在頂部上。可以在第二陣列元件上形成鍵合鍵合導線的接觸焊墊。可以在第一陣列元件和第二陣列元件中形成觸點，以將接觸焊墊連接到周邊元件。然而，第一陣列元件和第二陣列元件中的觸點可能導致可能影響3D NAND記憶體元件的高速操作的寄生電容。另外，第一陣列元件和第二陣列元件常常包含需要氫來修復晶體缺陷的多晶矽(polysilicon)層。第二陣列元件的多晶矽層靠近堆疊體的頂部，並且可以接收到足夠的氫用於缺陷修復。但是，設置在第二陣列結構之下的第一陣列元件的多晶矽層可能無法接收足夠的氫用於 缺陷修復。所發明的元件和方法是針對解決以上闡述的一個或多個問題以及其他問題。
在本發明的一個方面中，一種用於3D記憶體元件的製造方法包括：製備具有第一陣列元件和第二陣列元件的堆疊元件；在第二陣列元件的背側上形成開口；以及形成設置在開口中的一個或多個接觸焊墊。第一陣列元件包括在第一陣列元件的面側上的第一正面焊墊、在第一陣列元件的背側上的第一背面焊墊、以及連接到第一正面焊墊的一部分的互連觸點。第二陣列元件包括在第二陣列元件的面側上並且與第一背面焊墊鍵合的第二正面焊墊。一個或多個接觸焊墊佈置在互連觸點中的一個或多個互連觸點之上並且連接到互連觸點中的一個或多個互連觸點，並且一個或多個接觸焊墊相對於第一陣列元件在接近第二正面焊墊的層級處。
在本發明的另一方面中，一種3D記憶體元件包括：具有第一陣列元件和第二陣列元件的堆疊元件；在第二陣列元件的背側上的開口；以及在開口的底部處的一個或多個接觸焊墊。第一陣列元件包括在第一陣列元件的面側上的第一正面焊墊、在第一陣列元件的背側上的第一背面焊墊、以及連接到第一正面焊墊的一部分的互連觸點。第二陣列元件包括在第二陣列元件的面側上並且與第一背面焊墊鍵合的第二正面焊墊。一個或多個接觸焊墊設置在互連觸點中的一個或多個互連觸點之上並且連接到互連觸點中的一個或多個互連觸點，並且一個或多個接觸焊墊相對於第一陣列元件在接近第二正面焊墊的層級處。
在本發明的另一方面中，一種3D記憶體元件包括具有第一陣列元件和第二陣列元件的堆疊元件以及一個或多個接觸焊墊。第一陣列元件包括在第一陣列元件的面側上的第一正面焊墊、在第一陣列元件的背側上的第一背面焊 墊、以及連接到第一正面焊墊的一部分的互連觸點。第二陣列元件包括在第二陣列元件的面側上並且與第一背面焊墊鍵合的第二正面焊墊。一個或多個接觸焊墊被配置為相對於第一陣列元件在接近第二正面焊墊的層級處，並且一個或多個接觸焊墊設置在互連觸點中的一個或多個互連觸點之上並且連接到互連觸點中的一個或多個互連觸點。
本領域的技術人員根據本發明的說明書、申請專利範圍和圖式可以理解本發明的其他方面。
100,180,300,380:陣列元件
110,191,310,391:基底
111,311:摻雜區域
112,118,121,128,192,312,318,321,392:介電質層
113,114,124,174,176,184,186,313,314,374,376,384,386:通孔
115,116,126,127,145,175,185,315,316,326,327,345,375,385:導體層
117,177,178,179,187,188,193,194,195,317,377,378,379,387,388,393,394,395:連接焊墊
120,320:覆蓋層
122,123,322:開口
125,325:接觸焊墊
130,330:犧牲層
131,331:半導體層
140,144,146,340,346,347:層堆疊體
141:第一介電質層
142:第二介電質層
143:空腔
150,350:通道孔
151,351:功能層
152:阻障層
153:電荷捕獲層
154:隧道絕緣層
155,355:通道層
156:氧化物材料
160,360:閘極線縫隙
161,361:導電材料
162,362:插塞
171,172,173,181,182,371,372,373,381,382:觸點
190,390:周邊元件
198,398:記憶體結構
199,399:記憶體元件
200:流程圖
211,212,213,214,215,216,217,218,219:步驟
328:鈍化層
332,389:通道孔區域
333,383:接觸區域
341,342:堆疊層
AA',BB':線
X,Y,Z:方向
圖1和圖2繪示了根據本發明的各個方面的在製作過程期間的某些階段處的示例性三維(3D)陣列元件的截面圖；圖3和圖4繪示了根據本發明的各個方面的在形成通道孔之後的圖2中所示的3D陣列元件的俯視圖和截面圖；圖5和圖6繪示了根據本發明的各個方面的在形成閘極線縫隙之後的圖3和圖4中所示的3D陣列元件的俯視圖和截面圖；圖7、圖8和圖9繪示了根據本發明的各個方面的在製作過程中的某些階段處的圖5和圖6所示的3D陣列元件的截面圖；圖10和圖11繪示了根據本發明的各個方面的在製作過程中的某些階段處的圖9所示的3D陣列元件的截面圖；圖12和圖13繪示了根據本發明的各個方面的在製作過程的某些階段處的另一示例性3D陣列元件的截面圖；圖14繪示了根據本發明的各個方面的示例性周邊元件的截面圖；圖15繪示了根據本發明的各個方面的在圖11所示的3D陣列元件與圖14所示 的周邊元件鍵合之後的3D記憶體結構的截面圖；圖16繪示了根據本發明的各個方面的在某一階段處的圖15所示的3D記憶體結構的截面圖；圖17繪示了根據本發明的各個方面的在圖16所示的3D記憶體結構與圖13所示的3D陣列元件鍵合之後的示例性3D記憶體元件的截面圖；圖18和圖19繪示了根據本發明的各個方面的在某些階段處的圖17中所示的3D記憶體元件的截面圖；圖20繪示了根據本發明的各個方面的3D記憶體元件的製造的示意流程圖；圖21和圖22繪示了根據本發明的各個方面的在製作過程期間的某些階段處的示例性3D陣列元件的截面圖；圖23和圖24繪示了根據本發明的各個方面的在製作過程中的某些階段處的圖22中所示的3D陣列元件的截面圖；圖25繪示了根據本發明的各個方面的在製作過程的某一階段處的另一示例性3D陣列元件的截面圖；圖26繪示了根據本發明的各個方面的示例性周邊元件的截面圖；圖27繪示了根據本發明的各個方面的在圖24所示的3D陣列元件與圖26所示的周邊元件鍵合之後的3D記憶體結構的截面圖；並且圖28繪示了根據本發明的各個方面的在圖27所示的3D記憶體結構與圖25所示的3D陣列元件鍵合之後的示例性3D記憶體元件的截面圖。
下文參考圖式對根據本發明的各個方面的技術解決方案進行描述。在可能的情況下，在所有圖式中使用相同的圖式標記來指代相同或相似的部分。顯而易見地，所描述的方面僅僅是本發明的方面的一些而非全部。在各個 方面中的特徵可以交換和/或組合。
圖1至圖11示意性地繪示了根據本發明的方面的示例性3D記憶體元件100的製作過程。3D陣列元件100是記憶體元件的一部分，並且也可以稱為3D記憶體結構。在這些圖中，俯視圖在X-Y平面中，並且截面圖在Y-Z平面中。
如圖1中的截面圖所示，3D陣列元件100包括基底110。在一些方面中，基底110可以包括單晶矽層。基底110還可以包括半導體材料，例如鍺(Ge)、矽鍺(SiGe)、碳化矽(SiC)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、多晶矽或III-V族化合物，III-V族化合物例如砷化鎵(GaAs)或磷化銦(InP)。可選地，基底110還可以包括非導電材料，例如玻璃、塑膠材料或陶瓷材料。當基底110包括玻璃、塑膠或陶瓷材料時，基底110還可以包括沉積在玻璃、塑膠或陶瓷材料上的多晶矽薄層。在這種情況下，基底110可以像多晶矽基底一樣被處理。例如，在以下描述中，基底110包括未摻雜或輕摻雜的單晶矽層。
在一些方面中，基底110的頂部部分經由離子佈植和/或擴散被n型摻雜劑摻雜，以形成摻雜區域111。摻雜區域111的摻雜劑可以包括，例如磷(P)、砷(As)和/或銻(Sb)。如圖1所示，覆蓋層120沉積在摻雜區域111之上。覆蓋層120為犧牲層，並且可以包括單層或多層。例如，覆蓋層120可以包括一個或多個氧化矽層和氮化矽層。可以透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其組合來沉積覆蓋層120。在一些其他方面中，覆蓋層120可以包括另一種材料，例如氧化鋁。
進一步地，在覆蓋層120之上，沉積犧牲層130。犧牲層130可以包括介電質材料、半導體材料或導電材料。如本文所用，詞語“導電”指示電氣導電的。用於犧牲層130的示例性材料是多晶矽。
在形成多晶矽犧牲層130之後，形成層堆疊體140。層堆疊體140包括多對堆疊層，例如，包括彼此交替堆疊的第一介電質層141和第二介電質層142。 層堆疊體可以包括64對、128對或超過128對的第一介電質層141和第二介電質層142。
在一些方面中，第一介電質層141和第二介電質層142由不同的材料製成。在以下描述中，第一介電質層141示例性地包括氧化矽層，其可以被用作隔離堆疊層，而第二介電質層142示例性地包括氮化矽層，其可以被用作犧牲堆疊層。犧牲堆疊層隨後將被蝕刻掉並且用導體層代替。可以經由CVD、PVD、ALD或其組合來沉積第一介電質層141和第二介電質層142。
圖2繪示了根據本發明的方面的3D陣列元件100的示意截面圖。如圖2所示，在形成層堆疊體140之後，進行階梯形成製程以將層堆疊體140的一部分修整成階梯結構。在階梯形成製程中可以使用任何合適的蝕刻製程，包括乾式蝕刻和/或濕式蝕刻製程。例如，階梯結構的高度可以沿著Y方向以臺階方式增大。沉積介電質層121以覆蓋階梯結構、摻雜區域111和基底110。如圖2中所示，在階梯結構的一側上(在階梯結構的左側上)的區域中，去除層堆疊體140、犧牲層130和覆蓋層120。該區域可以被視為接觸區域，其中連接到接觸焊墊的互連觸點可以被配置或者用於接觸焊墊的開口可以被佈置。如本文所使用，詞語“連接”指示電連接。接觸區域包含介電質層121的一部分，並且因此是介電質區域。在一些方面中，在階梯形成製程中，不蝕刻掉覆蓋層120，並且覆蓋層120的一部分可以掩埋在接觸區域中的介電質121下。
圖3和圖4繪示了根據本發明的方面的在形成通道孔150並且然後用層結構填充之後的3D陣列元件100的示意俯視圖和示意截面圖。圖4中所示的截面圖是沿圖3的線A-A’截取的。圖3和圖4中以及本發明中的其他圖式中所示的通道孔150的量、尺寸和佈置是示例性的，並且用於描述目的，儘管根據本發明的各個方面，任何合適的量、尺寸、佈置都可以用於所發明的3D陣列元件。
如圖3和圖4所示，通道孔150被佈置成在Z方向上或在大致垂直於基 底110的方向上延伸並且在X-Y平面中形成預定圖案的陣列(未繪示)。例如，可以透過乾式蝕刻製程或乾式和濕式蝕刻製程的組合來形成通道孔150。也可以進行其他製作過程，例如有關於微影、清潔和/或化學機械研磨(CMP)的圖案化製程。通道孔150可以具有圓柱形狀或柱形狀，其延伸穿過層堆疊體140、犧牲層130、覆蓋層120並且部分地穿透摻雜區域111。在形成通道孔150之後，在通道孔的側壁和底部上沉積功能層151。功能層151包括在通道孔的側壁和底部上的阻障層152、在阻障層152表面上的電荷捕獲層153、以及在電荷捕獲層153的表面上的隧道絕緣層154，阻障層152用於阻擋電荷外流，電荷捕獲層153用於在3D陣列元件100的操作期間儲存電荷。阻障層152可以包括一個或多個層，其可以包括一種或多種材料。用於阻障層152的材料可以包括氧化矽、氮化矽、氮氧化矽、高k介電質材料(例如，氧化鋁或氧化鉿)、或另一種寬能隙材料。電荷捕獲層153可以包括一個或多個層，其可以包括一種或多種材料。用於電荷捕獲層153的材料可以包括多晶矽、氮化矽、氮氧化矽、奈米晶矽、或另一種寬能隙材料。隧道絕緣層154可以包括一個或多個層，其可以包括一種或多種材料。用於隧道絕緣層154的材料可以包括氧化矽、氮化矽、氮氧化矽、高k介電質材料(例如，氧化鋁或氧化鉿)、或另一種寬能隙材料。
在一些方面中，功能層151包括氧化物-氮化物-氧化物(ONO)結構。可選地，功能層151可以具有與ONO構造不同的結構。當在以下描述中示例性地使用ONO結構時，阻障層152是氧化矽層，電荷捕獲層153是氮化矽層，並且隧道絕緣層154是另一氧化矽層。
此外，通道層155沉積在隧道絕緣層154上。在一些方面中，通道層155也稱為“半導體通道”，並且包括多晶矽。替代地，通道層155可以包括非晶矽。像通道孔那樣，通道層155也延伸穿過層堆疊體140並且進入到摻雜區域111中。可以透過例如CVD、PVD、ALD或這些製程的兩種或更多種的組合來沉 積阻障層152、電荷捕獲層153、隧道絕緣層154和通道層155。在形成通道層155之後用氧化物材料156填充通道孔150。形成在通道孔150中、包括功能層151和通道層155的結構可以被視為通道結構。
在上述製程中，在形成階梯結構之後蝕刻通道孔150。也可以在階梯形成製程之前形成通道孔150。例如，在如圖1所示製造層堆疊體140之後，可以形成通道孔150，並且然後可以沉積功能層151和通道層155。在用氧化物材料156填充通道孔150之後，可以進行階梯形成製程以形成階梯結構。
圖5和圖6繪示了根據本發明的方面的在形成閘極線縫隙160之後的3D陣列元件100的示意俯視圖和示意截面圖。圖6中所示的截面圖是沿圖5的線BB’截取的。閘極線縫隙也可以稱為閘極線縫隙結構。3D陣列元件100具有佈置在記憶體平面(未繪示)中的大量通道孔150。每個記憶體平面被閘極線縫隙分成儲存塊(未繪示)和記憶體指狀物。例如，圖5中所示的通道孔150的構造反映閘極線縫隙160之間的記憶體指狀物。
可以透過例如乾式蝕刻製程或乾式和濕式蝕刻製程的組合來形成閘極線縫隙160。如圖5和圖6所示，閘極線縫隙160例如在X方向上水平地延伸，並且在Z方向上或在大致垂直於基底110的方向上延伸穿過層堆疊體140，並且到達或部分地穿透犧牲層130。這樣，在閘極線縫隙160的底部處，暴露犧牲層130。然後，透過CVD、PVD、ALD或其組合在閘極線縫隙160的側壁和底部上沉積間隔物層(未繪示)。間隔物層被配置成保護第一介電質層141和第二介電質層142，並且可以包括例如氧化矽和氮化矽。
在沉積間隔物層之後，進行選擇性蝕刻，使得透過乾式蝕刻或乾式蝕刻和濕式蝕刻的組合來去除間隔物層在閘極線縫隙160的底部處的部分。再次暴露犧牲層130。隨後，進行選擇性蝕刻製程(例如，選擇性濕式蝕刻製程)，以去除犧牲層130。去除犧牲層130創建空腔，並且暴露了覆蓋層120和阻障層152 形成在通道孔150中的底部部分。此外，進行多個選擇性蝕刻製程(例如，多個選擇性濕式蝕刻製程)，以相繼地去除阻障層152、電荷捕獲層153和隧道絕緣層154的暴露部分，這暴露通道層155的底側部分。
當覆蓋層120是氧化矽和/或氮化矽時，可以在蝕刻掉功能層151的底部部分時去除覆蓋層120。在某些方面中，覆蓋層120包括除了氧化矽或氮化矽之外的材料，並且可以透過一個或多個附加的選擇性蝕刻製程去除覆蓋層120。去除覆蓋層120暴露摻雜區域111的頂表面。
在蝕刻製程之後，摻雜區域111和通道層155的靠近通道孔150的底部的側面部分暴露在透過蝕刻掉犧牲層130和覆蓋層120而留下的空腔中。該空腔由半導體材料(例如，多晶矽)填充，以例如透過CVD和/或PVD沉積製程形成半導體層131。半導體層131是n摻雜的，形成在摻雜區域111的暴露表面上和通道層155的側壁或側面部分上，並且連接到摻雜區域111和通道層155。
可選地，進行選擇性磊晶生長，使得可以在摻雜區域111的暴露表面上生長單晶矽層，並且可以在通道層155的暴露表面上生長多晶矽層。因此，半導體層131可以包括單晶矽和多晶矽鄰接層。
當蝕刻功能層151的底部部分和覆蓋層120時，蝕刻掉一些間隔物層，並且剩餘的間隔物層保留在閘極線縫隙160的側壁上，以保護第一介電質層141和第二介電質層142。在形成半導體層131之後，在選擇性蝕刻製程(例如，選擇性濕式蝕刻製程)中去除所剩的間隔物層，這暴露第二介電質層142在閘極線縫隙160周圍的側面。在一些方面中，與側壁接觸的最內部間隔物層是氮化矽。因為第二介電質層142也是氮化矽層，所以可以在蝕刻製程期間一起去除最內部間隔物層和第二介電質層142，從而在第一介電質層141之間留下空腔143，如圖7所示。這樣，層堆疊體140被變為層堆疊體144。
此外，生長諸如鎢(W)的導電材料以填充去除第二介電質層142留 下的空腔143，在第一介電質層141之間形成導體層145。在製造導體層145之後，層堆疊體144被轉換成層堆疊體146，如圖8所示。層堆疊體146包括彼此交替堆疊的第一介電質層141和導體層145。在一些方面中，在空腔143中沉積金屬W之前，可以沉積諸如氧化鋁的高k介電質材料的介電質層(未繪示)，接著沉積導電材料層，例如氮化鈦(TiN)(未繪示)。此外，沉積金屬W以形成導體層145。CVD、PVD、ALD或這些製程中兩種或更多種的組合可以用在沉積製程中。替代地，另一導電材料(例如，鈷(Co)、銅(Cu)、鋁(Al)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、摻雜矽、或其任何組合)可以用於形成導體層145。
參考圖8，通道孔150中的每個功能層151的一部分在導體層145中的一個的一部分與通道孔150中的通道層155的一部分之間。每個導體層145被配置成在X-Y平面中連接多列NAND記憶體單元，並且被配置為用於3D陣列元件100的字元線。形成在通道孔150中的通道層155被配置成沿Z方向連接NAND記憶體單元的行或串，並且被配置為用於3D陣列元件100的位元線。這樣，作為NAND記憶體單元的一部分，X-Y平面中的通道孔150中的功能層151的一部分被佈置在導體層145與通道層155之間，即，在字元線與位元線之間。功能層151也可以被認為設置在通道層155與層堆疊體146之間。導體層145的在通道孔150的一部分周圍的一部分充當用於NAND記憶體單元的控制閘極或閘電極。3D陣列元件100可以被視為包括NAND單元的串(這樣的串也稱為“NAND串”)的2D陣列。每個NAND串包含多個NAND記憶體單元並且朝向基底110垂直地延伸。NAND串形成NAND記憶體單元的3D陣列。
在空腔143中生長導體層145之後，可以透過CVD、PVD、ALD或其組合在閘極線縫隙160的側壁和底表面上沉積介電質層(例如，氧化矽層)。可以進行乾式蝕刻製程或乾式蝕刻和濕式蝕刻製程的組合，以去除在閘極線縫隙的底部處的介電質層，從而暴露半導體層131的部分。閘極線縫隙填充有導電材 料161(例如，摻雜多晶矽)和導電插塞162(例如，金屬W)。閘極線縫隙中的導電材料161延伸穿過層堆疊體146並且接觸半導體層131，如圖9所示。作為動詞的詞語“接觸”指示如本文所用的電接觸對象。在一些方面中，被填充的閘極線縫隙變為用於3D陣列元件100的陣列共用源極。可選地，在閘極線縫隙中形成陣列共用源極包括沉積絕緣層、導電層(例如，TiN、W、Co、Cu或Al)，並且然後沉積諸如摻雜多晶矽的導電材料。
圖10和圖11繪示了根據本發明的方面的在形成觸點、通孔、導體層和連接焊墊之後的某些階段處的3D陣列元件100的示意截面圖。在如圖9中所示填充閘極線縫隙160並且形成陣列共用源極之後，可以透過例如乾式蝕刻製程或者乾式和濕式蝕刻製程的組合來分別形成用於字元線觸點171以及互連觸點172和173的開口。觸點171-173被佈置為3D陣列元件100的互連。透過CVD、PVD、ALD、電鍍、化學鍍或其任何組合用導電材料分別填充用於觸點171-173的開口。如圖10中所示，互連觸點173形成在接觸區域(即，介電質區域)中，並且在層堆疊體146和NAND記憶體單元旁邊。階梯結構設置在互連觸點172-173與堆疊層146之間，即，設置在互連觸點172-173與NAND記憶體單元之間。在一些方面中，互連觸點172-173延伸以到達摻雜區域111。替代地，互連觸點172-173可以延伸到介電質層121中的摻雜區域111上方的層級。用於觸點171-173的導電材料可以包括W、Co、Cu、Al或其組合。可選地，在分別製造觸點171-173時，在沉積另一導電材料之前，可以沉積導電材料(例如，TiN)層作為接觸層。
此外，進行CVD或PVD製程以在3D陣列元件100上沉積介電質材料(例如，氧化矽或氮化矽)，並且介電質層121變得更厚。透過乾式蝕刻製程或者乾式和濕式蝕刻製程的組合來形成用於通孔174的開口。隨後用諸如W、Co、Cu、Al或其組合的導電材料填充開口，以形成通孔174，如圖10中所示。可以進行CVD、PVD、ALD、電鍍、化學鍍或其組合。通孔174連接到觸點171-173、 對應NAND串的上端、和陣列共用源極的插塞162。可選地，在填充開口以形成通孔174之前，可以首先沉積導電材料(例如，TiN)層。
此外，可以透過CVD、PVD、ALD、電鍍、化學鍍或其組合生長用於互連的導體層175。導體層175分別沉積在通孔174之上並且分別接觸通孔174，並且包括諸如W、Co、Cu、Al或其組合的導電材料。
與通孔174的形成類似，在導體層175之上製成通孔176。例如，可以沉積介電質材料以覆蓋導體層175，並且使介電質層121更厚，可以形成用於通孔176的開口，並且隨後可以用導電材料填充開口，以形成通孔176。
此外，進行CVD或PVD製程以沉積介電質材料(例如，氧化矽或氮化矽)，以覆蓋通孔176並且進一步增厚介電質層121。製成開口，並且然後填充開口，以形成用作與周邊元件的互連的連接焊墊177、178和179。如圖11中所示，連接焊墊177-179分別沉積在通孔176之上分別接觸通孔176。這樣，連接焊墊177分別連接到字元線觸點171、對應NAND串的上端、插塞162。連接焊墊178和179分別連接到互連觸點172和173。連接焊墊177-179可以包括諸如W、Co、Cu、Al或其組合的導電材料。可選地，在填充開口以形成連接焊墊177-179之前，可以首先沉積導電材料(例如，TiN)的接觸層。
圖12和圖13繪示了根據本發明的方面的在製作過程的某些階段處的3D陣列元件180的示意截面圖。參考圖9中所示的3D陣列元件100，填充閘極線縫隙160並且形成陣列共用源極。在分別形成字元線觸點181、互連觸點182和通孔184之後，陣列元件100變為3D陣列元件180，如圖12中所示。3D陣列元件100和180的一些製作過程可以相同或類似。透過例如乾式蝕刻製程或者乾式和濕式蝕刻製程的組合來分別形成用於觸點181和182的開口。然後用導電材料填充用於觸點181和182的開口。如圖12中所示，在階梯結構旁邊形成互連觸點182。互連觸點182的左側上的區域可以被視為接觸區域，其中用於接觸焊墊的開口被佈 置。接觸區域是包含介電質層112的在層堆疊體146和NAND記憶體單元旁邊的一部分的介電質區域。在一些方面中，互連觸點182延伸以到達摻雜區域111。替代地，互連觸點182可以延伸到介電質層121中的摻雜區域111上方的層級。用於觸點181-182的導電材料可以包括W、Co、Cu、Al或其組合。
此外，在3D陣列元件180上沉積介電質材料(例如，氧化矽或氮化矽)，並且形成用於通孔184的開口，並且然後用諸如W、Co、Cu、Al或其組合的導電材料填充開口，如圖12中所示。通孔184連接到觸點181-182、對應NAND串的上端、和陣列共用源極的插塞162。
此外，與導體層175、通孔176、連接焊墊177-179的形成類似，分別使用相同或類似的材料製成導體層185、通孔186以及連接焊墊187和188。用於互連的導體層185分別形成在通孔184之上並且分別接觸通孔184。沉積介電質材料以覆蓋導體層185，並且在導體層185之上形成用於通孔186的開口，並且用導電材料填充開口。通孔186分別接觸導體層185。此外，沉積介電質材料以覆蓋通孔186，並且增厚介電質層121。製成開口，並且然後填充開口，以形成用作與3D陣列元件100的互連的連接焊墊187和188。如圖13中所示，連接焊墊187-188分別沉積在通孔186之上並且分別接觸通孔186。因此，連接焊墊187分別連接到字元線觸點181、對應NAND串的上端、和插塞162。連接焊墊188分別連接到互連觸點182。連接焊墊187-188包括導電材料(例如，W、Co、Cu、Al或其組合)。
圖14繪示了根據本發明的方面的周邊元件190的示意截面圖。周邊元件190是記憶體元件的一部分，並且還可以被稱為周邊結構。周邊元件190包括基底191，基底191可以包括單晶矽、Ge、SiGe、SiC、SOI、GOI、多晶矽或III-V族化合物(例如GaAs或InP)。周邊CMOS電路(例如，控制電路)(未繪示)製造在基底191上並且用於促進陣列元件100和180的操作。例如，周邊CMOS電路可以包括金屬-氧化物-半導體場效應電晶體(MOSFET)並且提供功能元件(例 如，頁緩衝器、感測放大器、列解碼器和行解碼器)。在基底191和CMOS電路之上沉積介電質層192。在介電質層192中形成連接焊墊(例如，連接焊墊193、194和195)以及通孔。介電質層192可以包括一種或多種介電質材料，例如氧化矽和氮化矽。連接焊墊193-195被配置為與3D陣列元件100的互連，並且可以包括導電材料，例如W、Co、Cu、Al或其組合。
對於3D陣列元件100和180以及周邊元件190，基底110或191的底側可以被稱為背側，並且具有連接焊墊177-179、187-188或193-195的一側可以被稱為正側或面側。此外，形成在元件100、180和190的面側上的連接焊墊177-179、187-188或193-195可以被稱為正面焊墊。
圖15和圖16示意性地繪示了根據本發明的方面的示例性3D記憶體結構198的製作過程。圖15至圖16的截面圖在Y-Z平面中。3D記憶體結構198包括圖11中所示的3D陣列元件100和圖14中所示的周邊元件190。
3D陣列元件100和周邊元件190透過倒裝晶片鍵合方法鍵合在一起以形成3D記憶體結構198，如圖15所示。在一些方面中，3D陣列元件100被垂直地翻轉並且變為上下倒置，其中連接焊墊177-179的頂表面在Z方向上面向下。將兩個元件放置在一起，使得3D陣列元件100在周邊元件190上方。在進行對準之後，例如，在將連接焊墊177-179分別與連接焊墊193-195對準之後，將3D陣列元件100和周邊元件190面對面接合並且鍵合在一起。層堆疊體146和周邊CMOS電路變為夾在基底110與191之間或摻雜區域111與基底191之間。在一些方面中，焊料或導電黏合劑用於將連接焊墊177-179分別與連接焊墊193-195鍵合。這樣，連接焊墊177-179分別連接到連接焊墊193-195。在完成倒裝晶片鍵合製程之後，3D陣列元件100和周邊元件190電連通。
之後，從底表面(在倒裝晶片鍵合之後)，透過諸如晶片研磨、乾式蝕刻、濕式蝕刻、CMP或其組合的減薄製程減薄3D陣列元件100的基底110。透 過沉積製程(例如，CVD或PVD製程)在摻雜區域111之上生長介電質層112。透過乾式蝕刻製程或者乾式蝕刻和濕式蝕刻製程的組合在互連觸點172和173之上形成開口。開口穿透介電質層112和摻雜區域111，並且在開口的底部處暴露互連觸點172和173。此外，進行CVD或PVD製程，以在開口的側壁和底部上沉積介電質層(例如，氧化矽或氮化矽層)。蝕刻掉在開口的底部處的介電質層。填充開口，以分別形成連接到互連觸點172和173的通孔113和114。
在製成通孔113和114之後，透過CVD、PVD、ALD、電鍍、化學鍍或其組合沉積導體層115和116。導體層115和116分別佈置在通孔113和114之上並且分別接觸通孔113和114，並且包括諸如W、Co、Cu、Al或其組合的導電材料。導體層115和116也可以被稱為導體元件。此外，進行CVD或PVD製程，以增厚介電質層112，並且用介電質材料覆蓋導體層115和116。類似於連接焊墊177-179的形成，形成開口，並且然後用導電材料填充開口，以形成連接焊墊117。形成在導體層115之上並且連接到導體層115的連接焊墊117被配置為用於3D陣列元件100與180之間的連接。形成在3D陣列元件100的背側上的連接焊墊117可以被稱為背面焊墊。
圖17、圖18和圖19示意性地繪示了根據本發明的方面的示例性3D記憶體元件199的製作過程。圖17至圖19的截面圖在Y-Z平面中。3D記憶體元件199包括圖16中所示的包括3D陣列元件100和周邊元件190的3D記憶體結構198以及圖13中所示的3D陣列元件180。周邊元件190被配置為控制記憶體元件199。
透過倒裝晶片鍵合方法來鍵合3D記憶體結構198和陣列元件180，以形成如圖17中所示的3D記憶體元件199。在一些方面中，3D陣列元件180被垂直地翻轉並且變為上下倒置，其中連接焊墊187-188的頂表面在Z方向上面向下。然後，將3D陣列元件180放置在記憶體結構198上方，其中，連接焊墊188分別與連接焊墊117對準。然後，3D陣列元件180和記憶體結構198接合並且鍵合在一 起。陣列元件180和100的層堆疊體146變為夾在陣列元件180的摻雜區域111與周邊元件190之間。在一些方面中，焊料或導電黏合劑用於分別鍵合連接焊墊188與連接焊墊117。這樣，連接焊墊188連接到連接焊墊117。在完成倒裝晶片鍵合製程之後，3D陣列元件180和周邊元件190電連通。
在倒裝晶片鍵合之後，透過減薄製程減薄3D陣列元件180的基底110。透過沉積製程在摻雜區域111之上形成介電質層118。如圖18中所示，透過例如乾式蝕刻製程或者乾式和濕式蝕刻製程的組合製成開口122。在一些方面中，開口122還可以被視為溝槽。開口122穿透陣列元件180的介電質層118、摻雜區域111和介電質層121，並且部分地穿透陣列元件100的介電質層112，從而在開口122的底部處暴露導體層116。開口122可以在互連觸點182的旁邊或者在階梯結構或層堆疊體146的一側上。
在互連觸點182之上，透過乾式蝕刻或者乾式和濕式蝕刻的組合形成開口123，以暴露互連觸點182。如圖18中所示，開口123穿過介電質層118和摻雜區域111。進行諸如CVD或PVD的沉積製程，以在開口123的側壁和底部上沉積介電質層(例如，氧化矽或氮化矽層)。在蝕刻開口123的底部處的介電質層之後，導電材料填充在開口中，以形成通孔124，通孔124分別與摻雜區域111隔離並且分別連接到互連觸點182。
此外，透過諸如CVD、PVD、ALD、電鍍、化學鍍或其任何組合的沉積製程形成接觸焊墊125以及導體層126和127。在一些方面中，接觸焊墊125以及導體層126和127用相同的材料同時形成。替代地，接觸焊墊125以及導體層126和127用不同的材料單獨形成。用於接觸焊墊125以及導體層126和127的導電材料可以包括例如W、Co、Cu、Al或其組合。如圖19中所示，導體層126和127分別佈置在通孔124和半導體層131之上。導體層126接觸通孔124。接觸焊墊125被配置為用於3D記憶體元件199與另一元件之間的連接，並且鍵合導線可以鍵合 在接觸焊墊125上。可選地，可以在導體層116之上製成單一接觸焊墊(未繪示)，而不是多個接觸焊墊(例如，接觸焊墊125)。
接觸焊墊125在開口122中形成在3D陣列元件100上。橫向地，接觸焊墊125被介電質層112包圍、在互連觸點172和182旁邊、並且在陣列元件100和180的階梯結構和層堆疊體146的一側上。在垂直方向上，接觸焊墊125形成在介電質層112上、並且在導體層116和互連觸點173之上並且連接到導體層116和互連觸點173。接觸焊墊125透過互連觸點173和連接焊墊195連接到周邊元件190。並且沿垂直方向，接觸焊墊125相對於陣列元件100或周邊元件190設置在陣列元件100和180的層堆疊體146的層級之間、相對於陣列元件100或周邊元件190設置在陣列元件100和180的NAND記憶體單元的層級之間、或者設置在陣列元件180和周邊元件190之間。如本文所使用，陣列元件180的層堆疊體146相對於陣列元件100或周邊元件190的層級指示穿過層堆疊體146的X-Y平面。類似地，陣列元件180的NAND記憶體單元相對於陣列元件100或周邊元件190的層級指示穿過陣列元件180的NAND記憶體單元的X-Y平面。類似地，接觸焊墊125相對於陣列元件100或周邊元件190的層級指示穿過接觸焊墊125的X-Y平面。相對於Z軸測量層級的高度，即在層級處的X-Y平面的高度。此外，接觸焊墊125可以相對於陣列元件100或周邊元件190設置在連接焊墊187-188下方或者陣列元件180下方的水層級處。例如，開口122可以到達在陣列元件100的摻雜區域111下方的層級，並且接觸焊墊可以形成在陣列元件100的摻雜區域111下方的層級處。
如本文所使用，術語“接近”是用於描述一種材料、一個元件、一個區域或一個子區域佈置在另一種材料、另一個元件、另一個特徵、另一個區域或另一個子區域附近的空間相對術語。術語“接近”包括間接相鄰、直接相鄰和在內部的設置。例如，當開口122的底部和接觸焊墊125被佈置為相對於陣列元件100或周邊元件190接近連接焊墊187-188的層級時，其指示開口122的底部 和接觸焊墊125被佈置為比陣列元件180的摻雜區域111的層級更靠近連接焊墊187-188的層級。
在一些方面中，開口122的底部和接觸焊墊125可以被佈置為相對於陣列元件100或周邊元件190接近連接焊墊187-188的層級。例如，開口122的底部和接觸焊墊125可以被佈置為相對於陣列元件100或周邊元件190接近連接焊墊187-188的層級並且在連接焊墊187-188的層級上方或下方。可選地，開口122的底部和接觸焊墊125還可以被佈置在連接焊墊187-188與陣列元件180的層堆疊體146沿Z軸的中點之間的層級處。在這種情況下，導體層116未在開口122的底部處暴露。可以製成附加觸點(未繪示)，其延伸穿過陣列元件180的介電質層121和介電質112，以到達並且接觸導體層116。然後，接觸焊墊125可以形成在附加觸點之上並且接觸附加觸點。這樣，接觸焊墊125可以相對於陣列元件100或周邊元件190在連接焊墊187-188的層級處、或者在連接焊墊187-188與陣列元件180的層堆疊體146沿Z軸的中點之間的層級處。
此外，沉積介電質材料以覆蓋導體層126和127，並且增厚介電質層118。在3D記憶體元件199之上，形成另一介電質層128，另一介電質層128覆蓋層118、接觸焊墊125以及開口122的側壁。介電質層128用作鈍化層，其可以包括諸如氧化矽、氮化矽、氮氧化矽、正矽酸乙酯(TEOS)或其組合的材料。可以進行諸如CVD或PVD的沉積製程。接下來，進行乾式蝕刻製程或者乾式和濕式蝕刻製程，以去除介電質層128的在開口122的底部處的部分，以暴露接觸焊墊125，如圖19中所示。
之後，進行其他製造步驟或製程，以完成3D記憶體元件199的製造。為了簡單起見，省略了其他製造步驟或製程的細節。
如圖19中所示，接觸焊墊125佈置在陣列元件100上並且透過佈置在陣列元件100中的互連觸點173連接到周邊元件190。如果接觸焊墊125形成在陣 列元件180上，則接觸焊墊將透過佈置在陣列元件100和180兩者中的互連觸點連接到周邊元件190。在這種情況下，在陣列元件100和180兩者中定位在接觸焊墊125之下的互連觸點導致額外的寄生電容，該寄生電容將影響3D記憶體元件199的高速操作。因此，透過將接觸焊墊125放置在陣列元件100上，可以增強3D記憶體元件199的性能。
另外，如果開口122不存在，則氫可能僅透過陣列元件180頂層(例如，層128和118)和摻雜區域111擴散，這在圖19中透過從層128開始的箭頭虛線示意性繪示。在這種情形中，陣列元件180的半導體層131的多晶矽可以接收到足夠的氫用於缺陷修復。然而，陣列元件100的半導體層131的多晶矽可能無法獲得足夠的氫用於缺陷修復。當開口122足夠靠近陣列元件100時，氫可以透過開口122的側壁擴散，以到達陣列元件100的半導體層131，如圖19中從開口122的側壁開始的箭頭虛線示意性所示。這樣，陣列元件100的半導體層131的多晶矽可以獲得足夠的氫用於缺陷修復。可以提高3D記憶體元件199的品質和產量。
在一些方面中，在沒有功能結構的區域(例如，在介電質層112上方的介電質區域)中形成一個或多個附加開口(未繪示)。附加開口可以暴露陣列元件100。可選地，當製造開口122時可以形成附加開口。附加開口也可以是附加溝槽。在一些方面中，附加開口佈置在開口122周圍和/或層堆疊體146周圍。可選地，附加開口中的一些可以與開口122合併，以形成更大開口。在某些方面中，附加開口中的一些穿透陣列元件180的介電質層118、摻雜區域111和介電質層121，並且部分地穿過陣列元件100的介電質層112。附加開口進一步提高了3D記憶體元件199的氫擴散、品質和產量。在完成氫擴散製程之後，用介電質材料(例如，氮化矽)填充附加開口，從而形成附加的介電質區域。附加的介電質區域在陣列元件100之上並且可以與陣列元件100連接。
在一些方面中，鍵合陣列元件100和180，以形成陣列元件堆疊體， 但是周邊元件190被安裝在陣列元件堆疊體旁邊。在這種情況下，周邊元件190可以例如經由印刷電路板(PCB)連接到陣列元件100和180。例如，陣列元件100可以安裝在PCB上，並且陣列元件180可以以與以上所示方式類似的方式與陣列元件100鍵合。陣列元件100和180可以形成與圖19中所示的元件199的一部分類似的陣列元件堆疊體。此外，與圖19中所示的構造類似，可以在元件180上形成開口，並且可以在開口的底部處製成接觸焊墊。因此，可以降低寄生電容並且可以提高性能。
圖20繪示了根據本發明的方面用於製造3D記憶體元件的示意流程圖200。在步驟211處，在3D陣列元件的基底的頂表面之上沉積犧牲層。基底包括半導體基底，例如單晶矽基底。在一方面中，在沉積犧牲層之前在基底上生長覆蓋層。覆蓋層包括在基底之上相繼生長的單層或多層。例如，覆蓋層可以包括氧化矽、氮化矽和/或氧化鋁。在一些其他方面中，可以沉積犧牲層而無需首先在基底之上沉積覆蓋層。犧牲層可以包括單晶矽、多晶矽、氧化矽或氮化矽。
在犧牲層之上，製造3D陣列元件的層堆疊體。層堆疊體包括交替堆疊的第一堆疊層和第二堆疊層。第一堆疊層包括第一介電質層，並且第二堆疊層包括與第一介電質層不同的第二介電質層。在一些方面中，第一介電質層和第二介電質層中的一個被用作犧牲堆疊層。
在步驟212處，進行階梯形成製程，以層堆疊體的一部分轉換成階梯結構。階梯形成製程包括多次蝕刻，多次蝕刻用於將層堆疊體的一部分修整成階梯結構。進行沉積製程，以沉積介電質層，以覆蓋階梯結構。介電質層的在階梯結構的一側上的一部分被用作接觸區域，其中用於接觸焊墊的互連觸點或者用於接觸焊墊的開口被配置。
此外，形成延伸穿過層堆疊體和犧牲層的通道孔，以暴露基底的部分。在每一個通道孔的側壁和底表面上沉積功能層和通道層。形成功能層包括 在通道孔的側壁上沉積阻障層、在阻障層上沉積電荷捕獲層、以及在電荷捕獲層上沉積隧道絕緣層。在隧道絕緣層上沉積的通道層用作半導體通道。
此外，形成3D陣列元件的閘極線縫隙。沿著垂直方向，閘極線縫隙延伸穿過層堆疊體。在蝕刻閘極線縫隙之後，暴露犧牲層的部分。
在步驟213處，蝕刻掉犧牲層並且在基底上方創建空腔。空腔在暴露功能層的阻障層在空腔中的底部部分。如果覆蓋層沉積在基底上，則覆蓋層也暴露在空腔中。分別蝕刻掉相繼暴露在空腔中的功能層的層，包括阻障層、電荷捕獲層和隧道絕緣層。因此，在空腔中去除功能層的靠近基底的部分。如果沉積覆蓋層，則在蝕刻功能層的部分的製程期間或者在另一選擇性蝕刻製程中蝕刻掉覆蓋層。因此，在空腔中暴露基底的部分以及通道層的部分。
之後，進行沉積製程，以在空腔中生長半導體層，例如，多晶矽層。半導體層接觸通道層和基底。
在一些方面中，層堆疊體包括兩個介電質堆疊層，並且堆疊層中的一個是犧牲層。犧牲堆疊層在步驟214處被蝕刻掉，以留下空腔，然後用導電材料填充空腔，以形成導體層。
此外，在閘極線縫隙的側壁和底表面上沉積介電質層。選擇性地蝕刻掉介電質層的在底表面上的部分，以暴露半導體層。在閘極線縫隙中沉積諸如TiN、W、Cu、Al和/或摻雜多晶矽的導電材料，以形成接觸半導體層的陣列共用源極。
在步驟214之後，在步驟215處進行蝕刻和沉積製程，以形成字元線觸點、互連觸點、通孔、導體層和連接焊墊。3D陣列元件變為第一陣列元件。
在步驟214之後，在步驟216處進行蝕刻和沉積製程，以形成字元線觸點、互連觸點、通孔、導體層和連接焊墊。3D陣列元件變為第二陣列元件。
在步驟217處，進行倒裝晶片鍵合製程，以將第一陣列元件與周邊元 件鍵合，或者將第一陣列元件與周邊元件固定，以創建3D記憶體結構。在一些方面中，第一陣列元件被上下翻轉，並且定位在周邊元件上方。第一陣列元件和周邊元件的連接焊墊被對準，然後被鍵合。在減薄第一陣列元件的基底之後，進行蝕刻和沉積製程，以在第一陣列元件的接觸區域中的互連觸點之上形成通孔、導體層和連接焊墊。
在步驟218處，進行倒裝晶片鍵合，以將第二陣列元件與3D記憶體結構的第一陣列元件鍵合，以形成3D記憶體元件。在一些方面中，第二陣列元件被上下翻轉，並且定位在第一陣列元件上方。第一陣列元件和第二陣列元件的連接焊墊被對準，然後被鍵合。在鍵合製程之後，減薄第二陣列元件的基底，並且沉積介電質層。
在步驟219處，進行蝕刻製程，以形成穿透第二陣列元件的接觸區域的開口，以暴露第一陣列元件上的導體層。此外，進行蝕刻和沉積製程，以形成設置在第二陣列元件的互連觸點之上並且連接到第二陣列元件的互連觸點的通孔。之後，進行沉積製程，以在第一陣列元件的暴露導體層之上形成接觸焊墊。接觸焊墊被配置為用於導線鍵合，以與其他元件連接。此外，在沉積製程中，在連接到第二陣列元件的互連觸點的通孔之上形成導體層。
圖21至圖24示意性地繪示了根據本發明的方面的示例性3D陣列元件300的製作過程。在圖21至圖24中，截面圖在Y-Z平面中。如圖21中所示，3D陣列元件300包括基底310。基底310包括半導體層，例如，未摻雜或輕摻雜的單晶矽層。在一些方面中，用n型摻雜劑摻雜基底310的頂部部分，以形成摻雜區域311。覆蓋層320沉積在摻雜區域311之上。覆蓋層320是犧牲層並且可以包括單層或者多層。例如，覆蓋層320可以包括氧化矽層和氮化矽層中的一個或多個。覆蓋層320透過CVD、PVD、ALD或其組合沉積。替代地，覆蓋層320可以包括另一材料，例如，氧化鋁。
在覆蓋層320之上，沉積犧牲層330。犧牲層330包括半導體材料或介電質材料。在以下描述中，作為示例，犧牲層330是多晶矽層。在形成犧牲層330之後，沉積層堆疊體340。層堆疊體340包括多對堆疊層341和342，即，堆疊層341和342交替堆疊。
在一些方面中，堆疊層341和342包括第一介電質層和不同於第一介電質層的第二介電質層。交替的堆疊層341和342可以經由CVD、PVD、ALD或其組合沉積。在以下描述中，用於堆疊層341和342(即第一介電質層和第二介電質層)的材料分別為氧化矽和氮化矽。氧化矽層用作隔離堆疊層，並且氮化矽層用作犧牲堆疊層。
此外，進行階梯形成製程，以在通道孔區域332中將層堆疊體340的一部分修整成階梯結構。階梯結構被形成介電質層321的介電質材料(例如，氧化矽)覆蓋。在階梯形成製程期間，在接觸區域333中的堆疊層341和342、覆蓋層320以及犧牲層330保持不變。3D陣列元件300的接觸區域333被配置用於接觸焊墊的互連觸點或者用於接觸焊墊的開口。接觸區域333中的堆疊層341和342在保留的犧牲層330和保留的覆蓋層320之上形成層堆疊體347，如圖22中所示。層堆疊體347包含堆疊層341和342，即交替的第一介電質層和第二介電質層，並且形成具有介電質層321的介電質區域。水平地，層堆疊體347在階梯結構和層堆疊體346的一側上，例如，在階梯結構的左側上，並且階梯結構在層堆疊體340與347之間。階梯結構和層堆疊體347透過沉積在摻雜區域311之上的介電質層321的一部分隔開。
圖23繪示了根據本發明的方面的在某一階段處的3D陣列元件300的示意截面圖。在製成層堆疊體340之後，形成通道孔350。圖23所示的通道孔350的量、尺寸和佈置是示例性的，並且用於描述結構和製造方法。
通道孔350可以具有圓柱形狀或柱形狀，其延伸穿過層堆疊體340、 犧牲層330和覆蓋層320並且部分地穿透摻雜區域311。在形成通道孔350之後，在通道孔的側壁和底部上沉積功能層351。功能層351包括在通道孔的側壁和底部上的阻障層、在阻障層的表面上的電荷捕獲層、以及在電荷捕獲層的表面上的隧道絕緣層。
在一些方面中，功能層351包括在以下描述中使用的ONO結構。例如，沉積氧化矽層作為阻障層，沉積氮化矽層作為電荷捕獲層，並且沉積另一氧化矽層作為隧道絕緣層。在隧道絕緣層上，沉積多晶矽層作為通道層355。與通道孔類似，通道層355也延伸穿過層堆疊體340並且到摻雜區域311中。在形成通道層355之後，用氧化物材料填充通道孔350。透過包括導電材料(例如，金屬W)並且接觸通道層355的插塞密封通道孔350。
此外，透過乾式蝕刻製程或者乾式和濕式蝕刻製程的組合形成閘極線縫隙360。閘極線縫隙360延伸穿過層堆疊體340，並且在Z方向上到達或者部分地穿透犧牲層330。這樣，在閘極線縫隙360的底部處，暴露犧牲層330的部分。在閘極線縫隙360的側壁和底部上沉積間隔物層(未繪示)，並且透過蝕刻去除間隔物層的在縫隙360的底部處的部分，以再次暴露犧牲層330。蝕刻掉犧牲層330。犧牲層330的去除創建空腔，並且暴露覆蓋層320以及阻障層形成在通道孔350中的底部部分。蝕刻掉阻障層、電荷捕獲層和隧道絕緣層的部分，從而暴露通道層355的底部部分。當蝕刻掉功能層351的底部部分時或者在附加的選擇性蝕刻製程中，去除覆蓋層320，從而暴露摻雜區域311的頂表面。
用半導體材料(例如，多晶矽)填充空腔，以形成半導體層331。半導體層331沉積在摻雜區域311和通道層355的暴露部分的表面上。此外，透過蝕刻去除犧牲堆疊層342，並且用包括導電材料(例如，W)的導體層345代替犧牲堆疊層342。在形成導體層345之後，層堆疊體340變為層堆疊體346，如圖23中所示。層堆疊體346包含交替的堆疊層341和345。層堆疊體346和347的堆疊層 341相同，因為兩個堆疊體的層341同時用相同的材料形成。
在層堆疊體346中，每一個導體層345被配置為沿著Y方向或者在X-Y平面中電連接一列或者多列的NAND記憶體單元，並且被配置為用於3D陣列元件300的字元線。形成在通道孔350中的通道層355被配置為沿著Z方向電連接NAND串，並且被配置為用於3D陣列元件300的位元線。
用導電材料361(例如，摻雜多晶矽)和導電插塞362(例如，具有金屬W)填充閘極線縫隙360。在一些方面中，被填充的閘極線縫隙變為用於3D陣列元件300的陣列共用源極。
之後，形成用於字元線觸點371以及互連觸點372和373的開口。用導電材料(例如，W、Co、Cu、Al或其組合)分別填充開口，以形成觸點371-373。如圖24中所示，在接觸區域333中並且在階梯結構的一側上形成互連觸點373。階梯結構在觸點372-373與層堆疊體346之間。互連觸點373延伸穿過層堆疊體347，並且到達層堆疊體347與犧牲層330之間的層級。這樣，互連觸點373和犧牲層330透過介電質層321的一部分電隔離。在一些方面中，互連觸點372設置在觸點373與階梯結構之間，從而垂直地延伸以到達摻雜區域311。替代地，互連觸點372可以延伸到介電質層321中的摻雜區域311上方的層級。在一些其他方面中，互連觸點372穿過層堆疊體347，並且延伸到在層堆疊體347與犧牲層330之間的層級。互連觸點372和373佈置在包含層堆疊體347和介電質層321的介電質區域中，並且介電質區域相對於基底310在陣列元件300的層堆疊體346和NAND記憶體單元旁邊。
與陣列元件100的通孔174、導體層175和通孔176的形成類似，進行蝕刻和沉積製程，以形成通孔374、導體層375和通孔376。可以使用諸如W、Co、Cu、Al或其組合的導電材料。通孔374和376以及導體層375分別連接到觸點371-373、插塞362和對應NAND串的上端。
此外，與連接焊墊177-179的形成類似，進行蝕刻和沉積製程，以製造連接焊墊377、378和379。可以使用諸如W、Co、Cu、Al或其組合的導電材料。連接焊墊377分別連接到字元線觸點371、插塞362和對應NAND串的上端。連接焊墊378-379分別連接到互連觸點372-373。
參考圖25，在用導電材料361和導電插塞362填充閘極線縫隙360之後，形成字元線觸點381和互連觸點382，並且3D陣列元件300變為3D陣列元件380。觸點381-382的形成可以與陣列元件300的觸點371-372的形成類似。如圖25中所示，層堆疊體347佈置在接觸區域383中，並且互連觸點381-382、階梯結構和層堆疊體346佈置在通道孔區域389中。層堆疊體347在接觸區域383中的一部分被配置為用於接觸焊墊的開口。層堆疊體347和介電質層321的一部分形成在層堆疊體346和NAND記憶體單元旁邊的介電質區域。在一些方面中，互連觸點382延伸以到達摻雜區域311。替代地，互連觸點382可以延伸到介電質層321中的摻雜區域311上方的層級。在一些其他方面中，互連觸點382可以穿過層堆疊體347，並且延伸到在層堆疊體347與犧牲層330之間的層級。觸點381-382的導電材料可以包括W、Co、Cu、Al或其組合。
與陣列元件300的通孔374、導體層375和通孔376的形成類似，進行蝕刻和沉積製程，以形成通孔384、導體層385和通孔386。可以使用諸如W、Co、Cu、Al或其組合的導電材料。通孔384和386以及導體層385分別連接到觸點381-382、插塞362和對應NAND串的上端。
之後，與連接焊墊377-378的形成類似，進行蝕刻和沉積製程，以製造連接焊墊387和388。可以使用諸如W、Co、Cu、Al或其組合的導電材料。連接焊墊387分別連接到字元線觸點381、插塞362和對應NAND串的上端。連接焊墊388分別連接到互連觸點382。
圖26示意性地繪示了根據本發明的方面的在截面圖中的周邊元件 390。周邊元件390包括半導體基底391(例如，單晶矽的基底)。周邊CMOS電路(例如，控制電路)(未繪示)製造在基底391上並且用於促進3D陣列元件300和380的操作。在基底391之上沉積包括一種或多種介電質材料的介電質層392。在介電質層392中形成連接焊墊(例如，連接焊墊393、394和395)和通孔。連接焊墊393-395被配置為用於與3D陣列元件300的互連，並且包括導電材料(例如，W、Co、Cu、Al或其組合)。
圖27繪示了根據本發明的方面的在製作過程中的某一階段處的示例性3D記憶體結構398。圖27的截面圖在Y-Z平面中。3D記憶體結構398透過以倒裝晶片鍵合製程將圖24所示的3D陣列元件300與圖26所示的周邊元件390鍵合而形成。
在一些方面中，3D陣列元件300被垂直地翻轉，並且變為在周邊元件390之上上下倒置。在進行對準之後，例如，在連接焊墊377-379分別與連接焊墊393-395對準之後，3D陣列元件300和周邊元件390面對面接合並且鍵合在一起。層堆疊體346和周邊CMOS電路變為夾在摻雜區域311與基底391之間。在一些方面中，焊料或導電黏合劑用於鍵合對準的連接焊墊鍵合。這樣，連接焊墊377-379分別連接到連接焊墊393-395。在完成倒裝晶片鍵合製程之後，3D陣列元件300和周邊元件390電連通。
之後，透過減薄製程減薄3D陣列元件300的基底310。透過沉積在摻雜區域311之上生長介電質層312。與通孔113-114、導體層115-116和連接焊墊117的形成類似，進行蝕刻和沉積製程，以分別形成通孔313和314、導體層315和316以及連接焊墊317。由於通孔313穿過摻雜區域311，並且通孔314穿過摻雜區域311和犧牲層330，因此在用導電材料填充開口以形成通孔313和314之前，在開口的側壁上生長介電質層。導體層316還可以被稱為導體元件，並且導體層316形成在通孔314和互連觸點373之上並且連接到通孔314和互連觸點373。形成在 導體層315和互連觸點372之上並且連接到導體層315和互連觸點372的連接焊墊317被配置為用於3D陣列元件300與380之間的連接。
圖28繪示了根據本發明的方面的在製作過程的某一階段處的示例性3D記憶體元件399。圖28的截面圖在Y-Z平面中。3D記憶體元件399包括圖27中所示的包括3D陣列元件300和周邊元件390的3D記憶體結構398以及圖25中所示的3D陣列元件380。周邊元件390被配置為控制記憶體元件399。
通倒裝晶片鍵合方法來鍵合3D記憶體結構398和陣列元件380，以形成如圖28中所示的3D記憶體元件399。在一些方面中，3D陣列元件380被垂直地翻轉，並且變為在記憶體結構398之上上下倒置。在對準之後，3D陣列元件380和記憶體結構398接合並且鍵合在一起。在一些方面中，焊料或導電黏合劑用於鍵合連接焊墊388與連接焊墊317。這樣，連接焊墊388分別連接到連接焊墊317。在完成倒裝晶片鍵合製程之後，3D陣列元件380和周邊元件390電連通。
此外，使用減薄方法減薄3D陣列元件380的基底310。透過沉積製程在摻雜區域311之上形成介電質層318。如圖28中所示，透過例如乾式蝕刻製程或者乾式和濕式蝕刻製程的組合製成開口322。在一些方面中，開口322還可以被視為溝槽。開口322穿透陣列元件380的介電質層318、摻雜區域311、覆蓋層320、犧牲層330、層堆疊體347和介電質層321，並且部分地穿透陣列元件300的介電質層312，從而在開口322的底部處暴露陣列元件300上的導體層316。開口322在互連觸點372和382旁邊，或者相對於周邊元件390在階梯結構和層堆疊體346的一側上。由於開口322穿過陣列元件380的層堆疊體347，因此在製成開口322之後，去除層堆疊體347的一部分。形成開口322之後的層堆疊體347的剩餘部分仍然可以被視為層堆疊體347。剩餘的層堆疊體347至少部分地圍繞開口322，並且在陣列元件380的層堆疊體346和NAND記憶體單元旁邊形成具有介電質層321的介電質區域。
在互連觸點382之上，以與3D記憶體元件199的通孔124的形成類似的方式形成通孔324。在通孔324與摻雜區域311之間形成介電質層用於隔離。
此外，透過諸如CVD、PVD、ALD、電鍍、化學鍍或其任何組合的沉積製程形成接觸焊墊325以及導體層326和327。用於接觸焊墊325以及導體層326和327的導電材料可以包括例如W、Co、Cu、Al或其組合。如圖28中所示，導體層326和327分別佈置在通孔324和半導體層331之上。導體層326透過通孔324連接到互連觸點382。接觸焊墊325被配置為用於3D記憶體元件399與其他元件之間的連接，並且鍵合導線可以鍵合在接觸焊墊325上。
接觸焊墊325在開口322內形成在3D陣列元件300上。橫向地，接觸焊墊325被介電質層312包圍、在互連觸點372和382旁邊，並且在階梯結構和層堆疊體346的一側上。在垂直方向上，接觸焊墊325形成在介電質層312上、並且在導體層316和互連觸點373之上並且連接到導體層316和互連觸點373。接觸焊墊325透過互連觸點373連接到周邊元件390的連接焊墊395。並且沿垂直方向，接觸焊墊325設置在陣列元件300和380的層堆疊體347之間、和/或在陣列元件380與周邊元件390之間。接觸焊墊325還可以設置在層堆疊體346的層級之間、設置在陣列元件300和380的NAND記憶體單元的層級之間、或者相對於周邊元件390設置在陣列元件380的下方的層級上。
在一些方面中，開口322到達陣列元件300的摻雜區域311下方的層級，例如，陣列元件300的層堆疊體347內的位置。例如，在製成互連觸點373時，觸點373的底部可以佈置在層堆疊體347內。可選地，開口322可以到達並且暴露陣列元件300的層堆疊體347，並且可以在觸點373的在層堆疊體347內的端部之上形成接觸焊墊325。
之後，透過CVD或PVD沉積鈍化層328，並且進行其他製造步驟或製程，以完成3D記憶體元件399的製造。為了簡單起見，省略了其他製造步驟或製 程的細節。
如圖28中所示，接觸焊墊325形成在陣列元件300上。如果接觸焊墊325被配置在陣列元件380上，則必須在陣列元件380和300兩者中都製成互連觸點。然後，寄生電容可能增大，並且影響3D記憶體元件399的高速操作。因此，形成在陣列元件300上的接觸焊墊325可以提高元件399的性能。
與3D記憶體元件199的開口122類似，開口322可以改進氫擴散，用於3D記憶體元件399的多晶矽缺陷修復。在一些方面中，在沒有功能結構的區域(例如，在介電質層312上方的介電質區域)中，形成一個或多個附加開口(未繪示)。附加開口可以暴露陣列元件300。可選地，在製造開口322時，可以形成附加開口。附加開口還可以是附加溝槽。在一些方面中，附加開口佈置在開口322周圍、和/或陣列元件380的層堆疊體346或NAND記憶體單元周圍。可選地，附加開口中的一些可以與開口322合併，以形成更大開口。在某些方面中，附加開口中的一些穿透陣列元件380的介電質層318、摻雜區域311、層堆疊體347和介電質層321，並且部分地穿透陣列元件300的介電質層312。附加開口可以進一步提高3D記憶體元件399的氫擴散、品質和產量。在完成氫擴散製程之後，用介電質材料(例如，氮化矽)填充附加開口，以形成附加的介電質區域。附加的介電質區域在陣列元件300之上並且可以與陣列元件100連接。
雖然本發明的原理和實施方式是透過使用說明書中的具體方面來描述的，但是方面的上述描述僅旨在幫助理解本發明。另外，上述不同方面的特徵可以組合以形成附加的方面。本領域普通技術人員可以根據本發明的思想對具體實施方式和應用範圍進行修改。因此，說明書的內容不應被解釋為對本發明的限制。
100,180:陣列元件
191:基底
111:摻雜區域
112,118,121,128,192:介電質層
113,114,124,174,184:通孔
115,116,126,127,145,175,185:導體層
117,177,178,179,187,188,193,194,195:連接焊墊
122:開口
125:接觸焊墊
131:半導體層
146:層堆疊體
141:第一介電質層
143:空腔
161:導電材料
171,172,173,181,182:觸點
190:周邊元件
199:記憶體元件
Y,Z:方向

Claims (19)

  1. 一種用於製造三維(3D)記憶體元件的方法，包括：製備具有第一陣列元件和第二陣列元件的堆疊元件，其中：所述第一陣列元件包括在所述第一陣列元件的面側上的多個第一正面焊墊、在所述第一陣列元件的背側上的多個第一背面焊墊、連接到所述多個第一正面焊墊的一部分的多個互連觸點、以及多個第一記憶體單元；並且所述第二陣列元件包括在所述第二陣列元件的面側上並且與所述多個第一背面焊墊鍵合的多個第二正面焊墊；在所述第二陣列元件的背側上形成開口，其中在所述第二陣列元件的背側上形成所述開口包括穿過所述第二陣列元件形成所述開口，以暴露所述第一陣列元件中的一個或多個導體元件；以及在形成所述開口之後，於所述開口中形成一個或多個接觸焊墊，所述一個或多個接觸焊墊在所述多個互連觸點中的一個或多個互連觸點之上並且連接到所述多個互連觸點中的一個或多個互連觸點，並且所述一個或多個接觸焊墊相對於所述第一陣列元件在接近所述多個第二正面焊墊的層級處。
  2. 根據請求項1所述的方法，其中，製備所述堆疊元件包括：在所述第一陣列元件的第一基底之上形成所述多個第一記憶體單元；以及在所述第二陣列元件的第二基底之上形成多個第二記憶體單元。
  3. 根據請求項1所述的方法，其中，製備所述堆疊元件還包括：在將所述多個第二正面焊墊與所述多個第一背面焊墊鍵合之前，形成設置在所述多個互連觸點中的所述一個或多個之上並且連接到所述多個互連觸點中的所述一個或多個的所述一個或多個導體元件。
  4. 根據請求項3所述的方法，其中，形成所述一個或多個接觸焊墊包括：形成設置在所述一個或多個導體元件之上並且連接到所述一個或多個導體元件的所述一個或多個接觸焊墊。
  5. 根據請求項2所述的方法，其中，形成所述多個第一記憶體單元包括：形成第一層堆疊體，所述第一層堆疊體包括彼此交替堆疊的多個第一介電質層和多個第一導體層；以及穿過所述第一層堆疊體形成所述多個第一記憶體單元。
  6. 根據請求項5所述的方法，還包括：在所述第一層堆疊體旁邊形成第二層堆疊體，所述第二層堆疊體包括彼此交替堆疊的多個第二介電質層和多個第三介電質層，並且所述多個互連觸點的一部分穿過所述第二層堆疊體。
  7. 根據請求項5所述的方法，其中，穿過所述第一層堆疊體形成所述多個第一記憶體單元還包括：形成延伸穿過所述第一層堆疊體的功能層，所述功能層包括阻障層、電荷捕獲層、和/或隧道絕緣層；以及形成通道層，所述通道層延伸穿過所述第一層堆疊體並且連接所述多個第一記憶體單元的一部分，並且所述功能層在所述通道層與所述第一層堆疊體之 間。
  8. 根據請求項2所述的方法，還包括：在所述開口周圍和/或在所述多個第二記憶體單元周圍形成一個或多個溝槽；以及用介電質材料填充所述一個或多個溝槽。
  9. 根據請求項1所述的方法，還包括：將所述多個第一正面焊墊與在周邊元件的面側上的多個第三正面焊墊鍵合。
  10. 一種三維(3D)記憶體元件，包括：具有第一陣列元件和第二陣列元件的堆疊元件，其中：所述第一陣列元件包括在所述第一陣列元件的面側上的多個第一正面焊墊、在所述第一陣列元件的背側上的多個第一背面焊墊、連接到所述多個第一正面焊墊的一部分的多個互連觸點、一個或多個導體元件、以及多個第一記憶體單元；並且所述第二陣列元件包括在所述第二陣列元件的面側上並且與所述多個第一背面焊墊鍵合的多個第二正面焊墊；在所述第二陣列元件的背側上的開口，其中所述開口穿過所述第二陣列元件並暴露所述第一陣列元件中的所述一個或多個導體元件；以及在所述開口中的一個或多個接觸焊墊，所述一個或多個接觸焊墊設置在所述多個互連觸點中的一個或多個互連觸點之上並且連接到所述多個互連觸點中的一個或多個互連觸點，並且所述一個或多個接觸焊墊相對於所述第一陣列元 件在接近所述多個第二正面焊墊的層級處。
  11. 根據請求項10所述的3D記憶體元件，其中：所述第一陣列元件還包括在第一基底之上的所述多個第一記憶體單元；並且所述第二陣列元件還包括在第二基底之上的多個第二記憶體單元。
  12. 根據請求項10所述的3D記憶體元件，其中所述一個或多個導體元件設置在所述一個或多個接觸焊墊與所述多個互連觸點中的所述一個或多個之間、並且連接到所述一個或多個接觸焊墊和所述多個互連觸點中的所述一個或多個。
  13. 根據請求項11所述的3D記憶體元件，其中：所述一個或多個接觸焊墊相對於所述第一陣列元件形成在所述多個第二記憶體單元與所述多個第一記憶體單元的層級之間。
  14. 根據請求項11所述的3D記憶體元件，其中：所述一個或多個接觸焊墊相對於所述第一陣列元件形成在所述多個第二記憶體單元的層級處、或者所述多個第二記憶體單元下方。
  15. 根據請求項11所述的3D記憶體元件，其中，所述第一陣列元件還包括：第一層堆疊體，所述第一層堆疊體包括彼此交替堆疊的多個第一介電質層和多個第一導體層，所述多個第一記憶體單元穿過所述第一層堆疊體設置。
  16. 根據請求項15所述的3D記憶體元件，其中，所述第一陣列元件還包括：在所述第一層堆疊體旁邊的第二層堆疊體，所述第二層堆疊體包括彼此交替堆疊的多個第二介電質層和多個第三介電質層，所述多個互連觸點的一部分穿過所述第二層堆疊體。
  17. 根據請求項15所述的3D記憶體元件，其中，所述第一陣列元件還包括：通道層，所述通道層延伸穿過所述第一層堆疊體並且連接所述多個第一記憶體單元的一部分；以及功能層，所述功能層延伸穿過所述第一層堆疊體並且形成在所述通道層與所述第一層堆疊體之間，所述功能層包括阻障層、電荷捕獲層和/或隧道絕緣層。
  18. 根據請求項11所述的3D記憶體元件，還包括：在所述開口周圍和/或在所述多個第二記憶體單元周圍並且在所述第一陣列元件之上的一個或多個介電質區域。
  19. 一種三維(3D)記憶體元件，包括：具有第一陣列元件和第二陣列元件的堆疊元件，其中：所述第一陣列元件包括在所述第一陣列元件的面側上的多個第一正面焊墊、在所述第一陣列元件的背側上的多個第一背面焊墊、連接到所述多個第一正面焊墊的一部分的多個互連觸點、以及多個第一記憶體單元；並且所述第二陣列元件包括在所述第二陣列元件的面側上並且與所述多個第一 背面焊墊鍵合的多個第二正面焊墊、以及多個第二記憶體單元；在所述第二陣列元件的背側上的開口；以及設置於所述開口中的一個或多個接觸焊墊，所述一個或多個接觸焊墊設置於所述多個第一記憶體單元與所述多個第二記憶體單元的層級之間，所述一個或多個接觸焊墊相對於所述第一陣列元件在接近所述多個第二正面焊墊的層級處，並且所述一個或多個接觸焊墊設置在所述多個互連觸點中的一個或多個互連觸點之上並且連接到所述多個互連觸點中的一個或多個互連觸點。
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