CN116613124A - 晶片结构与半导体器件 - Google Patents

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金宇柱
南熙载
柳正锡
尹俊浩
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Abstract

公开了晶片结构和半导体器件。一种半导体器件可以包括衬底和衬底上的单元阵列结构。衬底可以包括器件区域和在平面图中围绕器件区域的虚设区域。单元阵列结构可以包括多个第一介电层、多个栅极结构、竖直沟道结构和虚设图案。竖直沟道结构可以在器件区域上，并且可以穿透多个栅极结构和多个第一介电层。单元阵列结构包括位于衬底的边缘之上的外侧壁和位于单元阵列结构的外侧壁上的凹进部分。虚设图案可以覆盖该凹进部分的侧壁和该凹进部分的底表面。虚设图案和竖直沟道结构可以包括相同的材料。

Description

晶片结构与半导体器件
相关申请的交叉引用
本申请要求于2022年2月16日在韩国知识产权局递交的韩国专利申请No.10-2022-0020412的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及晶片结构和/或使用该晶片结构制造的半导体器件。
背景技术
电子产业的发展可以提供具有诸如轻重量、小尺寸、高速和高性能的特性的低价电子产品。晶片结构可以用于制造半导体器件。晶片结构可以包括多个器件区域。可以对晶片结构进行切割以形成彼此分离的半导体器件。在衬底切割工艺中，可能会发生晶片结构的异常切割或对半导体器件的损坏。
发明内容
本发明构思的一些实施例提供了一种晶片切割工艺，在该晶片切割工艺中，半导体器件令人满意地彼此分离。
本发明构思的一些实施例提供了一种具有增加的可靠性的半导体器件和/或其制造方法。
根据本发明构思的实施例，半导体器件可以包括衬底和衬底上的单元阵列结构。衬底可以包括器件区域和在平面图中围绕器件区域的虚设区域。单元阵列结构可以包括多个第一介电层、多个栅极结构、竖直沟道结构和虚设图案。竖直沟道结构可以在器件区域上，并且可以穿透多个栅极结构和多个第一介电层。单元阵列结构包括位于衬底的边缘之上的外侧壁和位于单元阵列结构的外侧壁上的凹进部分。虚设图案可以覆盖该凹进部分的侧壁和该凹进部分的底表面。虚设图案可以包括与竖直沟道结构的材料相同的材料。
根据本发明构思的实施例，一种半导体器件可以包括：半导体衬底，包括器件区域和虚设区域，虚设区域在平面图中围绕器件区域；逻辑结构，在半导体衬底上，逻辑结构包括多个外围电路；单元阵列结构，在逻辑结构上；布线层，在单元阵列结构上；芯片焊盘，在布线层上；以及保护层，在布线层上并暴露芯片焊盘。单元阵列结构可以包括在半导体衬底的边缘之上的外侧壁和在单元阵列结构的外侧壁上的凹进部分。单元阵列结构可以包括：多个第一介电层，在半导体衬底的器件区域和虚设区域上，并彼此竖直地间隔开；多个栅极结构，在半导体衬底的器件区域上，并插入在第一介电层之间；多个第二介电层，在半导体衬底的虚设区域上，并插入在第一介电层之间；竖直沟道结构，在半导体衬底的器件区域上，并穿透多个第一介电层和多个栅极结构；导电焊盘，在竖直沟道结构上；虚设图案，在半导体衬底的虚设区域上，并与竖直沟道结构横向间隔开；以及封盖层，在竖直沟道结构的顶表面上。封盖层可以延伸到半导体衬底的虚设区域上。虚设图案可以覆盖凹进部分的底表面和凹进部分的侧壁。虚设图案的高度可以等于竖直沟道结构的高度和导电焊盘的高度之和。
根据本发明构思的实施例，一种晶片结构可以包括：衬底，在平面图中包括器件区域和划道区域；以及单元阵列结构，在衬底上。单元阵列结构可以包括彼此竖直地间隔开的多个第一介电层、竖直沟道结构、虚设图案、在衬底的划道区域上穿透多个第一介电层的第一沟槽、以及第一沟槽中的空隙。虚设图案可以覆盖第一沟槽的侧壁和第一沟槽的底表面。
附图说明
图1图示了示出了根据一些实施例的晶片结构的平面图。
图2A图示了示出了图1的部分I的放大图。
图2B示出了沿图2A的线II-II’截取的截面图。
图2C图示了示出了图2B的部分III的放大图。
图2D图示了示出了图2C的部分IV的放大图。
图2E图示了示出了根据一些实施例的空隙的截面图。
图3A图示了示出了根据一些实施例的晶片结构的平面图。
图3B示出了沿图3A的线II-II’截取的截面图。
图4A至图4J图示了示出了根据一些示例实施例的制造晶片结构的方法的截面图。
图5A和图6A图示了示出了根据一些实施例的切割工艺的截面图。
图5B和图6B分别图示了示出了图5A和图6A的部分III的放大截面图。
图7A图示了示出了根据一些实施例的半导体器件的截面图。
图7B图示了示出了图7A的部分V的放大图。
图7C图示了示出了根据一些实施例的凹进部分和第一封盖层的截面图。
图7D图示了示出了根据一些实施例的凹进部分和第一封盖层的截面图。
图8A图示了示出了根据一些实施例的半导体器件的截面图。
图8B图示了示出了图8A的部分V的放大图。
图9图示了示出了根据一些实施例的半导体封装的截面图。
具体实施方式
当在本说明书中与数值相结合地使用术语“约”或“基本上”时，相关联的数值旨在包括在所述数值附近的制造或操作公差(例如，±10％)。此外，当词语“一般地”和“基本上”与几何形状结合使用时，意图是不要求几何形状的精度，但是该形状的宽容度在本公开的范围内。此外，无论数值或形状是否被修改为“约”或“基本上”，将理解，这些值和形状应当被解释为包括围绕所述数值或形状的制造或操作公差(例如，±10％)。
在本说明书中，相同的附图标记可以表示相同的组件。现在下面将描述晶片结构、半导体器件、半导体封装和/或它们的制造方法。
图1图示了示出了根据一些实施例的晶片结构的平面图。图2A图示了示出了图1的部分I的放大图。图2B示出了沿图2A的线II-II’截取的截面图。图2C图示了示出了图2B的部分III的放大图。图2D图示了示出了图2C的部分IV的放大图。
参考图1以及图2A至图2D，晶片结构1000可以包括衬底100、逻辑结构200、单元阵列结构300、布线层400、芯片焊盘550和保护层PL。逻辑结构200可以设置在衬底100和单元阵列结构300之间。
当在平面中观察时，衬底100可以具有器件区域DR和划道区域SLR。器件区域DR中的每一个可以是用作半导体衬底的区域(参见图7A或图7B的10)。衬底100的器件区域DR可以通过划道区域SLR彼此分离。器件区域DR可以在第一方向D1或第二方向D2上彼此分离。例如，器件区域DR可以沿第一方向D1布置成行，并且沿第二方向D2布置成列。
第一方向D1可以平行于衬底100的底表面。第二方向D2可以平行于衬底100的底表面，并且可以基本上垂直于第一方向D1。第三方向D3可以基本上垂直于衬底100的底表面，并且可以与第一方向D1和第二方向D2相交。
划道区域SLR可以设置在衬底100的器件区域DR之间。器件区域DR可以被划道区域SLR围绕。划道区域SLR可以是假想区域。划道区域SLR可以包括第一部分和第二部分。当在平面中观察时，划道区域SLR的第一部分可以各自沿平行于第一方向D1的方向延伸，并且划道区域SLR的第二部分可以各自沿平行于第二方向D2的方向延伸。划道区域SLR的第一部分可以连接到划道区域SLR的第二部分。
如图2C所示，划道区域SLR可以包括切割区域R1和虚设区域R2。划道区域SLR的切割区域R1可以是在切割工艺中被去除的区域，该切割工艺将在图5A和图6B中讨论。虚设区域R2可以设置在切割区域R1和器件区域DR之间。虚设区域R2的存在可以限制和/或防止在切割工艺中对器件区域DR的组件的损坏。
衬底100可以是半导体衬底。衬底100可以是晶体半导体衬底。例如，衬底100可以具有单晶结构，但本发明构思不限于此。衬底100可以包括硅、锗和硅锗中的一种或多种。
逻辑结构200可以设置在衬底100的顶表面上。逻辑结构200可以包括器件隔离层210、外围电路250、阱部分215、导电插塞220、下部线230和下掩埋介电层240。逻辑结构200还可以包括电阻器和电容器。
外围电路250可以设置在衬底100的顶表面上。衬底100的顶表面可以是衬底100的前表面。外围电路250可以包括晶体管。外围电路250中的每一个可以包括栅电极253和在栅电极253的相对侧上的源极/漏极部分251。栅电极253可以包括导电材料。外围电路250中的每一个还可以包括栅极介电层，并且该栅极介电层可以设置在衬底100和栅电极253之间。
器件隔离层210和阱部分215可以设置在衬底100上。阱部分215可以是衬底100的掺杂区域，但本发明构思不限于此。器件隔离层210可以设置在阱部分215之间。器件隔离层210可以限定阱部分215中的有源区域。阱部分215可以在其上相应地设置有晶体管。源极/漏极部分251可以设置在阱部分215中，并且可以具有与对应的阱部分215的导电率不同的导电率。
导电插塞220可以设置在源极/漏极部分251或栅电极253上并耦接到源极/漏极部分251或栅电极253。导电插塞220可以包括导电材料，例如金属。
下部线230和下掩埋介电层240可以设置在器件隔离层210和阱部分215上。下部线230可以设置在下掩埋介电层240中。下部线230可以通过导电插塞220电连接到外围电路250。下部线230可以包括导电材料，例如金属。下掩埋介电层240可以是单层或多层。下掩埋介电层240可以包括硅基介电材料。硅基介电材料可以包括例如氧化硅、氮化硅和氮氧化硅中的一种或多种。
外围电路250、导电插塞220和下部线230可以设置在衬底100的器件区域DR上，但可以不设置在衬底100的划道区域SLR上。例如，当在平面中观察时，外围电路250、导电插塞220和下部线230可以与衬底100的划道区域SLR间隔开。下掩埋介电层240可以设置在衬底100的器件区域DR和划道区域SLR上。
单元阵列结构300可以设置在逻辑结构200上。例如，单元阵列结构300可以设置在下掩埋介电层240上。单元阵列结构300可以与衬底100的器件区域DR和划道区域SLR重叠。如图2C和图2D所示，单元阵列结构300可以包括半导体层310、栅极结构320、竖直沟道结构330X、封盖层、接触插塞340、间隔物343和虚设图案330Y。单元阵列结构300可以具有第一沟槽TR1和第二沟槽TR2。
半导体层310可以设置在逻辑结构200上，覆盖下掩埋介电层240。半导体层310可以包括半导体材料，例如硅(Si)、锗(Ge)和硅锗(SiGe)中的一种或多种。半导体层310可以包括掺杂有具有第一导电类型的杂质的半导体和不掺杂有杂质的本征半导体中的一个或多个。半导体层310可以具有单晶结构或多晶结构。例如，具有第一导电类型的杂质可以包括III族元素，例如硼。第一导电类型可以是p型。
半导体层310可以具有公共源极部分314。例如，公共源极部分314可以设置在半导体层310中以及在半导体层310的顶表面上。公共源极部分314可以掺杂有具有第二导电类型的杂质。具有第二导电类型的杂质可以包括V族元素，例如砷或磷。第二导电类型可以是n型。公共源极部分314可以设置在衬底100的器件区域DR上，但可以不设置在划道区域SLR上。
堆叠结构可以设置在半导体层310上，并且可以沿平行于第一方向D1的方向延伸。堆叠结构可以包括栅极结构320、第一介电层321和第二介电层324。堆叠结构可以设置为多个。图2C的堆叠结构可以是多个堆叠结构之一。堆叠结构可以在第二方向D2上彼此间隔开。为简洁起见，下面将进一步讨论单个堆叠结构。
第一介电层321可以彼此竖直地堆叠在半导体层310上。第一介电层321可以与衬底100的器件区域DR和划道区域SLR重叠。最下面的第一介电层321的厚度可以小于其他第一介电层321的厚度。其他第一介电层321的厚度可以彼此相同或不同。第一介电层321可以包括含硅介电材料。含硅介电材料可以包括氧化硅、氮化硅和氮氧化硅中的一种或多种。第一介电层321可以包括低k介电材料。低k介电材料的介电常数可以小于氧化硅层的介电常数。
栅极结构320可以设置在衬底100的器件区域DR上，但可以不设置在衬底100的划道区域SLR上。栅极结构320可以彼此竖直地堆叠在半导体层310上。在本说明书中，术语“竖直的”或“竖直地”可以表示“平行于第三方向D3”。栅极结构320可以对应地插入在第一介电层321之间。栅极结构320可以用作串选择线、地选择线和字线。例如，堆叠的栅极结构320中的最上面的一个和最下面的一个可以分别用作串选择线和地选择线。在最下面的栅极结构320和最上面的栅极结构320之间的其他栅极结构可以用作字线。栅极结构320可以包括导电材料，例如，金属。例如，栅极结构320可以包括钨。当在平面中观察时，栅极结构320可以具有平行于第二方向D2的主轴。栅极结构320可以在第一方向D1上彼此间隔开。
竖直沟道结构330X可以设置在堆叠结构中，并且可以设置为彼此横向间隔开。短语“某些组件彼此横向间隔开”可以表示“某些组件彼此水平地间隔开”。术语“水平的”或“水平地”可以表示“平行于衬底100的底表面”的含义。例如，竖直沟道结构330X可以设置在第二沟槽TR2中，并且第二沟槽TR2可以穿透堆叠结构。例如，第二沟槽TR2可以穿透第一介电层321和栅极结构320。第二沟槽TR2的底表面可以设置在半导体层310中。因此，竖直沟道结构330X的底表面可以位于比半导体层310的顶表面的高度低且比半导体层310的底表面的高度高的高度处。某个组件的高度可以表示竖直高度，并且可以在第三方向D3上测量两个组件之间的高度差。
下面将在对虚设图案330Y的示例给出的说明中提供对第一下介电图案331Y、第一半导体图案332Y和第一上介电图案333Y的描述。
竖直沟道结构330X和第二沟槽TR2可以与衬底100的器件区域DR重叠。竖直沟道结构330X和第二沟槽TR2可以不设置在衬底100的划道区域SLR上。当在平面中观察时，竖直沟道结构330X和第二沟槽TR2可以设置为与衬底100的划道区域SLR间隔开。竖直沟道结构330X中的每一个可以包括第二下介电图案331X、第二半导体图案332X和第二上介电图案333X。第二下介电图案331X可以覆盖第二沟槽TR2的侧壁。第二沟槽TR2的侧壁可以包括第一介电层321的内侧壁。第二下介电图案331X可以设置在第一介电层321的内侧壁和栅极结构320的内侧壁上。第二下介电图案331X可以暴露半导体层310的顶表面。第二下介电图案331X可以包括单个介电层或多个介电层。第二下介电图案331X可以用作电荷捕获型闪存晶体管的数据存储层的一部分。例如，第二下介电图案331X可以包括硅基介电材料或高k介电材料。
第二半导体图案332X可以设置在第二沟槽TR2的侧壁上，并且可以覆盖第二下介电图案331X。第二半导体图案332X可以延伸到半导体层310上以部分地接触半导体层310的由第二沟槽TR2暴露的顶表面。第二半导体图案332X在第二沟槽TR2中可以具有管状形状、中空圆柱形状或杯形。第二半导体图案332X可以在第二沟槽TR2的中心部分上限定空部分。
第二半导体图案332X可以包括例如硅(Si)、锗(Ge)或其混合物。第二半导体图案332X可以具有从单晶结构、非晶结构和多晶结构中选择的至少一个。第二半导体图案332X还可以包括掺杂的杂质。备选地，第二半导体图案332X可以是不掺杂有杂质的本征半导体。
第二上介电图案333X可以设置在第二沟槽TR2中以覆盖第二半导体图案332X。第二上介电图案333X可以填充第二沟槽TR2。例如，第二上介电图案333X可以填充第二沟槽TR2的未占用部分。第二上介电图案333X可以包括含硅介电材料。第二上介电图案333X可以由具有优异间隙填充特性的介电材料形成。第二上介电图案333X可以由例如高密度等离子体氧化物层、旋涂玻璃(SOG)层和化学气相沉积(CVD)层中的一种或多种形成。
单元阵列结构300还可以包括栅极介电图案323。栅极介电图案323可以插入在栅极结构320和第一介电层321之间以及栅极结构320和竖直沟道结构330X之间。例如，栅极介电图案323中的每一个可以插入在对应的栅极结构320和对应的竖直沟道结构330X之间，并且可以延伸到对应的栅极结构320的顶表面和底表面上。栅极介电图案323可以包括高k介电材料。高k介电材料可以指介电常数大于氧化硅的介电常数的材料，并且可以包括氧化锆、氧化铝和氧化铪中的一种或多种。
导电焊盘335可以对应地设置在竖直沟道结构330X上。导电焊盘335的底表面可以位于比最上面的栅极结构320的顶表面的高度高的高度处。导电焊盘335可以包括金属材料或杂质掺杂的半导体材料。导电焊盘335中的每一个可以设置在第二沟槽TR2的上部中。第二沟槽TR2可以具有与对应的竖直沟道结构330X的高度和对应的导电焊盘335的高度之和基本上相同的深度(参见图2D的A2)。
封盖层可以设置在竖直沟道结构330X和堆叠结构上。堆叠结构的顶表面可以是最上面的第一介电层321的顶表面。封盖层可以包括第一封盖层360和第二封盖层370。第一封盖层360可以覆盖竖直沟道结构330X的顶表面和最上面的第一介电层321的顶表面。例如，第一封盖层360可以包括含硅介电材料。
接触插塞340可以设置为穿透第一介电层321、栅极结构320和第一封盖层360。接触插塞340可以与竖直沟道结构330X横向间隔开。接触插塞340可以对应地设置在竖直沟道结构330X之间。接触插塞340可以对应地设置在公共源极部分314上并耦接到公共源极部分314。接触插塞340可以包括阻挡层和金属层。阻挡层可以覆盖金属层的侧壁。阻挡层可以包括例如从钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)及其任意组合中选择的至少一种。金属层可以包括钨(W)、铝(Al)、钛(Ti)、钽(Ta)、钴(Co)或铜(Cu)。接触插塞340可以是公共源极插塞。当在平面中观察时，接触插塞340可以具有平行于第二方向D2延伸的主轴。
间隔物343可以覆盖接触插塞340的侧壁。隔离物343中的每一个可以设置在第一介电层321和对应的接触插塞340之间以及栅极结构320和对应的接触插塞340之间。间隔物343可以包括介电材料。间隔物343可以包括含硅介电材料，例如氧化硅、氮化硅和氮氧化硅中的一种或多种。备选地，间隔物343可以包括低k介电材料，并且该低k介电材料的介电常数可以小于氧化硅的介电常数。
第二封盖层370可以设置在第一封盖层360上以覆盖接触插塞340的顶表面。第二封盖层370可以包括介电材料。例如，第二封盖层370可以包括含硅介电材料。
上导电插塞350可以形成在第一封盖层360和第二封盖层370中。例如，上导电插塞350中的每一个可以穿透第二封盖层370和第一封盖层360。上导电插塞350可以设置在导电焊盘335上以耦接到导电焊盘335。上导电插塞350可以通过导电焊盘335电连接到对应的竖直沟道结构330X。上导电插塞350可以是位线接触插塞。
导线390可以设置在第二封盖层370和上导电插塞350上，从而耦接到上导电插塞350。当在平面中观察时，导线390可以沿第一方向D1延伸。上导电插塞350和导线390可以包括导电材料，例如金属。导线390可以是位线。图2C和图2D的导线390可以是多条导线390之一，并且当在平面中观察时，多条导线390可以在第二方向D2上彼此间隔开。
竖直沟道结构330X、接触插塞340、导电焊盘335、上导电插塞350和导线390可以设置在衬底100的器件区域DR上，但可以不设置在衬底100的划道区域SLR上。例如，当在平面中观察时，竖直沟道结构330X、接触插塞340、导电焊盘335、上导电插塞350和导线390可以与衬底100的划道区域SLR间隔开。
下面将详细描述根据一些实施例的衬底100的划道区域SLR上的单元阵列结构300。
半导体层310、第一介电层321、第一封盖层360和第二封盖层370可以设置在衬底100的器件区域DR和划道区域SLR上。第二介电层324和虚设图案330Y可以进一步设置在衬底100的划道区域SLR上。
在衬底100的划道区域SLR上，第二介电层324可以对应地插入在第一介电层321之间。第二介电层324可以不设置在衬底100的器件区域DR上，但本发明构思不限于此。第二介电层324可以设置为与对应的栅极结构320水平地间隔开。例如，在器件区域DR中的一个上，第二介电层324可以设置在竖直沟道结构330X中的最外面的竖直沟道结构330X的第一侧上，并且栅极结构320可以设置在该最外面的竖直沟道结构330X的第二侧上。最外面的竖直沟道结构330X的第二侧可以与其第一侧相对。第二介电层324可以包括与第一介电层321的材料不同的材料。例如，第一介电层321可以包括氧化硅，并且第二介电层324可以包括氮化硅。
第一沟槽TR1可以设置在衬底100的划道区域SLR上，但可以不设置在衬底100的器件区域DR上。如图2A所示，当在平面中观察时，第一沟槽TR1可以具有网格形状。例如，当在平面中观察时，第一沟槽TR1可以包括第一子沟槽和第二子沟槽。第一子沟槽可以平行于第一方向D1延伸，并且可以在第二方向D2上彼此间隔开。第二子沟槽可以平行于第二方向D2延伸，并且可以在第一方向D1上彼此间隔开。第二子沟槽可以在空间上连接到第一子沟槽。当在平面中观察时，第一沟槽TR1可以围绕衬底100的器件区域DR。
如图2C和图2D所示，第一沟槽TR1可以设置在衬底100的切割区域R1和虚设区域R2上。第一沟槽TR1可以穿透第一介电层321和第二介电层324。第一沟槽TR1可以暴露第一介电层321的侧壁、第二介电层324的侧壁和半导体层310。第一沟槽TR1可以具有设置在半导体层310中的底表面。例如，第一沟槽TR1的底表面可以位于比半导体层310的顶表面的高度低并且比半导体层310的底表面的高度高的高度处。然而，第一沟槽TR1的底表面的高度可以有很大的变化。第一沟槽TR1可以设置为与竖直沟道结构330X横向间隔开。第一沟槽TR1的底表面可以是半导体层310的凹进的内表面。
第一沟槽TR1的底表面可以位于与第二沟槽TR2的底表面基本上相同的高度处。如图2D所示，第一沟槽TR1可以具有与第二沟槽TR2的深度A2基本相同的深度A1。短语“某些组件在宽度、深度、高度和水平方面相同”可以包括在制造过程中可能出现的允许公差。第一沟槽TR1的深度A1可以在例如从约8μm至约20μm的范围内。第二沟槽TR2的深度A2可以在例如从约8μm至约20μm的范围内。
第一沟槽TR1的宽度W1可以大于第二沟槽TR2的宽度W2。第一沟槽TR1的宽度W1可以在例如从约10nm至约100nm的范围内。由于第一沟槽TR1的宽度W1大于约10nm，因此第一沟槽TR1可以在其中设置有空隙VO，空隙VO将在下面讨论。
虚设图案330Y可以设置在第一沟槽TR1的底表面和侧壁上。虚设图案330Y可以具有U形截面。虚设图案330Y可以共形地覆盖第一沟槽TR1的底表面和侧壁。例如，虚设图案330Y的在第一沟槽TR1的底表面上的厚度可以与虚设图案330Y的在第一沟槽TR1的侧壁上的厚度相同或相似。虚设图案330Y可以不设置在衬底100的器件区域DR上。虚设图案330Y可以与竖直沟道结构330X横向间隔开。虚设图案330Y可以包括与竖直沟道结构330X的材料相同的材料。虚设图案330Y的高度可以与第一沟槽TR1的深度A1基本上相同。虚设图案330Y的高度可以与竖直沟道结构330X之一的高度和对应的导电焊盘335的高度之和基本上相同。竖直沟道结构330X之一的高度和对应的导电焊盘335的高度之和可以与第二沟槽TR2的深度A2基本上相同。
如图2D所示，虚设图案330Y的底表面330Yb可以位于与竖直沟道结构330X的底表面330Xb的高度基本上相同的高度处。虚设图案330Y的底表面330Yb可以与第一沟槽TR1的底表面相对应，竖直沟道结构330X的底表面330Xb可以与第二沟槽TR2的底表面相对应。
虚设图案330Y可以包括第一下介电图案331Y、第一半导体图案332Y和第一上介电图案333Y。第一下介电图案331Y可以覆盖第一沟槽TR1的底表面和侧壁。第一下介电图案331Y可以包括硅基介电材料或高k介电材料。第一下介电图案331Y可以包括与第二下介电图案331X的材料相同的材料。第一下介电图案331Y的厚度可以与第二下介电图案331X的厚度基本上相同。
第一半导体图案332Y可以设置在第一沟槽TR1的底表面和侧壁上，并且可以覆盖第一下介电图案331Y。第一半导体图案332Y可以包括在第二半导体图案332X的示例中讨论的材料之一。例如，第一半导体图案332Y可以包括与第二半导体图案332X的材料相同的材料。第一半导体图案332Y的厚度可以与第二半导体图案332X的厚度基本上相同。
第一上介电图案333Y可以设置在第一沟槽TR1的底表面和侧壁上，并且可以覆盖第一半导体图案332Y。第一上介电图案333Y可以包括含硅介电材料。第一上介电图案333Y可以包括与第二上介电图案333X的材料相同的材料。第一上介电图案333Y的厚度可以与第二上介电图案333X的厚度基本上相同。
第一封盖层360可以封闭第一沟槽TR1的入口。第一封盖层360的底表面可以与虚设图案330Y的在第一沟槽TR1的底表面上的顶表面330Ya竖直地间隔开。第一封盖层360的底表面可以与虚设图案330Y的在第一沟槽TR1的侧壁上的侧壁间隔开。因此，可以在第一沟槽TR1中设置空隙VO。空隙VO可以是由虚设图案330Y和第一封盖层360围绕的空间。例如，空隙VO可以是虚设图案330Y的在第一沟槽TR1的底表面上的顶表面330Ya、虚设图案330Y的在第一沟槽TR1的侧壁上的侧壁和第一封盖层360的底表面之间的空间。空隙VO可以是处于真空状态或由空气占据的空的空间。
如图2D所示，空隙VO可以具有比第一沟槽TR1的宽度W1和深度A1小的宽度W10和高度。当在平面中观察时，空隙VO可以围绕衬底100的器件区域DR。
空隙VO可以设置在衬底100的划道区域SLR上，但可以不设置在衬底100的器件区域DR上。例如，当在平面中观察时，空隙VO可以设置在衬底100的切割区域(参见图2C和图2D的R1)和虚设区域(参见图2C和图2D的R2)上。
当在如图2A所示的平面图中观察时，空隙VO的形状和布置可以与第一沟槽TR1的形状和布置相似。例如，当在平面中观察时，空隙VO可以具有网格形状。当在平面中观察时，空隙VO可以具有沿第一方向D1延伸的部分和沿第二方向D2延伸的部分。
尽管未示出，晶片结构1000还可以包括连接导电结构。连接导电结构可以耦接到导线390之一和下部线230之一。因此，单元阵列结构300可以电连接到逻辑结构200。短语“电连接到逻辑结构200”可以表示“电连接到外围电路250”。表述“电连接到单元阵列结构300”可以表示“电连接到从栅极结构320和导线390中选择的至少一个”。语言“电连接到”可以包括“直接连接到”和“通过其他组件间接连接到”的含义。
布线层400可以设置在导线390上。布线层400可以包括前道工序(FEOL)层和后道工序(BEOL)层。布线层400可以包括上介电层410和导电图案450。上介电层410可以堆叠在导线390上。上介电层410可以包括含硅介电材料。
导电图案450可以包括布线图案和通孔图案。布线图案可以插入在上介电层410之间。通孔图案中的每一个可以穿透上介电层410中的对应一个。通孔图案可以插入在布线图案之间，并且电连接到布线图案。导电图案450可以包括金属，例如铜或钨。导电图案450可以电连接到对应的导线390。导电图案450可以设置在衬底100的器件区域DR上。
芯片焊盘550可以设置在布线层400的顶表面上。芯片焊盘550可以电连接到导电图案450。芯片焊盘550可以彼此横向间隔开，并彼此电连接。芯片焊盘550可以包括例如铝。备选地，芯片焊盘550可以包括金属，例如，镍、金、铜或钨。芯片焊盘550可以设置在衬底100的器件区域DR上，但可以不设置在衬底100的划道区域SLR上。
晶片结构1000还可以包括焊球500。焊球500可以设置在对应的芯片焊盘550上。焊球500可以包括焊料材料，例如，锡、铅、银或其合金。
保护层PL可以设置在布线层400的顶表面上。保护层PL可以覆盖布线层400的顶表面，且可以暴露芯片焊盘550。保护层PL可以包括与上介电层410的材料不同的材料。例如，保护层PL可以包括介电聚合物，例如，聚酰亚胺或光敏聚酰亚胺(PSPI)。
开口510可以设置在衬底100的划道区域SLR上。保护层PL可以具有开口510。开口510可以穿透保护层PL。开口510可以暴露布线层400的顶表面。例如，开口510可以暴露上介电层410中的最上面一个的顶表面。例如，开口510可以暴露布线层400的在衬底100的划道区域SLR上的顶表面。开口510可以限定衬底100的划道区域SLR。例如，开口510可以设置在衬底100的切割区域R1上。开口510可以进一步延伸到衬底100的虚设区域R2上。开口510的宽度W3可以大于第一沟槽TR1的宽度W1并且大于空隙VO的宽度W10。
当在平面中观察时，开口510可以具有网格形状。例如，开口510可以包括第一开口和第二开口。第一开口可以平行于第一方向D1延伸，并且可以在第二方向D2上彼此间隔开。第二开口可以平行于第二方向D2延伸，并且可以在第一方向D1上彼此间隔开。第二开口可以在空间上连接到第一开口。
图2E图示了示出了根据一些实施例的空隙的截面图。下面将省略重复的描述。
参考图2E，第一封盖层360可以封闭第一沟槽TR1的入口，并且空隙VO可以设置在第一沟槽TR1中。在这种情况下，第一封盖层360可以进一步延伸到第一沟槽TR1的上部。例如，第一封盖层360可以包括突出部，并且该突出部可以延伸到第一沟槽TR1的上部中。第一封盖层360可以具有第一底表面360b1和第二底表面360b2。第一封盖层360的第一底表面360bl可以设置在最上面的第一介电层321上。第一封盖层360的第二底表面360b2可以连接到第一封盖层360的第一底表面360b1，并且可以设置在第一沟槽TR1上或第一沟槽TR1中。例如，第一封盖层360的第二底表面360b2可以与空隙VO重叠。第一封盖层360的第二底表面360b2可以位于比第一封盖层360的第一底表面360b1的高度低的高度处。第一封盖层360的第二底表面360b2可以是突出部的底表面。
图3A图示了示出了根据一些实施例的晶片结构的在图1中描绘的部分I的放大图。图3B示出了沿图3A的线II-II’截取的截面图。
参考图3A和图3B，晶片结构1000可以包括衬底100、逻辑结构200、单元阵列结构300、布线层400、芯片焊盘550和保护层PL。
单元阵列结构300可以具有多个第一沟槽TR1。第一沟槽TR1中的每一个可以设置在图2A至图2D的示例中所讨论的衬底100的划道区域SLR上。第一封盖层360可以封闭第一沟槽TR1的入口，因此多个空隙VO可以对应地设置在第一沟槽TR1中。单元阵列结构300可以包括多个虚设图案330Y。虚设图案330Y可以覆盖第一沟槽TR1的底表面和侧壁。虚设图案330Y可以彼此横向间隔开，但本发明构思不限于此。第一沟槽TR1中的至少一个、空隙VO中的至少一个、以及虚设图案330Y中的至少一个可以与上面在图2C的示例中所讨论的切割区域R1竖直地重叠。
为简洁起见，以下将详细描述单个第一沟槽TR1、单个空隙VO和单个虚设图案330Y，但本发明构思不限于此。
下面将描述根据一些实施例的制造晶片结构的方法。
图4A至图4J示出了图2B的部分III的放大截面图，其示出了根据一些实施例的制造晶片结构的方法。下面将省略重复的描述。
参考图4A，可以在衬底100上形成逻辑结构200。逻辑结构200可以与图2B至图2C的示例中所讨论的逻辑结构200基本上相同。
可以在逻辑结构200上形成半导体层310。可以在半导体层310上形成第一介电层321，并且可以在第一介电层321上形成第二介电层324。可以重复地形成第一介电层321和第二介电层324以形成交替堆叠的第一介电层321和第二介电层324。最下面的第一介电层321可以设置在半导体层310和最下面的第二介电层324之间。最上面的第一介电层321可以设置在最上面的第二介电层324上。第二介电层324的部分可以用作牺牲层。
参考图4B，可以形成第一沟槽TR1和第二沟槽TR2。第一沟槽TR1可以形成在衬底100的划道区域SLR上，并且可以穿透第一介电层321和第二介电层324。第二沟槽TR2可以包括彼此间隔开的多个第二沟槽TR2。第二沟槽TR2可以形成在衬底100的器件区域DR上，并且可以穿透第一介电层321和第二介电层324。第一沟槽TR1和第二沟槽TR2均可以暴露半导体层310。可以执行单个工艺来形成第一沟槽TR1和第二沟槽TR2。例如，可以采用单个蚀刻工艺来形成第一沟槽TR1和第二沟槽TR2。因此，第一沟槽TR1的深度A1可以与第二沟槽TR2的深度A2基本上相同。第一沟槽TR1的宽度W1可以大于第二沟槽TR2的宽度W2。
参考图4C，下介电层331、半导体图案332和上介电层333可以形成在最上面的第一介电层321上，并且可以延伸到第一沟槽TR1和第二沟槽TR2中。
根据一些实施例，下介电层331可以形成在最上面的第一介电层321上，并且可以覆盖第一沟槽TR1的底表面和侧壁，且也可以覆盖第二沟槽TR2的底表面和侧壁。可以通过沉积工艺来形成下介电层331。下介电层331可以包括例如硅基介电材料或高k介电材料。
半导体图案332可以形成在最上面的第一介电层321上，并且可以覆盖下介电层331。半导体图案332可以延伸到第一沟槽TR1的底表面和侧壁上以及第二沟槽TR2的底表面和侧壁上，从而共形地覆盖下介电层331。半导体图案332可以通过沉积工艺(例如，热化学气相沉积(CVD)、等离子体增强CVD、物理CVD、或原子层沉积(ALD))形成。
上介电层333可以形成在最上面的第一介电层321上，并且可以覆盖半导体图案332。上介电层333可以延伸到第一沟槽TR1和第二沟槽TR2中。由于第二沟槽TR2具有相对较小的宽度W2，因此上介电层333可以填充第二沟槽TR2的未占用部分。
上介电层333可以延伸到第一沟槽TR1的侧壁和底表面上。第一沟槽TR1的宽度W1可以相对较大。例如，第一沟槽TR1的宽度W1可以大于第二沟槽TR2的宽度W2。因此，上介电层333可以不填充第一沟槽TR1。上介电层333在第一沟槽TR1中可以具有U形截面。例如，上介电层333可以共形地覆盖第一沟槽TR1的底表面和侧壁上的半导体图案332。在形成上介电层333之后，可以在第一沟槽TR1中设置空的空间。
参考图4D，可以对上介电层333进行图案化以形成第一上介电图案333Y和第二上介电图案333X。第一上介电图案333Y和第二上介电图案333X可以彼此分离。
可以对半导体图案332进行图案化以形成第一半导体图案332Y和第二半导体图案332X。第一半导体图案332Y和第二半导体图案332X可以彼此分离。
可以对下介电层331进行图案化以形成第一下介电图案331Y和第二下介电图案331X。对下介电层331的图案化可以暴露最上面的第一介电层321的顶表面。因此，可以形成竖直沟道结构330X和虚设图案330Y。虚设图案330Y可以包括第一下介电图案331Y、第一半导体图案332Y和第一上介电图案333Y。第一下介电图案331Y、第一半导体图案332Y和第一上介电图案333Y可以设置在对应的第一沟槽TR1中。
竖直沟道结构330X中的每一个可以包括第二下介电图案331X、第二半导体图案332X和第二上介电图案333X。第二下介电图案331X、第二半导体图案332X和第二上介电图案333X可以设置在对应的第二沟槽TR2中。第二下介电图案331X、第二半导体图案332X和第二上介电图案333X可以不设置在对应的第二沟槽TR2的上部上。
可以在第二沟槽TR2的上部上形成导电焊盘335以覆盖竖直沟道结构330X的顶表面。
参考图4E，可以在最上面的第一介电层321上形成第一封盖层360以覆盖导电焊盘335的顶表面。可以执行沉积工艺来形成第一封盖层360。可以在衬底100的器件区域DR和划道区域SLR上执行该沉积工艺。第一封盖层360可以具有较差的阶梯覆盖性以封闭第一沟槽TR1的入口。第一封盖层360的底表面可以与虚设图案330Y的在第一沟槽TR1的底表面上的顶表面竖直地间隔开。因此，可以在第一沟槽TR1中形成空隙VO。空隙VO可以被虚设图案330Y和第一封盖层360围绕。与所示出的不同，第一封盖层360的一部分可以进一步延伸到第一沟槽TR1的上部中。这种情况可以形成图2E的示例中所讨论的空隙VO。
参考图4F，可以在第一封盖层360、第一介电层321和第二介电层324中形成第三沟槽TR3。第三沟槽TR3中的每一个可以暴露半导体层310，同时穿透第一封盖层360、第一介电层321和第二介电层324。第三沟槽TR3的底表面可以位于与第一沟槽TR1的底表面的高度相同或相似的高度处。第三沟槽TR3可以具有暴露第一介电层321和第二介电层324的侧壁。第三沟槽TR3可以形成在相邻的第二沟槽TR2之间。第三沟槽TR3可以不形成在衬底100的划道区域SLR上。可以执行各向异性蚀刻工艺来形成第三沟槽TR3。
参考图4G，可以去除第二介电层324以形成栅极部分329。栅极部分329可以是空的区域。栅极部分329可以形成在第一介电层321之间以连接到第三沟槽TR3。栅极部分329可以部分地暴露竖直沟道结构330X的侧壁。栅极部分329可以具有与第二介电层324的厚度基本上相同的厚度。可以执行蚀刻工艺来去除第二介电层324。可以采用湿法蚀刻工艺作为蚀刻工艺。
参考图4H，可以在对应的栅极部分329中形成栅极介电图案323和栅极结构320。
根据一些实施例，可以在第三沟槽TR3和栅极部分329中形成初步介电层(未示出)。可以通过沉积具有优异的阶梯覆盖性的材料来形成初步介电层。
栅极结构320的形成可以包括：形成栅极导电层并对栅极导电层进行图案化。栅极导电层可以形成在初步介电层上。栅极导电层可以填充第三沟槽TR3和栅极部分329中的每一个的至少一部分。可以对栅极导电层进行图案化，使得栅极结构320位于对应的栅极部分329中。可以通过刻蚀工艺来实现栅极导电层的图案化。
之后，可以对初步介电层进行图案化以形成栅极介电图案323。可以执行蚀刻工艺来对初步介电层进行图案化。栅极介电图案323可以位于栅极部分329中。栅极介电图案323和栅极结构320的布置可以与在图2B至图2D的示例中讨论的布置相同或相似。
可以在暴露于第三沟槽TR3的半导体层310中形成公共源极部分314。可以执行离子注入工艺以形成公共源极部分314。当在平面中观察时，杂质的扩散可以允许公共源极部分314与第一介电层321中的至少一个的一部分重叠。公共源极部分314可以具有与半导体层310的导电类型不同的导电类型。公共源极部分314的形成可以在栅极结构320的形成之后或之前。
参考图4I，可以在对应的第三沟槽TR3中形成间隔物343和接触插塞340。间隔物343可以覆盖栅极结构320的侧壁。接触插塞340可以形成在间隔物343的内侧壁上以填充第三沟槽TR3。接触插塞340可以对应地耦接到公共源极部分314。接触插塞340的形成可以包括沉积覆盖间隔物343的侧壁的阻挡层以及在阻挡层上沉积金属层。
可以在第一封盖层360上形成第二封盖层370以覆盖接触插塞340的顶表面。
参考图4J，可以在第二封盖层370和第一封盖层360中形成上导电插塞350。上导电插塞350可以穿透第二封盖层370和第一封盖层360以耦接到对应的导电焊盘335。
可以在第二封盖层370上形成导线390以耦接到上导电插塞350。
返回参考图2B，可以在导线390上形成布线层400。可以在布线层400上形成芯片焊盘550和保护层PL。可以在芯片焊盘550上形成焊球500。因此，可以最终制造晶片结构1000。
下面将描述根据一些实施例的晶片切割工艺和半导体器件。
图5A和图6A图示了示出了根据一些实施例的切割工艺的截面图。图5B图示了示出了图5A的部分III的放大图。图6B图示了示出了图6A的部分III的放大图。
参考图5A和图5B，可以制备晶片结构1000。如上所述，晶片结构1000可以包括衬底100、逻辑结构200、单元阵列结构300、布线层400、芯片焊盘550和保护层PL。单元阵列结构300可以具有第一沟槽TR1，并且空隙VO可以设置在第一沟槽TR1中。空隙VO可以被虚设图案330Y和第一封盖层360围绕。
激光装置900可以设置在衬底100的底表面上。衬底100可以被来自激光装置900的激光照射，从而被局部加热。可以改变衬底100的加热区域中的晶体结构。因此，可以在衬底100中形成非晶部分190。激光可以沿衬底100的划道区域SLR照射，并且当在平面中观察时，非晶部分190可以与划道区域SLR重叠。例如，如图5B所示，非晶部分190可以形成在衬底100的切割区域R1中。非晶部分190可以形成在衬底100中深度彼此不同的位置处。例如，非晶部分190可以位于距衬底100的底表面不同的距离处。非晶部分190可以在衬底100中彼此竖直地间隔开。
参考图6A和图6B，可以在衬底100的底表面上执行研磨工艺，因此，可以去除衬底100的一部分，如虚线所示。研磨工艺可以使衬底100的厚度变小。衬底100的研磨工艺可以包括后研磨(back-lap)工艺或化学机械抛光工艺。衬底100的非晶部分190可以在衬底100上执行的研磨工艺中用作裂纹种子。例如，可以从衬底100的非晶部分190生成裂纹。裂纹可以朝向衬底100的底表面和布线层400的顶表面竖直地扩展。由于该裂纹扩展，晶片结构1000可以被切割。
当不存在空隙VO时，裂纹可以在裂纹穿过衬底100的第一介电层321和第二介电层324时沿第一介电层321和第二介电层324之间的界面扩展。随着裂纹水平地扩展，可能难以切割晶片结构1000。此外，水平的裂纹扩展可以导致对衬底100的器件区域DR中的栅极结构320和/或竖直沟道结构330X的损坏。根据一些实施例，因为空隙VO设置在衬底100的切割区域Rl上，所以第一介电层321和第二介电层324之间的界面可以不设置在衬底100的切割区域Rl上。因此，可以限制和/或防止水平的裂纹扩展。裂纹可以经由空隙VO容易地穿过单元阵列结构300。此外，可以令人满意地切割晶片结构1000。
晶片结构1000的切割工艺可以去除衬底100的切割区域R1。此外，可以去除逻辑结构200的在衬底100的切割区域R1上的部分、单元阵列结构300的在衬底100的切割区域R1上的部分、以及布线层400的在衬底100的切割区域R1上的部分。
衬底100的虚设区域R2的至少一部分在切割工艺中可以不被去除。衬底100的虚设区域R2的存在可以限制和/或防止在切割工艺中对衬底100的器件区域DR上的布线层400、单元阵列结构300和逻辑结构200的损坏。例如，可以限制和/或防止对外围电路250、下部线230、竖直沟道结构330X、栅极结构320、导线390和导电图案450的损坏。
作为切割工艺的结果，可以形成彼此分离的半导体器件10。半导体器件10中的每一个可以包括衬底100的器件区域DR中的一个。半导体器件10中的每一个可以包括与器件区域DR相对应的逻辑结构200、单元阵列结构300和布线层400。此外，半导体器件10中的每一个可以包括衬底100的对应的虚设区域R2、虚设区域R2上的逻辑结构200、布线结构、布线层400、保护层PL、芯片焊盘550、以及焊球500。切割工艺可以形成彼此分离的多个虚设图案330Y’。第一沟槽TR1可以被切割以形成凹进部分RP。
某些非晶部分190可以保留在衬底100的虚设区域R2中。备选地，非晶部分190可以与衬底100的切割区域R1一起被去除，因此可以不包括在半导体器件10中。
通过以上讨论的工艺，可以最终制造半导体器件10。半导体器件10中的每一个可以是半导体芯片。
下面将详细描述半导体器件10。为简洁起见，将讨论单个半导体器件10。
图7A图示了示出了根据一些实施例的半导体器件的截面图。图7B图示了示出了图7A的部分V的放大图。
参考图7A和图7B，半导体器件10可以包括衬底100、逻辑结构200、单元阵列结构300、布线层400、保护层PL、芯片焊盘550和焊球500。半导体器件10可以是通过在图5A至图6B的示例中讨论的在晶片结构1000上执行的切割工艺而形成的半导体器件10之一。半导体器件10的外侧壁可以是切割表面。半导体器件10的外侧壁可以包括衬底100的外侧壁100c、逻辑结构200的外侧壁、单元阵列结构300的外侧壁300c和布线层400的外侧壁。半导体器件10的外侧壁可以暴露在外部。
衬底100可以包括器件区域DR和虚设区域R2。虚设区域R2可以是衬底100的边缘区域。例如，当在平面中观察时，衬底100的虚设区域R2可以围绕衬底100的器件区域DR。非晶部分190可以保留在衬底100的外侧壁100c上。非晶部分190可以暴露在外部。
逻辑结构200可以设置在衬底100上。逻辑结构200可以与衬底100的外侧壁100c竖直地对齐。
单元阵列结构300可以设置在逻辑结构200上。单元阵列结构300可以包括虚设图案330Y’、第一介电层321、第二介电层324、栅极结构320、竖直沟道结构330X、接触插塞340、间隔物343、第一封盖层360、第二封盖层370和导线390。
单元阵列结构300的外侧壁300c可以被衬底100和逻辑结构200暴露。例如，单元阵列结构300的外侧壁300c可以在衬底100的边缘(例如，外侧壁100c)之上且在逻辑结构200的边缘之上。在实施例中，单元阵列结构300的外侧壁300c可以与逻辑结构200的边缘齐平且与衬底100的外侧壁100c齐平。单元阵列结构300在其外侧壁300c上可以具有凹进部分RP。该凹进部分RP可以设置在第一介电层321的外侧壁和第二介电层324的外侧壁上。由于在图2A至图2D的示例中讨论的第一沟槽TR1和空隙VO上执行的切割工艺，可以形成凹进部分RP。例如，凹进部分RP可以是第一沟槽TR1的由于切割工艺而保留的部分。凹进部分RP可以具有范围从约3nm至约50nm的宽度W11。例如，凹进部分RP的宽度W11可以在从约5nm至约50nm的范围内。凹进部分RP的宽度W11可以与半导体层310的外侧壁和第一介电层321的外侧壁之间的水平间隔基本上相同。半导体层310的外侧壁可以与单元阵列结构300的外侧壁300c相对应。凹进部分RP的宽度W11可以大于第二沟槽TR2的宽度W2。
虚设图案330Y’可以设置在凹进部分RP上，并且可以覆盖凹进部分RP的底表面和侧壁。例如，虚设图案330Y’可以共形地覆盖半导体层310的顶表面、第一介电层321的外侧壁和第二介电层324的外侧壁。虚设图案330Y’可以具有L形或与L形左右对称的形状。虚设图案330Y’可以包括第一下介电图案331Y’、第一半导体图案332Y’和第一上介电图案333Y’。第一下介电图案331Y’、第一半导体图案332Y’和第一上介电图案333Y’可以与在图2A至图2D的示例中或在图2E的示例中讨论的第一下介电图案331Y、第一半导体图案332Y和第一上介电图案333Y基本上相同。然而，第一下介电图案331Y’、第一半导体图案332Y’和第一上介电图案333Y’的形状可以与在图2A至图2D的示例中或在图2E的示例中讨论的第一下介电图案331Y、第一半导体图案332Y和第一上介电图案333Y的形状不同。第一下介电图案331Y’、第一半导体图案332Y’和第一上介电图案333Y’中的每一个具有L形或与L形左右对称的形状。
虚设图案330Y’的在凹进部分RP的侧壁上的外侧壁可以不与衬底100的外侧壁100c和逻辑结构200的外侧壁竖直地对齐。虚设图案330Y’的在凹进部分RP的侧壁上的外侧壁可以比衬底100的外侧壁100c凹进更多。
第一封盖层360可以进一步延伸到衬底100的虚设区域R2上。第一封盖层360的外侧壁可以比虚设图案330Y’的在凹进部分RP的侧壁上的外侧壁水平突出更多。第一封盖层360的在衬底100的虚设区域R2上的底表面可以与凹进部分RP的顶表面竖直地重叠。第一封盖层360的在衬底100的虚设区域R2上的底表面可以与虚设图案330Y’的在凹进部分RP的顶表面上的顶表面竖直地间隔开。间隙可以设置在第一封盖层360的在衬底100的虚设区域R2上的底表面与虚设图案330Y’的在凹进部分RP的顶表面上的顶表面之间。第一封盖层360的外侧壁可以与衬底100的外侧壁100c竖直地对齐，但本发明构思不限于此。
第二封盖层370和布线层400可以设置在第一封盖层360上。
保护层PL可以设置在布线层400上。保护层PL可以具有与衬底100的虚设区域R2重叠的切割开口510。保护层PL的外侧壁可以不与布线层400的外侧壁竖直地对齐。保护层PL的外侧壁与布线层400的外侧壁之间的间隔W31可以大于凹进部分RP的宽度W11。保护层PL的外侧壁与布线层400的外侧壁之间的间隔W31可以小于图2C中所描绘的开口510的宽度W3。半导体器件10中的每一个可以包括存储器件，例如，NAND闪存。半导体器件10中的每一个还可以包括逻辑器件，例如，数字信号处理器或控制器。
图7C图示了图7A中所描绘的部分V的放大图，其示出了根据一些实施例的凹进部分和第一封盖层。
参考图7C，第一封盖层360的外侧壁可以不与衬底100的外侧壁100c竖直地对齐。第一封盖层360的外侧壁可以不比虚设图案330Y’的在凹进部分RP的侧壁上的外侧壁突出更多。例如，第一封盖层360的外侧壁可以与虚设图案330Y’的在凹进部分RP的侧壁上的外侧壁竖直地对齐。备选地，第一封盖层360的外侧壁可以比虚设图案330Y’的在凹进部分RP的侧壁上的外侧壁水平凹进更多。
图7D图示了图7A中所描绘的部分V的放大图，其示出了根据一些实施例的凹进部分和第一封盖层。
参考图7D，第一封盖层360的外侧壁可以比虚设图案330Y’的在凹进部分RP的侧壁上的外侧壁水平突出更多。当在平面中观察时，第一封盖层360的外侧壁可以比衬底100的外侧壁100c突出更多。
图8A图示了示出了根据一些实施例的半导体器件的截面图。图8B图示了示出了图8A的部分V的放大图。
参考图8A和图8B，半导体器件10A可以包括衬底100、逻辑结构200、单元阵列结构300、布线层400、保护层PL、芯片焊盘550和焊球500。半导体器件10A可以通过对在图3A和图3B的示例中讨论的晶片结构进行切割来形成。
单元阵列结构300可以具有凹进部分RP和第一沟槽TR1。凹进部分RP可以与在图7A至图7D的示例中讨论的凹进部分RP基本上相同。单元阵列结构300可以包括虚设图案330Y’，并且虚设图案330Y’可以设置在凹进部分RP的侧壁和底表面上。
空隙VO可以设置在第一沟槽TR1中。第一沟槽TR1和空隙VO可以设置在衬底100的虚设区域R2上。第一沟槽TR1和空隙VO可以设置在凹进部分RP和衬底100的器件区域DR之间。例如，第一沟槽TR1可以插入在虚设图案330Y’和最外面的竖直沟道结构330X之间。单元阵列结构300可以包括虚设图案330Y。虚设图案330Y可以设置在第一沟槽TR1的底表面和侧壁上。空隙VO、虚设图案330Y和第一沟槽TR1可以与在图2A至图2D的示例中或在图3A和图3B的示例中讨论的空隙VO、虚设图案330Y和第一沟槽TR1基本上相同。
图9图示了示出了根据一些实施例的半导体封装的截面图。
参考图9，半导体封装1可以包括封装衬底20和半导体器件10’。封装衬底20可以是例如印刷电路板(PCB)或再分布层。封装衬底20可以包括下衬底焊盘22、上衬底焊盘21和衬底布线线路23。下衬底焊盘22和上衬底焊盘21可以分别设置在封装衬底20的底表面和顶表面上。衬底布线线路23可以设置在封装衬底20中。上衬底焊盘21可以电连接到下衬底焊盘22。下衬底焊盘22、上衬底焊盘21和衬底布线线路23可以包括导电材料，例如，金属。
半导体封装1还可以包括焊接端子50。焊接端子50可以对应地设置在下衬底焊盘22上。焊接端子50可以包括焊料材料。
半导体器件10’可以安装在封装衬底20上。半导体器件10’的安装可以包括将焊球500连接到上衬底焊盘21。因此，半导体器件10’可以电连接且物理连接到封装衬底20。半导体封装10’可以与图7A和图7B的示例中讨论的半导体器件10相同。备选地，半导体器件10’可以被配置为使得图8A和图8B的半导体器件10A安装在封装衬底20上。
半导体封装1还可以包括模塑层。模塑层可以设置在封装衬底20的顶表面上，并且可以覆盖半导体器件10’。模塑层可以包括介电聚合物，例如，环氧基模塑化合物。
根据本发明构思，晶片结构可以包括空隙。该空隙可以设置在半导体衬底的划道区域上和单元阵列结构中。空隙可以有助于晶片结构的切割。因此，可以限制和/或防止对半导体芯片的器件区域上的组件的损坏。半导体器件可以以高成品率制造，并且可以具有增加的可靠性。
尽管已经结合附图描述了本发明构思的一些实施例，但是本领域技术人员将理解，在不背离本发明构思的技术精神和特征的情况下，可以做出各种改变和修改。因此，应理解，上述实施例是出于说明性目的而不是出于限制目的而描述的。

Claims (20)

1.一种半导体器件，包括：
衬底，包括器件区域和虚设区域，所述虚设区域在平面图中围绕所述器件区域；以及
单元阵列结构，在所述衬底上，
所述单元阵列结构包括多个第一介电层、多个栅极结构、竖直沟道结构和虚设图案，
所述竖直沟道结构在所述衬底的所述器件区域上，并穿透所述多个栅极结构和所述多个第一介电层，
所述单元阵列结构包括位于所述衬底的边缘之上的外侧壁和位于所述单元阵列结构的外侧壁上的凹进部分，
所述虚设图案覆盖所述凹进部分的侧壁和所述凹进部分的底表面，以及
所述虚设图案包括与所述竖直沟道结构的材料相同的材料。
2.根据权利要求1所述的半导体器件，其中，
所述虚设图案与所述竖直沟道结构横向间隔开，以及
所述虚设图案包括在第一下介电图案上的第一半导体图案和第一上介电图案。
3.根据权利要求2所述的半导体器件，其中，所述竖直沟道结构包括：
第二下介电图案，包括与所述第一下介电图案的材料相同的材料；
第二半导体图案，在所述第二下介电图案上，并包括与所述第一半导体图案的材料相同的材料；以及
第二上介电图案，在所述第二半导体图案上，并包括与所述第一上介电图案的材料相同的材料。
4.根据权利要求1所述的半导体器件，还包括：
导电焊盘，在所述竖直沟道结构上，其中，
所述虚设图案的高度与所述竖直沟道结构的高度和所述导电焊盘的高度之和相同。
5.根据权利要求1所述的半导体器件，其中，
所述单元阵列结构还包括在所述竖直沟道结构上的封盖层，以及
所述封盖层在所述凹进部分的顶表面上与所述虚设图案竖直地间隔开。
6.根据权利要求1所述的半导体器件，其中，
所述单元阵列结构还包括在所述衬底的所述虚设区域上的多个第二介电层，
所述多个第二介电层插入在所述多个第一介电层之间，
所述多个第二介电层与所述多个栅极结构水平地间隔开，以及
所述凹进部分在所述多个第一介电层的外侧壁和所述多个第二介电层的外侧壁上。
7.根据权利要求6所述的半导体器件，其中，
所述多个第一介电层在所述衬底的所述器件区域和所述虚设区域上，
所述多个第一介电层彼此竖直地间隔开，
所述多个栅极结构在所述衬底的所述器件区域上位于所述多个第一介电层之间，以及
所述多个栅极结构与所述虚设图案间隔开。
8.根据权利要求1所述的半导体器件，其中，
所述衬底包括晶体半导体材料，以及
所述衬底还包括暴露在所述衬底的外侧壁上的非晶部分。
9.根据权利要求1所述的半导体器件，还包括：
布线层，在所述单元阵列结构上；
多个芯片焊盘，在所述布线层上；以及
保护层，在所述布线层上，其中，
所述保护层暴露所述多个芯片焊盘，以及
所述保护层不与所述虚设图案竖直地重叠。
10.根据权利要求1所述的半导体器件，其中，所述凹进部分的宽度在3nm至50nm的范围内。
11.一种半导体器件，包括：
半导体衬底，包括器件区域和虚设区域，所述虚设区域在平面图中围绕所述器件区域；
逻辑结构，在所述半导体衬底上，所述逻辑结构包括多个外围电路；
单元阵列结构，在所述逻辑结构上；
布线层，在所述单元阵列结构上；
芯片焊盘，在所述布线层上；以及
保护层，在所述布线层上并暴露所述芯片焊盘，
其中，所述单元阵列结构包括位于所述半导体衬底的边缘之上的外侧壁和位于所述单元阵列结构的外侧壁上的凹进部分，
其中，所述单元阵列结构包括：
多个第一介电层，在所述半导体衬底的所述器件区域和所述虚设区域上，并彼此竖直地间隔开，
多个栅极结构，在所述半导体衬底的所述器件区域上，并插入在所述多个第一介电层之间，
多个第二介电层，在所述半导体衬底的所述虚设区域上，并插入在所述多个第一介电层之间，
竖直沟道结构，在所述半导体衬底的所述器件区域上，并穿透所述多个第一介电层和所述多个栅极结构，
导电焊盘，在所述竖直沟道结构上，
虚设图案，在所述半导体衬底的所述虚设区域上，并与所述竖直沟道结构横向间隔开，以及
封盖层，在所述竖直沟道结构的顶表面上，
其中，所述封盖层延伸到所述半导体衬底的所述虚设区域上，其中，所述虚设图案覆盖所述凹进部分的底表面和所述凹进部分的侧壁，以及
其中，所述虚设图案的高度等于所述竖直沟道结构的高度与所述导电焊盘的高度之和。
12.根据权利要求11所述的半导体器件，其中，所述虚设图案包括与所述竖直沟道结构的材料相同的材料。
13.根据权利要求11所述的半导体器件，其中，所述虚设图案包括：
第一下介电图案，覆盖所述凹进部分的底表面和所述凹进部分的侧壁；
第一半导体图案，在所述第一下介电图案上；以及
第一上介电图案，在所述第一半导体图案上。
14.根据权利要求13所述的半导体器件，其中，所述竖直沟道结构包括：
第二下介电图案，包括与所述第一下介电图案的材料相同的材料；
第二半导体图案，在所述第二下介电图案上，并包括与所述第一半导体图案的材料相同的材料；以及
第二上介电图案，在所述第二半导体图案上，并包括与所述第一上介电图案的材料相同的材料。
15.一种晶片结构，包括：
衬底，在平面图中包括器件区域和划道区域；以及
单元阵列结构，在所述衬底上，
所述单元阵列结构包括：彼此竖直地间隔开的多个第一介电层、竖直沟道结构、虚设图案、在所述衬底的所述划道区域上穿透所述多个第一介电层的第一沟槽、和所述第一沟槽中的空隙，以及
所述虚设图案覆盖所述第一沟槽的侧壁和所述第一沟槽的底表面。
16.根据权利要求15所述的晶片结构，其中，
所述单元阵列结构还包括在所述衬底的所述器件区域上并穿透所述多个第一介电层的第二沟槽，
所述竖直沟道结构在所述第二沟槽中，并与所述虚设图案间隔开，以及
所述虚设图案包括与所述竖直沟道结构的材料相同的材料。
17.根据权利要求16所述的晶片结构，其中，
所述单元阵列结构还包括封闭所述第一沟槽的入口的封盖层，
所述封盖层延伸到所述竖直沟道结构的顶表面上，以及
所述空隙被所述虚设图案和所述封盖层围绕。
18.根据权利要求16所述的晶片结构，其中，
所述单元阵列结构还包括多个栅极结构和多个第二介电层，
所述多个栅极结构在所述衬底的所述器件区域上，并在所述多个第一介电层之间，
所述多个第二介电层与所述衬底的所述划道区域重叠，并插入在所述多个第一介电层之间，
所述第一沟槽还穿透所述多个第二介电层，以及
所述第二沟槽穿透所述多个栅极结构。
19.根据权利要求16所述的晶片结构，其中，
所述第一沟槽的深度和所述第二沟槽的深度彼此相等，以及
所述第一沟槽的宽度大于所述第二沟槽的宽度。
20.根据权利要求15所述的晶片结构，还包括：
布线层，在所述单元阵列结构上；
多个芯片焊盘，在所述布线层上；以及
保护层，在所述布线层上，其中，
所述保护层暴露所述多个芯片焊盘，
所述保护层包括与所述衬底的所述划道区域竖直地重叠的开口，以及
所述开口的宽度大于所述第一沟槽的宽度。
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