KR20220068059A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 그 제조방법을 포함한다. 반도체 메모리 장치는 게이트 적층체; 상기 게이트 적층체를 수직방향으로 관통하는 채널막; 상기 채널막과 상기 게이트 적층체 사이의 메모리막; 상기 게이트 적층체에 마주하는 더미 적층체; 상기 더미 적층체를 상기 수직방향으로 관통하는 제1 더미패턴; 및 상기 제1 더미패턴 내부에 배치된 에어-갭을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함한다. 반도체 메모리 장치의 집적도 향상을 위해, 기판 상에 메모리 셀들을 3차원으로 배열한 3차원 반도체 메모리 장치가 제안된 바 있다. 3차원 반도체 메모리 장치의 집적도는 메모리 셀들의 적층수를 증가시킴으로써 향상될 수 있다.
본 발명의 실시 예는 제조공정의 안정성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 게이트 적층체; 상기 게이트 적층체를 수직방향으로 관통하는 채널막; 상기 채널막과 상기 게이트 적층체 사이의 메모리막; 상기 게이트 적층체에 마주하는 더미 적층체; 상기 더미 적층체를 상기 수직방향으로 관통하는 제1 더미패턴; 및 상기 제1 더미패턴 내부에 배치된 에어-갭을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 칩 영역 및 스크라이브 영역을 포함하는 기판; 상기 칩 영역에서 상기 기판 상에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체; 상기 게이트 적층체를 관통하는 채널막; 상기 채널막과 상기 게이트 적층체 사이에 배치된 메모리막; 상기 스크라이브 영역에서 상기 기판 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 더미 적층체; 상기 더미 적층체를 관통하는 더미패턴; 및 상기 더미패턴 내부에 배치된 에어-갭을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 칩 영역 및 스크라이브 영역을 포함하는 지지기판 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통함으로써 상기 스크라이브 영역에서 상기 지지기판을 노출하는 더미홈을 형성하는 단계; 상기 더미홈의 중심영역에 에어-갭이 정의되도록, 상기 더미홈 내부에 더미패턴을 형성하는 단계; 상기 지지기판을 제거하는 단계; 및 상기 에어-갭을 따라 상기 제1 물질막들 및 상기 제2 물질막들을 칩 패턴들로 절단하는 단계를 포함할 수 있다.
본 기술에 따르면, 에어-갭을 이용하여 칩 패턴들을 분리하는 공정의 안정성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 평면도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 회로영역 일부를 나타내는 사시도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 에지영역 일부를 나타내는 사시도이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제1 회로구조를 나타내는 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 지지기판을 나타내는 도면이다.
도 8은 도 7에 도시된 A영역을 확대한 도면이다.
도 9는 도 8에 도시된 선 I-I'을 따라 절취한 반도체 메모리 장치의 제2 회로구조를 나타내는 단면도이다.
도 10a 내지 도 10f는 본 발명의 일 실시 예에 따른 제2 회로구조의 제조방법을 나타내는 단면도들이다.
도 11a 내지 도 11h는 도 6에 도시된 제1 회로구조 및 도 9에 도시된 제2 회로구조가 제공된 이후 실시되는 후속공정들에 대한 일 실시 예를 나타내는 단면도들이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 평면도이다.
도 1을 참조하면, 반도체 메모리 장치는 회로영역(10) 및 에지영역(20)을 포함할 수 있다. 에지영역(20)은 회로영역(10)을 감싸도록 연장될 수 있다.
메모리 셀 어레이 및 주변회로구조는 회로영역(10)에 배치될 수 있다. 메모리 셀 어레이는 3차원 메모리 셀 어레이를 포함할 수 있다. 3차원 메모리 셀 어레이는 낸드 플래시 메모리, 저항성 메모리(RRAM: Resistive Random Access Memory), DRAM(Dynamic Random Access Memory), SRAM (Static Random Access Memory) 등을 포함할 수 있다. 이하, 3차원 낸드 플래시 메모리를 포함하는 메모리 셀 어레이를 토대로 본 발명의 실시 예들을 설명하나, 본 발명의 실시 예는 이에 제한되지 않는다. 주변회로구조는 메모리 셀 어레이의 동작을 제어하도록 구성될 수 있다.
에지영역(20)에 칩 가드패턴(81A) 및 더미패턴(P)이 배치될 수 있다. 칩 가드패턴(81A) 및 더미패턴(P)은 에지영역(20)을 따라 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 칩 가드패턴(81A) 및 더미패턴(P)은 서로 평행하게 연장될 수 있다. 더미패턴(P)은 절연막(83) 및 금속막(81B)을 포함할 수 있다. 더미패턴(P) 및 칩 가드패턴(81A)에 대한 실시 예는 도 3을 참조하여 보다 구체적으로 후술된다.
도 2는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이는 소스막(SL) 및 복수의 비트라인들(BL)에 접속된 복수의 메모리 셀 스트링들(MS)을 포함할 수 있다.
메모리 셀 스트링들(MS) 각각은 직렬로 연결된 복수의 메모리 셀들(MC), 적어도 하나의 소스 셀렉트 트랜지스터(SST), 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 일 실시 예로서, 메모리 셀 스트링들(MS) 각각은 복수의 메모리 셀들(MC)과 소스막(SL) 사이에 연결된 하나의 소스 셀렉트 트랜지스터(SST)를 포함할 수 있다. 다른 실시 예로서, 메모리 셀 스트링들(MS) 각각은 복수의 메모리 셀들(MC)과 소스막(SL) 사이에 직렬로 연결된 2개 이상의 소스 셀렉트 트랜지스터들(SST)을 포함할 수 있다. 일 실시 예로서, 메모리 셀 스트링들(MS) 각각은 복수의 메모리 셀들(MC)과 비트라인(BL) 사이에 연결된 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 다른 실시 예로서, 메모리 셀 스트링들(MS) 각각은 복수의 메모리 셀들(MC)과 비트라인(BL) 사이에 직렬로 연결된 2개 이상의 드레인 셀렉트 트랜지스터들(DST)을 포함할 수 있다.
복수의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터(SST)를 경유하여 소스막(SL)에 접속될 수 있다. 복수의 메모리 셀들(MC)은 드레인 셀렉트 트랜지스터들(DST)을 경유하여 비트라인(BL)에 접속될 수 있다.
동일레벨에 배치된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있다. 동일레벨에 배치된 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(DSL)에 연결될 수 있다. 메모리 셀들(MC)의 게이트들은 복수의 워드라인들(WL)에 각각 연결될 수 있다. 워드라인들(WL)은 서로 다른 레벨에 배치되고, 동일레벨에 배치된 메모리 셀들(MC)의 게이트들은 단일의 워드라인(WL)에 연결될 수 있다.
단일의 드레인 셀렉트 라인(DSL)에 접속된 메모리 셀 스트링들(MS)은 서로 상이한 비트라인들(BL)에 각각 접속될 수 있다.
3차원 반도체 메모리 장치의 소스 셀렉트 라인(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)은 게이트 적층체의 도전패턴들을 통해 구현될 수 있다. 3차원 반도체 메모리 장치의 복수의 메모리 셀들(MC), 소스 셀렉트 트랜지스터(SST), 및 드레인 셀렉트 트랜지스터(DST)는 게이트 적층체를 관통하는 채널구조에 의해 직렬로 연결될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 회로영역 일부를 나타내는 사시도이다.
도 3을 참조하면, 도 1에 도시된 회로영역(10)에 채널구조(70)를 감싸는 게이트 적층체(50A)가 배치될 수 있다.
게이트 적층체(50A)는 수직방향으로 교대로 적층된 층간 절연막들(51A) 및 도전패턴들(53)을 포함할 수 있다. 도전패턴들(53)은 층간 절연막들(51A)에 의해 서로 절연될 수 있다. 도전패턴들(53) 및 층간 절연막들(51A) 각각은 서로 다른 레벨의 평면들에서 각각 연장될 수 있다. 이하, 도면에 도시된 제1 방향(D1) 및 제2 방향(D2)을 평면에서 서로 교차되는 축들이 향하는 방향들로 정의하고, 제3 방향(D3)을 수직방향으로 정의한다.
도전패턴들(53) 중 적어도 하나는 도 2에 도시된 소스 셀렉트 라인(SSL)으로 이용될 수 있고, 다른 적어도 하나는 도 2에 도시된 드레인 셀렉트 라인(DSL)으로 이용될 수 있고, 소스 셀렉트 라인으로 이용되는 도전패턴과 드레인 셀렉트 라인으로 이용되는 도전패턴 사이의 도전패턴들은 도 2에 도시된 워드라인들(WL)로 이용될 수 있다.
게이트 적층체(50A)는 제3 방향(D3)으로 연장된 채널구조(70)에 의해 관통될 수 있다. 채널구조(70)는 채널영역으로 이용되는 채널막을 포함할 수 있다.
채널구조(70)와 게이트 적층체(50A) 사이에는 메모리막(60)이 배치될 수 있다. 메모리막(60)은 블로킹 절연막(60A), 데이터 저장막(60B) 및 터널 절연막(60C)을 포함할 수 있다. 데이터 저장막(60B)은 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 일 실시 예로서, 데이터 저장막(60B)은 파울러 노드하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 상기 물질막은 전하 트랩이 가능한 질화막을 포함할 수 있다. 블로킹 절연막(60A)은 데이터 저장막(60B)과 게이트 적층체(50A) 사이에 배치될 수 있다. 터널 절연막(60C)은 채널구조(70)와 데이터 저장막(60B) 사이에 배치될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 에지영역 일부를 나타내는 사시도이다.
도 4를 참조하면, 도 1에 도시된 에지영역(20)에 더미 적층체(50B)가 배치될 수 있다.
더미 적층체(50B)는 제3 방향(D3)으로 교대로 적층된 제1 물질막들(51B) 및 제2 물질막들(55)을 포함할 수 있다. 제1 물질막들(51B)은 도 3에 도시된 층간 절연막들(51A)과 실질적으로 동일한 레벨들에 각각 배치될 수 있다. 제1 물질막들(51B)은 층간 절연막들(51A)과 동일한 절연물로 구성될 수 있다. 제2 물질막들(55)은 도 3에 도시된 도전패턴들(53)과 실질적으로 동일한 레벨들에 각각 배치될 수 있다. 제2 물질막들(55)은 제1 물질막들(51B)과 상이한 절연물로 구성될 수 있다. 일 실시 예로서, 제1 물질막들(51B) 각각은 산화막으로 구성되고, 제2 물질막들(55) 각각은 질화막으로 구성될 수 있다.
더미 적층체(50B)는 제3 방향(D3)으로 연장된 더미패턴(P)에 의해 관통될 수 있다. 더미패턴(P)은 도 1에 도시된 에지영역(20)을 따라 라인형으로 연장될 수 있다. 일 실시 예로서, 더미패턴(P)은 도 1에 도시된 에지영역(20)을 따라, 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다.
더미 적층체(50B)는 제3 방향(D3)으로 연장된 칩 가드패턴(81A)에 의해 관통될 수 있다. 칩 가드패턴(81A)은 도 1에 도시된 에지영역(20)을 따라 라인형으로 연장될 수 있다. 일 실시 예로서, 칩 가드패턴(81A)은 도 1에 도시된 에지영역(20)을 따라, 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다.
더미패턴(P)의 폭(W2)은 칩 가드패턴(81A)의 폭(W1)보다 크게 형성될 수 있다. 더미패턴(P)의 내부에 에어-갭(85)이 배치될 수 있다. 에어-갭(85)은 제3 방향(D3)으로 연장될 수 있다. 더미패턴(P)은 절연막(83) 및 금속막(81B)을 포함할 수 있다. 절연막(83)은 에어-갭(85)을 감싸도록 연장될 수 있다. 금속막(81B)은 절연막(83)과 더미 적층체(50B) 사이에 배치될 수 있다. 칩 가드패턴(81A)은 금속막(81B)과 동일한 물질로 구성될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도이다. 도 5는 제1 방향(D1)을 따라 절취한 반도체 메모리 장치의 일부를 나타내는 단면도이다.
도 5를 참조하면, 반도체 메모리 장치는 메모리 셀 어레이 영역(100A) 및 에지영역(100B)을 포함하는 기판(101), 및 주변회로를 구성하는 트랜지스터(110)를 포함할 수 있다.
기판(101)은 실리콘 기판, 게르마늄 기판 등의 반도체 기판일 수 있다. 기판(101)은 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 기판(101)은 소자분리막들(103)에 의해 구획된 복수의 영역들을 포함할 수 있다. 메모리 셀 어레이 영역(100A)에서 기판(101)은 소자분리막들(103)에 의해 구획된 활성영역을 포함할 수 있다.
트랜지스터(110)는 게이트 절연막(113), 게이트 전극(115A), 및 접합영역들(junctions: 111)을 포함할 수 있다. 게이트 절연막(113) 및 게이트 전극(115A)은 활성영역에서 기판(101) 상에 적층될 수 있다. 게이트 전극(115A) 양측의 기판(101) 내부에 n형 불순물 및 p형 불순물 중 적어도 어느 하나를 주입함으로써, 접합영역들(111)이 활성영역 내에 정의될 수 있다.
반도체 메모리 장치는 기판(101) 및 트랜지스터(110)를 덮는 제1 절연구조(123), 제1 절연구조(123) 내부에 매립된 인터커넥션(121A), 및 제1 절연구조(123) 내부에 매립된 제1 및 제2 칩 가드패턴들(115B, 121B)을 포함할 수 있다.
제1 절연구조(123)는 2중층 이상의 절연막들을 포함할 수 있다. 인터커넥션(121A)은 트랜지스터(110)에 접속될 수 있고, 다양한 구조의 도전패턴들을 포함할 수 있다.
제1 칩 가드패턴(115B)은 게이트 전극(115A)과 실질적으로 동일한 레벨에 배치될 수 있고, 게이트 전극(115A)과 동일한 도전물로 구성될 수 있다. 제2 칩 가드패턴(121B)은 제1 칩 가드패턴(115B)에 중첩될 수 있다. 제2 칩 가드패턴(121B)은 인터커넥션(121A)과 실질적으로 동일한 레벨에 배치될 수 있고, 인터커넥션(121A)과 동일한 도전물로 구성될 수 있다. 제1 칩 가드패턴(115B) 및 제2 칩 가드패턴(121B)은 라인형으로 연장될 수 있다. 일 실시 예로서, 제1 칩 가드패턴(115B) 및 제2 칩 가드패턴(121B)은 제2 방향(D2)으로 연장될 수 있다.
반도체 메모리 장치는 제1 절연구조(123) 상의 제2 절연구조(129), 제2 절연구조(129) 내부에 매립된 도전성 패턴들(125A, 127A), 및 제2 절연구조(129) 내부에 매립된 제3 및 제4 칩 가드패턴들(125B, 127B)을 포함할 수 있다. 제3 및 제4 칩 가드패턴들(125B, 127B)은 라인형으로 연장될 수 있다. 일 실시 예로서, 제3 및 제4 칩 가드패턴들(125B, 127B)은 제2 방향(D2)으로 연장될 수 있다.
제2 절연구조(129)는 적어도 한층의 절연막을 포함할 수 있다. 도전성 패턴들(125A, 127A)은 서로 상이한 레벨들에 배치된 제1 도전성 패턴(125A) 및 제2 도전성 패턴(127A)을 포함할 수 있다. 제1 도전성 패턴(125A)은 인터커넥션(121A)에 접촉될 수 있고, 제2 도전성 패턴(127A)은 제1 도전성 패턴(125A)을 경유하여 인터커넥션(121A)에 접속될 수 있다. 제2 도전성 패턴(127A)은 본딩패턴일 수 있다.
제3 칩 가드패턴(125B)은 제2 칩 가드패턴(121B)에 중첩될 수 있다. 제3 칩 가드패턴(125B)은 제1 도전성 패턴(125A)과 실질적으로 동일한 레벨에 배치될 수 있고, 제1 도전성 패턴(125A)과 동일한 도전물로 구성될 수 있다. 제4 칩 가드패턴(127B)은 제3 칩 가드패턴(125B)에 중첩될 수 있다. 제4 칩 가드패턴(127B)은 제2 도전성 패턴(127A)과 실질적으로 동일한 레벨에 배치될 수 있고, 제2 도전성 패턴(127A)과 동일한 도전물로 구성될 수 있다.
반도체 메모리 장치는 3차원 메모리 셀 어레이를 포함할 수 있다. 3차원 메모리 셀 어레이는 게이트 적층체(150A), 게이트 적층체(150A)를 제3 방향(D3)으로 관통하는 채널구조(170) 및 메모리막(160)으로 구성될 수 있다.
게이트 적층체(150A)는 메모리 셀 어레이 영역(100A)에서 기판(101) 상에 배치될 수 있다. 게이트 적층체(150A)는 제3 방향(D3)으로 교대로 적층된 층간 절연막들(151A) 및 도전패턴들(153)을 포함할 수 있다. 도전패턴들(153)은 층간 절연막들(151A)에 의해 서로 절연될 수 있다. 도전패턴들(153)은 중 적어도 하나는 도 2에 도시된 소스 셀렉트 라인(SSL)으로 이용될 수 있고, 다른 적어도 하나는 도 2에 도시된 드레인 셀렉트 라인(DSL)으로 이용될 수 있고, 소스 셀렉트 라인으로 이용되는 도전패턴과 드레인 셀렉트 라인으로 이용되는 도전패턴 사이의 도전패턴들은 도 2에 도시된 워드라인들(WL)로 이용될 수 있다. 일 실시 예로서, 도전패턴들(153) 중 기판(101)에 가장 인접한 한층의 도전패턴은 도 2에 도시된 드레인 셀렉트 라인(DSL)으로 이용될 수 있고, 기판(101)으로부터 가장 멀리 이격된 한층의 도전패턴은 도 2에 도시된 소스 셀렉트 라인(SSL)으로 이용될 수 있고, 나머지는 도 2에 도시된 워드라인들(WL)로 이용될 수 있다.
메모리막(160)은 게이트 적층체(150A)와 채널구조(170) 사이에 배치될 수 있다. 메모리막(160)은 도 3에 도시된 블로킹 절연막(60A), 데이터 저장막(60B), 및 터널 절연막(60C)를 포함할 수 있다.
채널구조(170)는 채널막(171) 및 코어 절연막(173)을 포함할 수 있다. 코어 절연막(173)은 채널구조(170)의 중심영역에 배치될 수 있다. 채널구조(170)의 중심영역에는 코어 절연막(173) 뿐 아니라 도프트 반도체 패턴(175)이 배치될 수 있다. 도프트 반도체 패턴(175)은 채널구조(170)의 단부에서 채널구조(170)의 중심영역에 배치될 수 있다. 일 실시 예로서, 도프트 반도체 패턴(175)은 기판(101)을 향하는 채널구조(170)의 단부에서 채널구조(170)의 중심영역의 일부에 배치될 수 있다. 채널막(171)은 채널영역을 구성하는 반도체막으로 구성될 수 있다. 일 실시 예로서, 채널막(171)은 실리콘막을 포함할 수 있다. 채널막(171)은 메모리막(160)을 사이에 두고 게이트 적층체(150A)에 마주하도록 도프트 반도체 패턴(175)의 측벽과 코어 절연막(173)의 측벽을 따라 제3 방향(D3)으로 연장될 수 있다. 채널막(171)은 제3 방향(D3)을 향하는 코어 절연막(173)의 표면을 따라 연장될 수 있다.
반도체 메모리 장치는 채널막(171)에 접속된 비트라인(139A) 및 소스막(191)을 포함할 수 있다. 채널막(171)은 비트라인(139A)과 소스막(191) 사이에 배치될 수 있다. 일 실시 예로서, 비트라인(139A)은 게이트 적층체(150A)와 기판(101) 사이에 배치될 수 있고, 소스막(191)은 게이트 적층체(150A)보다 기판(101)으로부터 먼 레벨에 배치될 수 있다.
비트라인(139A)은 비트라인콘택(135A) 및 도프트 반도체 패턴(175)을 경유하여 채널막(171)에 접속될 수 있다. 비트라인콘택(135A)은 적어도 한층의 절연막을 관통하여 도프트 반도체 패턴(175)에 접촉될 수 있다. 일 실시 예로서, 비트라인콘택(135A)은 게이트 적층체(150A)와 비트라인(139A) 사이의 제1 절연막(131) 및 제2 절연막(133)을 관통할 수 있다. 제1 절연막(131)은 게이트 적층체(150A)와 제2 절연막(133) 사이에 배치될 수 있다. 비트라인(139A)은 제2 절연막(133)과 제2 절연구조(129) 사이의 제3 절연막(137) 내에 매립될 수 있다.
소스막(191)은 채널막(171)에 접촉될 수 있다. 소스막(191)은 제3 방향(D3)을 향하는 게이트 적층체(150A)의 표면을 따라 연장되고, 제3 방향(D3)을 향하는 채널막(171)의 단부에 접촉될 수 있다. 소스막(191)은 도프트 반도체막으로 구성될 수 있다.
반도체 메모리 장치는 제3 절연막(137)과 제2 절연구조(129) 사이의 제3 절연구조(145) 및 제3 절연구조(145) 내부에 매립된 도전성 패턴들(141A, 143A)을 포함할 수 있다.
제3 절연구조(145)는 적어도 한층의 절연막을 포함할 수 있다. 도전성 패턴들(141A, 143A)은 서로 상이한 레벨들에 배치된 제3 도전성 패턴(141A) 및 제4 도전성 패턴(143A)을 포함할 수 있다. 제3 도전성 패턴(141A)은 비트라인(139A)에 접촉될 수 있고, 제4 도전성 패턴(143A)은 제3 도전성 패턴(141A)을 경유하여 비트라인(139A)에 접속될 수 있다. 제4 도전성 패턴(143A)은 제2 도전성 패턴(127A)에 본딩된 본딩패턴일 수 있다.
반도체 메모리 장치는 게이트 적층체(150A)에 마주하는 더미 적층체(150B), 더미 적층체(150B)를 관통하는 제5 칩 가드패턴(181A), 및 더미 적층체(150B)를 관통하는 더미패턴들(P1, P2)을 포함할 수 있다. 더미패턴들(P1, P2)은 제1 더미패턴(P1) 및 제2 더미패턴(P2)을 포함할 수 있다.
더미 적층체(150B)와 게이트 적층체(150A) 사이에는 수직 절연막(159)이 배치될 수 있다. 더미 적층체(150B)는 제3 방향(D3)으로 교대로 적층된 제1 물질막들(151B) 및 제2 물질막들(155)을 포함할 수 있다. 더미 적층체(150B)의 제1 물질막들(151B) 및 제2 물질막들(155)은 도 4를 참조하여 설명한 절연물들로 구성될 수 있다. 수직 절연막(159)은 제2 방향(D2)으로 연장될 수 있다.
제5 칩 가드패턴(181A), 제1 더미패턴(P1) 및 제2 더미패턴(P2)은 더미 적층체(150B)를 제3 방향(D3)으로 관통할 수 있다. 제1 절연막(131)은 기판(101)을 향하는 더미 적층체(150B)의 표면을 따라 연장될 수 있으며, 제5 칩 가드패턴(181A), 제1 더미패턴(P1) 및 제2 더미패턴(P2)은 제1 절연막(131)을 관통하도록 연장될 수 있다. 제5 칩 가드패턴(181A)은 제1 더미패턴(P1)에 비해 게이트 적층체(150A)에 더 가깝게 배치될 수 있고, 제2 더미패턴(P2)은 제1 더미패턴(P1)보다 게이트 적층체(150A)로부터 더 멀리 배치될 수 있다. 제1 더미패턴(P1)의 폭(W11)은 제5 칩 가드패턴(181A)의 폭(W22)의 폭보다 클 수 있다. 제5 칩 가드패턴(181A), 제1 더미패턴(P1) 및 제2 더미패턴(P2)은 채널막(171)에 교차되는 방향으로 연장된 라인형으로 형성될 수 있다. 일 실시 예로서, 제5 칩 가드패턴(181A), 제1 더미패턴(P1) 및 제2 더미패턴(P2)은 서로 평행하게 연장될 수 있고, 제2 방향(D2)으로 연장될 수 있다.
제5 칩 가드패턴(181A)은 금속막으로 구성될 수 있다. 제1 더미패턴(P1) 및 제2 더미패턴(P2) 각각은 절연막(133P) 및 금속막(181B) 포함할 수 있다. 금속막(181B)과 제5 칩 가드패턴(181A)은 서로 동일한 물질로 구성될 수 있다. 절연막(133P)은 금속막(181B)의 표면 상으로 연장된 제2 절연막(133)의 일부일 수 있다.
제1 더미패턴(P1)의 내부에 에어-갭(185)이 배치될 수 있다. 에어-갭(185)은 제3 방향(D3)으로 연장될 수 있다. 제1 더미패턴(P1)의 절연막(133P)은 에어-갭(185)을 감싸도록 연장될 수 있다. 제1 더미패턴(P1)의 금속막(181B)은 절연막(133P)과 더미 적층체(150B) 사이에 배치될 수 있다. 에어-갭(185)은 라인형의 제1 더미패턴(P1) 내부에서 제2 방향(D2)으로 연장될 수 있다.
제2 더미패턴(P2)은 더미 적층체(150B)의 측벽(SW1)을 따라 연장될 수 있다. 제2 더미패턴(P2)의 금속막(181B)은 더미 적층체(150B)의 측벽(SW1) 상에 형성될 수 있다. 제2 더미패턴(P2)의 절연막(133P)은 금속막(181B)의 측벽(SW2) 상에 형성될 수 있다.
제2 절연막(133), 제3 절연막(137), 및 제3 절연구조(145) 각각은 에지영역(100B)에서 기판(101)에 중첩되도록 연장될 수 있다. 제2 절연막(133)은 제6 칩 가드패턴(135B)에 의해 관통될 수 있고, 제3 절연막(137)은 제7 칩 가드패턴(139B)에 의해 관통될 수 있다. 제3 절연구조(145) 내부에는 제8 및 제9 칩 가드패턴들(141B, 143B)이 매립될 수 있다. 제6 칩 가드패턴(135B), 제7 칩 가드패턴(139B), 제8 칩 가드패턴들(141B), 및 제9 칩 가드패턴(143B)은 채널막(171)에 교차되는 방향으로 연장된 라인형으로 형성될 수 있다. 일 실시 예로서, 제6 칩 가드패턴(135B), 제7 칩 가드패턴(139B), 제8 칩 가드패턴들(141B), 및 제9 칩 가드패턴(143B)은 제2 방향(D2)으로 연장될 수 있다.
제6 칩 가드패턴(135B)은 비트라인콘택(135A)과 동일한 도전물로 구성될 수 있다. 제7 칩 가드패턴(139B)은 비트라인(139A)과 동일한 도전물로 구성될 수 있다. 제8 칩 가드패턴(141B)은 제3 도전성 패턴(141A)과 동일한 도전물로 구성될 수 있고, 제9 칩 가드패턴(143B)은 제4 도전성 패턴(143A)과 동일한 도전물로 구성될 수 있다. 제6 칩 가드패턴(135B), 제7 칩 가드패턴(139B), 제8 칩 가드패턴(141B), 및 제9 칩 가드패턴(143B)은 제5 칩 가드패턴(181A)과 제4 칩 가드패턴(127B) 사이에 일렬로 정렬될 수 있다.
반도체 메모리 장치는 상부 절연막(193), 상부 절연막(193)을 관통하는 소스콘택(195A), 상부 절연막(193)을 관통하는 제10 칩 가드패턴(195B), 소스콘택(195A)에 접촉된 상부배선(197A), 제10 칩 가드패턴(195B)에 접촉된 제11 칩 가드패턴(197B), 및 보호막(199)을 포함할 수 있다. 제10 칩 가드패턴(195B) 및 제11 칩 가드패턴(197B)은 채널막(171)에 교차되는 방향으로 연장된 라인형으로 형성될 수 있다. 일 실시 예로서, 제10 칩 가드패턴(195B) 및 제11 칩 가드패턴(197B)은 제2 방향(D2)으로 연장될 수 있다.
상부 절연막(193)은 소스막(191)을 덮고, 더미 적층체(150B)를 덮도록 연장될 수 있다. 제1 및 제2 더미패턴들(P1, P2)은 상부 절연막(193)으로 덮일 수 있다.
상부배선(197A) 및 제11 칩 가드패턴(197B)은 상부 절연막(193) 상에 배치될 수 있고, 상부 절연막(193) 상의 보호막(199)으로 덮일 수 있다. 상부배선(197A) 및 제11 칩 가드패턴(197B)은 동일한 금속으로 구성될 수 있다. 상부배선(197A)은 소스콘택(195A)을 경유하여 소스막(195A)에 접속될 수 있다. 제11 칩 가드패턴(197B)은 제10 칩 가드패턴(195B)을 경유하여 제5 칩 가드패턴(181A)에 접속될 수 있다. 소스콘택(195A) 및 제10 칩 가드패턴(195B)은 동일한 도전물로 구성될 수 있다.
상술한 실시 예들에 따른 반도체 메모리 장치를 제조하는 과정에서, 도 4에 도시된 더미패턴(P) 또는 도 5에 도시된 제1 더미패턴(P1)과 동일한 구조의 더미패턴이 스크라이브 영역에 형성될 수 있다. 이하, 스크라이브 영역에 형성된 더미패턴 및 이를 이용한 칩 패턴들의 분리방법에 대해 설명한다.
도 6은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제1 회로구조를 나타내는 단면도이다. 이하, 도 5에 도시된 구성들과 동일한 구성들에 대한 중복된 설명은 생략한다.
도 6을 참조하면, 제1 회로구조(200)는 제1 칩 영역(CR1) 및 제1 스크라이브 영역(SR1)을 포함하는 반도체 기판(201), 주변회로를 구성하는 트랜지스터(210), 트랜지스터(210)에 접속된 인터커넥션(221A), 인터커넥션(221A)에 접속된 도전성 패턴들(225A, 227A), 및 제1 그룹의 칩 가드패턴들(GR1)을 포함할 수 있다.
반도체 기판(201)은 제1 두께(T1)를 가질 수 있다. 반도체 기판(201)은 소자분리막들(203)에 의해 구획된 복수의 영역들을 포함할 수 있다. 제1 칩 영역(CR1)에서 반도체 기판(201)은 소자분리막들(103)에 의해 구획된 활성영역을 포함할 수 있다.
트랜지스터(210)는 활성영역에 배치될 수 있다. 트랜지스터(210)는 게이트 절연막(213), 게이트 전극(215A), 및 접합영역들(junctions: 211)을 포함할 수 있다.
도전성 패턴들(225A, 227A)은 인터커넥션(221A) 상의 제1 도전성 패턴(225A) 및 제1 도전성 패턴(225A) 상의 제2 도전성 패턴(227A)을 포함할 수 있다. 제2 도전성 패턴(227A)은 제1 도전성 패턴(225A)을 경유하여 인터커넥션(221A)에 접속된 본딩패턴일 수 있다.
제1 그룹의 칩 가드패턴들(GR1)은 게이트 전극(215A)과 실질적으로 동일한 레벨에 배치된 제1 칩 가드패턴(215B), 인터커넥션(221A)과 실질적으로 동일한 레벨에 배치된 제2 칩 가드패턴(221B), 제1 도전성 패턴(225A)과 실질적으로 동일한 레벨에 배치된 제3 칩 가드패턴(225B), 및 제2 도전성 패턴(227A)과 실질적으로 동일한 레벨에 배치된 제4 칩 가드패턴(227B)을 포함할 수 있다.
트랜지스터(210), 인터커넥션(221A), 제1 칩 가드패턴(215B), 및 제2 칩 가드패턴(221B)은 기판(201) 상의 제1 절연구조(223) 내부에 매립될 수 있다. 제1 도전성 패턴(225A), 제2 도전성 패턴(227A), 제3 칩 가드패턴(225B), 및 제4 칩 가드패턴(227B)은 제1 절연구조(223) 상의 제2 절연구조(229) 내부에 매립될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 지지기판을 나타내는 도면이다.
도 7을 참조하면, 지지기판(301)은 반도체 웨이퍼일 수 있다. 일 실시 예로서, 지지기판(301)은 실리콘 웨이퍼일 수 있다. 지지기판(301)은 제2 칩 영역(CR2) 및 제2 스크라이브 영역(SR2)을 포함할 수 있다. 제2 칩 영역(CR2)은 제2 스크라이브 영역(SR2)으로 둘러싸일 수 있다. 즉, 제2 칩 영역(CR2)은 제2 스크라이브 영역(SR2)에 의해 구획될 수 있다. 제2 칩 영역(CR2)은 도 6에 도시된 제1 칩 영역(CR1)을 고려하여 설계되고, 제2 스크라이브 영역(SR2)은 도 6에 도시된 제1 스크라이브 영역(SR1)을 고려하여 설계될 수 있다.
도 8은 도 7에 도시된 A영역을 확대한 도면이다.
도 8을 참조하면, 제2 칩 영역(CR2)은 메모리 셀 어레이 영역(CAR) 및 가드링 영역(GRR)을 포함할 수 있다. 제2 칩 영역(CR2)에 제2 회로구조가 배치될 수 있다.
도 9는 도 8에 도시된 선 I-I'을 따라 절취한 반도체 메모리 장치의 제2 회로구조를 나타내는 단면도이다.
도 9를 참조하면, 제2 회로구조(300)는 지지기판(301) 상의 게이트 적층체(320), 게이트 적층체(320)를 관통하는 채널구조(CH) 및 메모리막(315), 채널구조(CH)에 접속된 비트라인(363A), 비트라인(363A)에 접속된 도전성 패턴들(373A, 375A), 지지기판(301) 상의 더미 적층체(310), 더미 적층체(310)를 관통하는 제2 그룹의 칩 가드패턴들(GP2) 및 더미 적층체(310)를 관통하는 더미패턴들(340)을 포함할 수 있다.
게이트 적층체(320)는 제2 칩 영역(CR2)의 메모리 셀 어레이 영역(CAR)에서 지지기판(301) 상에 교대로 적층된 층간 절연막들(311A) 및 도전패턴들(323)을 포함할 수 있다. 메모리막(315)은 채널구조(CH)와 게이트 적층체(320) 사이에 배치될 수 있다.
더미 적층체(310)는 제2 스크라이브 영역(SR2)에서 지지기판(301) 상에 교대로 적층된 제1 물질막들(311B) 및 제2 물질막들(313)을 포함할 수 있다. 더미 적층체(310)는 게이트 적층체(320)를 향해 제2 칩 영역(CR2)의 가드링 영역(GRR) 상으로 연장될 수 있다. 더미 적층체(310)와 게이트 적층체(320) 사이에는 수직 절연막(331)이 배치될 수 있다.
게이트 적층체(320) 및 더미 적층체(310)는 적어도 한층의 절연막으로 덮일 수 있다. 일 실시 예로서, 게이트 적층체(320) 및 더미 적층체(310)는 이들 상에 순차로 적층된 제1 절연막(341), 제2 절연막(351), 및 제3 절연막(361)을 포함할 수 있다.
비트라인(363A)은 제3 절연막(361)을 관통할 수 있다. 비트라인(363A)은 제1 절연막(341) 및 제2 절연막(351)을 관통하는 비트라인콘택(353A)을 경유하여 채널구조(CH)에 접속될 수 있다. 비트라인콘택(353A)은 채널구조(CH)의 중심영역의 상단을 채우는 도프트 반도체 패턴(321)에 접촉될 수 있다.
도전성 패턴들(373A, 375A)은 제3 절연막(361) 상의 제3 절연구조(371) 내에 매립될 수 있다. 도전성 패턴들(373A)은 비트라인(363A)에 접촉된 제3 도전성 패턴(373A) 및 제3 도전성 패턴(373A) 상의 제4 도전성 패턴(375A)을 포함할 수 있다. 제4 도전성 패턴(375A)은 제3 도전성 패턴(373A)을 경유하여 비트라인(363A)에 접속된 본딩패턴일 수 있다.
제2 그룹의 칩 가드패턴들(GP2)은 제2 칩 영역(CR2)의 가드링 영역(GRR) 상에 적층된 다수의 도전성 칩 가드패턴들을 포함할 수 있다. 제2 그룹의 칩 가드패턴들(GP2)은 더미 적층체(310), 제1 절연막(341), 제2 절연막(351), 제3 절연막(361), 및 제3 절연구조(371)를 관통할 수 있다.
더미패턴들(340)은 제2 스크라이브 영역(SR2) 상에 배치될 수 있다. 더미패턴들(340)은 더미 적층체(310) 및 제1 절연막(341)을 관통할 수 있다. 도면은 제2 스크라이브 영역(SR2) 상에 3개의 더미패턴들(340)이 배치된 실시 예를 나타내고 있으나, 더미패턴들(340)의 개수는 이에 제한되지 않으며 다양할 수 있다.
더미패턴들(340)의 내부에 에어-갭들(349)이 각각 배치될 수 있다. 에어-갭들(349) 각각은 제1 물질막들(311B) 및 제2 물질막들(313)의 적층방향으로 연장될 수 있다. 에어-갭들(349)은 제5 칩 가드패턴(345A) 및 제2 절연막(351)을 형성하는 동안 정의될 수 있다. 제5 칩 가드패턴(345A)은 제2 그룹의 칩 가드패턴들(GP2) 중 일부로서, 더미 적층체(310) 및 제1 절연막(341)을 관통할 수 있다.
도 10a 내지 도 10f는 본 발명의 일 실시 예에 따른 제2 회로구조의 제조방법을 나타내는 단면도들이다.
도 10a를 참조하면, 지지기판(301) 상에 제1 물질막들(311) 및 제2 물질막들(313)을 교대로 적층할 수 있다. 제2 물질막들(313)은 제1 물질막들(311)에 대한 식각 선택비를 가질 수 있다. 일 실시 예로서, 제1 물질막들(311) 각각은 실리콘 산화막을 포함할 수 있고, 제2 물질막들(313) 각각은 실리콘 질화막을 포함할 수 있다.
이어서, 제1 물질막들(311) 및 제2 물질막들(313)을 관통하는 채널홀(H)을 형성할 수 있다. 채널홀(H)은 제2 칩 영역(CR2)의 메모리 셀 어레이 영역(CAR)에서 지지기판(301)을 노출시킬 수 있다. 채널홀(H)은 지지기판(301) 내부로 연장될 수 있다.
이후, 채널홀(H)의 표면 상에 메모리막(315)을 형성할 수 있다. 메모리막(315)은 도 3에 도시된 블로킹 절연막(60A), 데이터 저장막(60B), 및 터널 절연막(60C)을 포함할 수 있다.
이어서, 메모리막(315) 상에 채널구조(CH)를 형성할 수 있다. 채널구조(CH)는 채널막(317) 및 코어 절연막(319)을 포함할 수 있다. 채널막(317)은 메모리막(315) 상에 형성될 수 있다. 채널막(317)은 반도체막으로 구성될 수 있다. 채널막(317)은 서로 상반된 방향을 향하는 제1 단부(EG1) 및 제2 단부(EG2)를 포함할 수 있다. 제2 단부(EG2)는 지지기판(301)을 향할 수 있다. 메모리막(315)은 지지기판(301) 및 채널막(317)의 제2 단부(EG2) 사이로 연장될 수 있다. 채널막(317)에 의해 개구된 채널홀(H)의 중심영역은 코어 절연막(319) 및 도프트 반도체 패턴(321)으로 채워질 수 있다.
도 10b를 참조하면, 제2 칩 영역(CR2)의 메모리 셀 어레이 영역(CAR)과 가드링 영역(GRR) 사이의 경계 상에 수직 절연막(331)을 형성할 수 있다. 수직 절연막(331)은 도 10a에 도시된 제1 물질막들(311) 및 제2 물질막들(313)을 관통할 수 있다. 수직 절연막(331)에 의해 더미 적층체(310)가 정의될 수 있다. 도 10a에 도시된 제1 물질막들(311)은 수직 절연막(331)에 의해 메모리 셀 어레이 영역(CAR)에 중첩된 층간 절연막들(311A)과 더미 적층체(310)로서 잔류되는 제1 물질막들(311B)로 구분될 수 있다.
이어서, 제2 칩 영역(CR2)의 메모리 셀 어레이 영역(CAR)에 중첩된 제2 물질막들(313) 각각의 일부를 선택적으로 제거할 수 있다. 이로써, 층간 절연막들(311A) 사이에 개구부들(OP)이 정의될 수 있다. 더미 적층체(310)의 제1 물질막들(311B) 사이의 제2 물질막들(313)은 수직 절연막(331)에 의해 보호되어 더미 적층체(310)로서 잔류될 수 있다.
도 10c를 참조하면, 도 10b에 도시된 개구부들(OP)을 도전패턴들(323)로 각각 채울 수 있다. 도전패턴들(323) 각각은 메모리막(315)의 측벽을 감싸도록 연장될 수 있다.
도 10b 및 도 10c를 참조하여 설명한 바와 같이, 제2 물질막들의 일부를 도전패턴들(323)로 교체함으로써, 제2 칩 영역(CR2)의 메모리 셀 어레이 영역(CAR)에서 지지기판(301) 상에 게이트 적층체(320)가 정의될 수 있다.
도 10d를 참조하면, 제1 절연막(341)를 형성할 수 있다. 제1 절연막(341)은 게이트 적층체(320) 및 더미 적층체(310)를 덮도록 연장될 수 있다. 이어서, 제1 절연막(341) 상에 마스크 패턴(401)을 형성할 수 있다. 마스크 패턴(401)을 식각 베리어로 이용한 식각공정으로 더미 적층체(310)를 식각할 수 있다. 이로써, 가드홈(343A) 및 더미홈들(343B)이 정의될 수 있다.
가드홈(343A)은 제2 칩 영역(CR2)의 가드링 영역(GRR)에서 지지기판(301)을 노출할 수 있다. 더미홈들(343B)은 제2 스크라이브 영역(SR2)에서 지지기판(301)을 노출할 수 있다. 가드홈(343A)의 폭(WA)은 더미홈들(343B) 각각의 폭(WB)보다 좁게 형성될 수 있다. 가드홈(343A) 및 더미홈들(343B)은 지지기판(301) 내부로 연장될 수 있다.
마스크 패턴(401)은 가드홈(343A) 및 더미홈들(343B) 형성 후 제거될 수 있다.
도 10e를 참조하면, 가드홈(343A) 내부를 채우는 제5 칩 가드패턴(345A)을 형성할 수 있다. 제5 칩 가드패턴(345A)을 형성하는 단계는 가드홈(343A)을 금속막으로 채우는 단계를 포함할 수 있다.
가드홈(343A)을 채우는 금속막은 더미홈들(343B) 각각의 표면 상에 증착될 수 있다. 금속막의 증착두께는 가드홈(343A)을 채울수 있고, 더미홈들(343B) 각각의 중심영역을 개구할 수 있도록 제어될 수 있다. 더미홈들(343B) 각각의 폭(WB)이 가드홈(343A)의 폭(WA)보다 넓게 정의된 상태이므로, 가드홈(343A)이 금속막으로 완전히 채워지더라도, 더미홈들(343B) 각각의 중심영역은 금속막으로 채워지지 않고 개구될 수 있다.
이어서, 제1 절연막(341)이 노출되도록 금속막을 평탄화할 수 있다. 이로써, 금속막은 가드홈(343A)을 채우는 제5 칩 가드패턴(345A) 및 더미홈들(343B) 각각의 표면 상의 더미 금속막(345B)으로 분리될 수 있다. 더미 금속막(345B)은 U자형 단면을 가질 수 있다.
이어서, 제1 절연막(341) 상에 제2 절연막(351)을 형성할 수 있다. 제2 절연막(351)은 더미홈들(343B) 각각의 내부로 연장됨으로써 더미 절연막(351P)을 구성할 수 있다. 더미 절연막(351P)은 더미 금속막(345B)의 표면을 따라 연장될 수 있고, 더미홈들(343B) 각각의 상단을 매립할 수 있다. 이로써, 더미홈들(343B) 각각의 중심영역에 에어-갭(349)이 정의될 수 있다. 더미 금속막(345B) 및 더미 절연막(351P)은 더미패턴(340)을 구성할 수 있다.
상술한 공정에 따르면, 에어-갭(349)은 제2 절연막(351)의 일부인 더미 절연막(351P)으로 둘러싸일 수 있다. 또한, 더미 금속막(345B)은 더미 절연막(351P)의 측벽 상에 잔류되고, 더미 절연막(351P)과 지지기판(301) 사이로 연장될 수 있다. 이에 더해, 더미홈(343B)의 폭(WB)에 의해 정의된 더미패턴(340)의 폭은 가드홈(343A)의 폭(WA)에 의해 정의되는 제5 칩 가드패턴(345A)의 폭 보다 클 수 있다.
도 10f를 참조하면, 제2 절연막(351) 및 제1 절연막(341)을 관통하는 비트라인콘택(353A)을 형성하면서, 제2 절연막(351)을 관통하는 제6 칩 가드패턴(353B)을 형성할 수 있다. 비트라인콘택(353A)은 도프트 반도체 패턴(321)을 경유하여 채널막(317)에 접속될 수 있다. 제6 칩 가드패턴(353B)은 제5 칩 가드패턴(345A)에 접촉될 수 있다.
이어서, 제2 절연막(351) 상에 제3 절연막(361)을 형성할 수 있다. 이후, 채널막(317)의 제1 단부(EG1) 상에 비트라인(353A)을 형성할 수 있다. 비트라인(353A)은 제3 절연막(361)을 관통할 수 있고, 비트라인콘택(353A) 및 도프트 반도체 패턴(321)을 경유하여 채널막(317)에 접속될 수 있다.
비트라인(353A)을 형성하면서, 제3 절연막(361)을 관통하는 제7 칩 가드패턴(353B)을 형성할 수 있다.
이후, 제3 절연구조(371) 내부에 매립된 제3 도전성 패턴(373A) 및 제4 도전성 패턴(375A)을 형성할 수 있다. 제3 도전성 패턴(373A) 및 제4 도전성 패턴(375A)을 형성하면서, 제8 칩 가드패턴(373B) 및 제9 칩 가드패턴(375B)을 형성할 수 있다. 제9 칩 가드패턴(375B)은 제8 칩 가드패턴(373B)을 경유하여 제7 칩 가드패턴(363B)에 접속될 수 있다. 제5 칩 가드패턴(345A), 제6 칩 가드패턴(353B), 제7 칩 가드패턴(363B), 제8 칩 가드패턴(373B) 및 제9 칩 가드패턴(375B)은 제2 그룹의 칩 가드패턴들(GP2)을 구성할 수 있다.
도 11a 내지 도 11h는 도 6에 도시된 제1 회로구조 및 도 9에 도시된 제2 회로구조가 제공된 이후 실시되는 후속공정들에 대한 일 실시 예를 나타내는 단면도들이다.
도 11a를 참조하면, 제1 회로구조(200)와 제2 회로구조(300)는 본딩공정에 의해 서로 전기적으로 연결될 수 있다.
본딩공정은 제1 회로구조(200)의 제2 도전성 패턴(227A)과 제2 회로구조(300)의 제4 도전성 패턴(375A)이 서로 마주하도록 제1 회로구조(200)와 제2 회로구조(300)를 정렬한 후 수행될 수 있다. 반도체 기판(201)의 제1 회로영역(CR1)은 지지기판(301)의 제2 회로영역(CR2)에 중첩되고, 반도체 기판(201)의 제1 스크라이브 영역(SR1)은 지지기판(301)의 제2 스크라이브 영역(SR2)에 중첩될 수 있다.
제1 회로구조(200)의 제2 도전성 패턴(227A)과 제2 회로구조(300)의 제4 도전성 패턴(375A)은 본딩공정에 의해 서로 본딩될 수 있다. 제2 도전성 패턴(227A)과 제4 도전성 패턴(375A)이 서로 본딩됨에 따라, 채널구조(CH)의 채널막(317)이 주변회로의 트랜지스터(210)에 전기적으로 연결될 수 있다.
본딩공정에 의해, 제1 그룹의 칩 가드패턴들(GR1)의 제4 칩 가드패턴(227B)은 제2 그룹의 칩 가드패턴들(GR2)의 제9 칩 가드패턴(375B)에 본딩될 수 있다. 이로써, 제1 회로구조(200)의 제1 그룹의 칩 가드패턴들(GR1)과 제2 회로구조(300)의 제2 그룹의 칩 가드패턴들(GR2)은 서로 전기적으로 연결될 수 있다.
반도체 기판(201)의 제1 스크라이브 영역(SR1)은 더미패턴들(340)에 중첩될 수 있다.
도 11b를 참조하면, 도 11a에 도시된 메모리막(315)이 노출되도록 지지기판(301)을 제거할 수 있다. 지지기판(301)이 제거됨에 따라, 제5 칩 가드패턴(345A)의 단부가 노출될 수 있다. 또한, 지지기판(301)이 제거됨에 따라, 더미패턴들(340) 각각의 더미 금속막(345B)의 단부가 노출될 수 있다.
이어서, 노출된 메모리막(315)의 일부를 제거함으로써, 채널막(317)의 제2 단부(EG2)를 노출시킬 수 있다. 메모리막(315)은 게이트 적층체(320)와 채널막(317) 사이에 잔류될 수 있다.
도 11c를 참조하면, 채널막(317)의 제2 단부(EG2)에 접촉된 도전막(361)을 형성할 수 있다. 도전막(361)은 도프트 반도체막으로 구성될 수 있다. 도전막(361)은 게이트 적층체(320), 더미 적층체(310), 제5 칩 가드패턴(345A) 및 더미 금속막(345B)을 덮도록 연장될 수 있다.
도 11d를 참조하면, 도 11c에 도시된 도전막(361) 상에 마스크 패턴(411)을 형성할 수 있다. 마스크 패턴(411)은 제5 칩 가드패턴(345A) 및 더미패턴들(340)을 개구하도록 정의될 수 있다.
이어서, 마스크 패턴(411)을 식각 베리어로 이용한 식각공정으로 도 11c에 도시된 도전막(361)의 일부를 제거함으로써, 제5 칩 가드패턴(345A) 및 더미패턴들(340)이 노출될 수 있다. 잔류하는 도전막은 소스막(361S)으로 정의될 수 있다. 소스막(361S)은 채널막(317)의 제2 단부(EG2)에 접촉된 상태로 잔류될 수 있다.
도전막의 일부를 제거하는 동안, 제5 칩 가드패턴(345A) 및 더미 금속막(345B)의 일부가 식각될 수 있다. 이로써, 더미패턴들(340) 각각의 더미 절연막(351P)이 노출될 수 있다.
소스막(361S) 형성 후, 마스크 패턴(411)은 제거될 수 있다.
도 11e를 참조하면, 상부 절연막(391)을 형성할 수 있다. 상부 절연막(393)은 소스막(361S), 제5 칩 가드패턴(345A) 및 더미패턴들(340)을 덮도록 연장될 수 있다. 이후, 상부 절연막(391)을 관통하는 소스콘택(373A)을 형성할 수 있다. 소스콘택(373A)은 소스막(361S)에 접촉될 수 있다.
소스콘택(373A)을 형성하면서, 상부 절연막(391)을 관통하는 제10 칩 가드패턴(373B)을 형성할 수 있다. 제10 칩 가드패턴(373B)은 제5 칩 가드패턴(345A)에 접촉될 수 있다.
이어서, 상부 절연막(391) 상에 상부배선(381A)을 형성할 수 있다. 상부배선(381A)은 소스콘택(373A)에 접촉되며, 소스콘택(373A)을 경유하여 소스막(361S)에 접속될 수 있다.
상부배선(381A)을 형성하면서, 제11 칩 가드패턴(381B)을 형성할 수 있다. 제11 칩 가드패턴(381B)은 제10 칩 가드패턴(373B)에 접촉되며, 제10 칩 가드패턴(373B)을 경유하여 제5 칩 가드패턴(345A)에 접속될 수 있다.
도 11f를 참조하면, 상부 절연막(391) 상에 보호막(393)을 형성할 수 있다. 보호막(393)은 폴리이미드를 포함할 수 있다.
보호막(393)은 상부배선(381A) 및 제11 칩 가드패턴(381B)을 덮도록 연장될 수 있다. 보호막(393)은 더미패턴들(340) 상의 상부 절연막(391) 일부를 개구하는 개구부(395)를 포함할 수 있다.
도 11g를 참조하면, 반도체 기판(201)은 채널구조(CH)를 향하는 방향과 상반된 방향을 향하는 배면(201S)을 갖고, 제1 두께(T1)을 가질 수 있다. 반도체 기판(201)의 배면(201S)이 노출될 수 있도록 지지 테이프(미도시) 상에 보호막(393)을 고정시킬 수 있다.
이어서, 레이저 빔(423)을 반도체 기판(201) 내부에 조사할 수 있다. 레이저 빔(423)은 더미패턴들(340) 중 적어도 하나에 중첩된 반도체 기판(201)의 일부 영역에 조사될 수 있다. 레이저 빔(423)은 더미패턴(340)의 에어-갭(349)에 중첩된 반도체 기판(201)의 일부 영역에 조사될 수 있다.
레이저 빔(423)의 포커싱 영역에서, 반도체 기판(201)의 내부에 결함이 발생하고, 캐비티(cavity; 425)가 정의될 수 있다.
도 11h를 참조하면, 도 11g에 도시된 반도체 기판(201)의 배면(201S)으로부터 반도체 기판(201)의 일부를 연삭가공(grinding)함으로써, 반도체 기판(201)은 제1 두께(T1)보다 얇은 제2 두께(T2)로 박형화될 수 있다. 연삭가공에 의해 캐비티(425)가 노출될 수 있다. 또한, 외부 압력에 의해 캐비티(425)로부터 크랙(435)이 전파될 수 있다. 크랙(435)은 에어-갭(349)을 향해 전파될 경향이 높다. 이에 따라, 크랙(435)은 에어-갭(349)에 중첩된 상부 절연막(391)을 향해 쉽게 전파될 수 있다.
상술한 바와 같이, 본 발명의 실시 예는 에어-갭(349)을 이용하여 크랙(435)을 전파함으로써, 반도체 기판(201), 제1 절연구조(223), 제2 절연구조(229), 제3 절연구조(371), 절연막들(예를 들어, 361, 351), 상부 절연막(391), 제1 물질막들(311B) 및 제2 물질막들(313) 각각을 칩 패턴들로 용이하게 분리할 수 있다. 이로써, 칩 패턴들의 분단불량을 개선할 수 있다.
본 발명의 실시 예는 개별적으로 형성된 제1 회로구조와 제2 회로구조를 서로 본딩하는 공정이 적용된 제조방법에 제한되지 않는다. 다른 실시 예로서, 제1 회로구조 상에서 제2 회로구조의 제조공정을 수행할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 12를 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 채널막에 의해 관통되는 게이트 적층체, 게이트 적층체에 마주하는 더미 적층체, 더미 적층체를 관통하는 더미패턴, 및 더미패턴 내부에 배치된 에어-갭을 포함할 수 있다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)은 모바일 장치일 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 채널막에 의해 관통되는 게이트 적층체, 게이트 적층체에 마주하는 더미 적층체, 더미 적층체를 관통하는 더미패턴, 및 더미패턴 내부에 배치된 에어-갭을 포함할 수 있다. 메모리 컨트롤러(1211)은 메모리 장치(1212)를 제어하도록 구성될 수 있다.
50A, 150A, 320: 게이트 적층체 50B, 150B, 310: 더미 적층체
171, 317: 채널막 P, P1, P2, 340: 더미패턴
60, 160, 315: 메모리막 85, 185, 349: 에어-갭
51A, 151A, 311A: 층간 절연막 51B, 151B, 311, 311B: 제1 물질막
53, 153, 323: 도전패턴 55, 155, 313: 제2 물질막
110, 210: 트랜지스터 83, 133P, 351P: 절연막
121A, 221A: 인터커넥션 81B, 181B, 345B: 금속막
127A, 143A, 227A, 375A; 도전성 패턴
139A, 363A: 비트라인 343B: 더미홈
343A: 가드홈 301: 반도체 기판
201: 지지기판 81A, 181A, 345A: 칩 가드패턴
193, 391: 상부 절연막 361: 도전막
191, 361S: 소스막 199, 393: 보호막
423: 레이저 빔 425: 캐비티
435: 크랙

Claims (21)

  1. 게이트 적층체;
    상기 게이트 적층체를 수직방향으로 관통하는 채널막;
    상기 채널막과 상기 게이트 적층체 사이의 메모리막;
    상기 게이트 적층체에 마주하는 더미 적층체;
    상기 더미 적층체를 상기 수직방향으로 관통하는 제1 더미패턴; 및
    상기 제1 더미패턴 내부에 배치된 에어-갭을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 더미 적층체를 상기 수직방향으로 관통하고, 상기 제1 더미패턴에 비해 상기 게이트 적층체에 더 가깝게 배치된 칩 가드패턴을 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 칩 가드패턴 및 상기 제1 더미패턴은 상기 채널막에 교차하는 방향으로 연장된 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제1 더미패턴의 폭은 상기 칩 가드패턴의 폭보다 큰 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 더미패턴은,
    상기 에어-갭을 감싸는 절연막; 및
    상기 절연막과 상기 더미 적층체 사이의 금속막을 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 에어-갭은 상기 수직방향으로 연장된 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 더미 적층체는 상기 수직방향으로 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하고,
    상기 게이트 적층체는 상기 수직방향으로 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제1 더미패턴에 비해 상기 게이트 적층체로부터 더 멀리 배치되고, 상기 수직방향으로 연장된 제2 더미패턴을 더 포함하고,
    상기 제2 더미패턴은 상기 더미 적층체의 측벽을 따라 연장된 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제2 더미패턴은,
    상기 더미 적층체의 상기 측벽 상에 형성된 금속막; 및
    상기 금속막의 측벽 상에 형성된 절연막을 포함하는 반도체 메모리 장치.
  10. 칩 영역 및 스크라이브 영역을 포함하는 기판;
    상기 칩 영역에서 상기 기판 상에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체;
    상기 게이트 적층체를 관통하는 채널막;
    상기 채널막과 상기 게이트 적층체 사이에 배치된 메모리막;
    상기 스크라이브 영역에서 상기 기판 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 더미 적층체;
    상기 더미 적층체를 관통하는 더미패턴; 및
    상기 더미패턴 내부에 배치된 에어-갭을 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 더미 적층체는 상기 게이트 적층체를 향해 상기 칩 영역 상으로 연장된 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 칩 영역에서 상기 기판 상에 배치되고, 상기 더미 적층체를 관통하는 칩 가드패턴을 더 포함하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 더미패턴의 폭은 상기 칩 가드패턴의 폭보다 큰 반도체 메모리 장치.
  14. 제 10 항에 있어서,
    상기 더미패턴은,
    상기 에어-갭을 감싸는 절연막; 및
    상기 절연막과 상기 더미 적층체 사이에 배치되고, 상기 절연막과 상기 기판 사이로 연장된 금속막을 포함하는 반도체 메모리 장치.
  15. 제 10 항에 있어서,
    상기 에어-갭은 상기 제1 물질막들 및 상기 제2 물질막들의 적층방향으로 연장된 반도체 메모리 장치.
  16. 칩 영역 및 스크라이브 영역을 포함하는 지지기판 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통함으로써 상기 스크라이브 영역에서 상기 지지기판을 노출하는 더미홈을 형성하는 단계;
    상기 더미홈의 중심영역에 에어-갭이 정의되도록, 상기 더미홈 내부에 더미패턴을 형성하는 단계;
    상기 지지기판을 제거하는 단계; 및
    상기 에어-갭을 따라 상기 제1 물질막들 및 상기 제2 물질막들을 칩 패턴들로 절단하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 제1 물질막들 및 상기 제2 물질막들을 관통함으로써 상기 칩 영역에서 상기 지지기판을 노출하고, 상기 더미홈의 폭보다 좁은 폭을 갖는 가드홈을 형성하는 단계; 및
    상기 가드홈을 채우는 칩 가드패턴을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 칩 가드패턴을 형성하는 단계는,
    상기 가드홈을 금속막으로 채우는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 더미패턴을 형성하는 단계는,
    상기 가드홈을 상기 금속막으로 채우는 단계를 이용하여, 상기 더미홈의 표면 상에 상기 금속막을 형성하는 단계; 및
    상기 더미홈 내부에 상기 에어-갭이 정의되도록, 상기 더미홈 내부의 상기 금속막의 표면 상에 절연막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  20. 제 16 항에 있어서,
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 칩 영역에서 상기 지지기판 내부로 연장되며, 메모리막으로 둘러싸인 채널막을 형성하는 단계;
    상기 지지기판을 제거하는 단계 이후, 상기 채널막의 단부가 노출되도록 상기 메모리막의 일부를 제거하는 단계;
    상기 채널막의 단부에 접촉된 도전막을 형성하는 단계;
    상기 더미패턴이 노출되되 상기 도전막이 상기 채널막의 상기 단부에 접촉된 소스막으로서 잔류하도록, 상기 도전막의 일부를 식각하는 단계; 및
    상기 더미패턴 및 상기 소스막을 덮는 상부 절연막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 에어-갭에 중첩된 상기 반도체 기판의 내부에 레이저 빔을 조사하는 단계; 및
    상기 채널막을 향하는 방향과 상반된 방향을 향하는 상기 반도체 기판의 배면을 연삭가공하는 단계를 더 포함하고,
    상기 칩 패턴들로 절단하는 단계는,
    상기 연삭가공된 상기 반도체 기판 내부로부터 상기 에어-갭을 따라 상기 상부 절연막 내부로 크랙을 전파하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230012639A (ko) * 2020-09-02 2023-01-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. 반도체 디바이스의 온칩 커패시터 구조
KR20220068059A (ko) * 2020-11-18 2022-05-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11935830B2 (en) * 2021-08-31 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with frontside and backside conductive layers and exposed backside substrate

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3027864B2 (ja) 1991-04-02 2000-04-04 富士電機株式会社 半導体装置の製造方法
KR100606551B1 (ko) 2005-07-05 2006-08-01 엘지전자 주식회사 발광소자 제조방법
KR100988403B1 (ko) 2008-04-29 2010-10-18 주식회사 네패스 반도체 패키지 및 웨이퍼 레벨 반도체 패키지 제조 방법
KR101581431B1 (ko) 2009-09-04 2015-12-30 삼성전자주식회사 가드링들을 갖는 반도체 칩들 및 그 제조방법들
US8772126B2 (en) * 2012-08-10 2014-07-08 Infineon Technologies Ag Method of manufacturing a semiconductor device including grinding from a back surface and semiconductor device
JP2014183209A (ja) * 2013-03-19 2014-09-29 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2016058454A (ja) * 2014-09-05 2016-04-21 株式会社東芝 半導体記憶装置
US20160254053A1 (en) * 2015-02-26 2016-09-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US20160268166A1 (en) 2015-03-12 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
CN110838515B (zh) * 2018-08-17 2023-10-20 铠侠股份有限公司 半导体晶片及半导体装置
US11515325B2 (en) * 2018-11-28 2022-11-29 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
CN110731012B (zh) * 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
CN112242380A (zh) * 2019-07-16 2021-01-19 铠侠股份有限公司 半导体装置及其制造方法
US11069631B2 (en) * 2019-10-07 2021-07-20 Sandisk Technologies Llc Three-dimensional memory die containing stress-compensating slit trench structures and methods for making the same
US11527473B2 (en) * 2019-11-12 2022-12-13 Samsung Electronics Co., Ltd. Semiconductor memory device including capacitor
US20210217768A1 (en) * 2020-01-15 2021-07-15 Micron Technology, Inc. Memory Devices and Methods of Forming Memory Devices
US11515227B2 (en) * 2020-04-02 2022-11-29 Sandisk Technologies Llc Semiconductor die including edge ring structures and methods for making the same
KR20220068059A (ko) * 2020-11-18 2022-05-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US20220319924A1 (en) * 2021-04-05 2022-10-06 SK Hynix Inc. Methods of manufacturing semiconductor chip including crack propagation guide
KR20220150158A (ko) * 2021-05-03 2022-11-10 에스케이하이닉스 주식회사 크랙 전파 가이드를 포함한 반도체 칩을 제조하는 방법
KR20230123355A (ko) * 2022-02-16 2023-08-23 삼성전자주식회사 웨이퍼 구조체 및 반도체 소자

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