CN112242380A - 半导体装置及其制造方法 - Google Patents

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CN112242380A
CN112242380A CN202010053182.4A CN202010053182A CN112242380A CN 112242380 A CN112242380 A CN 112242380A CN 202010053182 A CN202010053182 A CN 202010053182A CN 112242380 A CN112242380 A CN 112242380A
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film
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Abstract

本实施方式涉及一种半导体装置及其制造方法。本实施方式的半导体装置具备半导体衬底、及设置在半导体衬底的半导体元件。第1绝缘膜被覆半导体衬底。第1侧壁膜设置在第1绝缘膜的侧部，且紫外线的吸收系数大于第1绝缘膜。

Description

半导体装置及其制造方法
相关申请的引用
本申请基于在2019年7月16日提出申请的现有日本专利申请第2019-131302号、及在2019年12月12日申请的现有日本专利申请第2019-224855号的优先权利益，且寻求该利益，这些日本专利申请的内容整体通过引用包含在本申请。
技术领域
本实施方式涉及一种半导体装置及其制造方法。
背景技术
在具有三维配置着存储单元的立体型存储单元阵列的半导体存储器中，有时积层构造的界面或贴合面因切割的影响而剥离。这种积层构造的界面或贴合面的剥离在刀片切割中显著发生，在如激光切割那样使用激光的切割方法中也会发生。
发明内容
提供一种能够在切割步骤中抑制半导体装置的材料层的剥离的半导体装置及其制造方法。
本实施方式的半导体装置具备半导体衬底、及设置在半导体衬底的半导体元件。第1绝缘膜被覆半导体衬底。第1侧壁膜设置在第1绝缘膜的侧部，且紫外线的吸收系数大于第1绝缘膜。
附图说明
图1是表示第1实施方式的半导体装置的构成例的剖视图。
图2(A)、(B)是表示第1实施方式的半导体装置的构成例的俯视图。
图3是表示第1实施方式的半导体装置的制造方法的剖视图。
图4(A)、(B)是表示存储单元阵列的构成例的剖视图。
图5(A)、(B)是表示继图3之后的制造方法的剖视图。
图6是表示继图5之后的制造方法的剖视图。
图7是表示继图6之后的制造方法的剖视图。
图8是表示继图7之后的制造方法的剖视图。
图9是表示继图8之后的制造方法的剖视图。
图10是表示继图9之后的制造方法的剖视图。
图11是表示继图10之后的制造方法的剖视图。
图12是表示继图11之后的制造方法的剖视图。
图13是表示继图12之后的制造方法的剖视图。
图14是表示继图13之后的制造方法的剖视图。
图15是表示继图14之后的制造方法的剖视图。
图16是表示继图15之后的制造方法的剖视图。
图17是表示继图16之后的制造方法的剖视图。
图18是表示继图17之后的制造方法的剖视图。
图19是表示继图18之后的制造方法的剖视图。
图20是表示第2实施方式的半导体装置的构成例的剖视图。
图21是表示第3实施方式的半导体装置的构成例的剖视图。
图22是表示第4实施方式的半导体装置的构成例的剖视图。
图23是表示第5实施方式的半导体装置的构成例的剖视图。
图24是表示第7实施方式的半导体装置的构成例的俯视图。
图25是表示沿着图24的25-25线的剖面的图。
图26是表示第8实施方式的半导体装置的构成例的剖视图。
图27是表示第9实施方式的半导体装置的制造方法的剖视图。
图28是表示第10实施方式的半导体装置的制造方法的剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。在以下实施方式中，半导体衬底的上下方向表示将设置着半导体元件的面设为上或下的情况下的相对方向，存在与按照重力加速度的上下方向不同的情况。附图是示意性或概念性的，各部分的比率等未必与现实情况相同。在说明书及附图中，对与关于已出现的附图在上文叙述的要素相同的要素标注同一符号且适当省略详细说明。
(第1实施方式)图1是表示第1实施方式的半导体装置的构成例的剖视图。半导体装置1例如为具备三维配置着存储单元的立体型存储单元阵列的NAND(Not And，与非)型闪速存储器的半导体芯片。另外，本实施方式并不限定于NAND型闪速存储器，也可以应用于其他半导体装置。
在本实施方式中，半导体装置1是使控制器芯片Cc与存储器芯片Cm贴合而成的半导体芯片。图1示出NAND型闪速存储器的芯片的端部，并图示出元件形成区域Ra与切割区域Rd的交界部分。
控制器芯片Cc具备半导体衬底10、半导体元件20、作为第1绝缘膜的第1层间绝缘膜30、密封圈40、贴合垫50、及第1侧壁膜60。
半导体衬底10包含用来形成半导体元件20的元件形成区域Ra、及用来单片化为半导体芯片的切割区域Rd。元件形成区域Ra占据半导体衬底10的大半部分，切割区域Rd设置在元件形成区域Ra的外缘。切割区域Rd由于在切割步骤中被切断，因此无需残留在元件形成区域Ra的外缘，但通常多数情况下略微残存在元件形成区域Ra的外侧。半导体衬底10例如可以是硅衬底等。
半导体元件20例如可以是构成存储器芯片Cm的控制器的CMOS(ComplementaryMetal Oxide Semiconductor，互补金属氧化物半导体)。半导体元件20设置在元件形成区域Ra内，不设置在切割区域Rd。
第1层间绝缘膜30被覆元件形成区域Ra及其外侧的切割区域Rd。第1层间绝缘膜30被覆半导体元件20而对其进行保护。第1层间绝缘膜30例如可以包含TEOS(TetraEthOxySilane，原硅酸四乙酯)等氧化硅膜。
密封圈40设置在第1层间绝缘膜30内。密封圈40从半导体衬底10的上表面延伸到第1层间绝缘膜30的上表面附近。密封圈40例如被接地，而将来自外部的电荷释放到地面(未图示)。此外，密封圈40例如抑制剥离或龟裂等损伤、或者来自外部的水分到达半导体元件20。对密封圈40例如使用钨等导电性金属。
作为导电体的贴合垫50设置在第1层间绝缘膜30的表面，将存储器芯片Cm与控制器芯片Cc贴合时，与作为存储器芯片Cm侧的导电体的贴合垫150粘接。对贴合垫50例如使用铜、或含有铜的金属材料等。
作为光吸收膜的第1侧壁膜60在半导体装置1的切割区域Rd的端部设置在第1层间绝缘膜30的侧部。此外，第1侧壁膜60也可以露出于第1层间绝缘膜30的侧面。第1侧壁膜60在切割步骤中吸收所使用的激光而发热，从而使位于其周围的第1层间绝缘膜30熔融。此外，第1侧壁膜60吸收激光后自身也熔融。为此，第1侧壁膜60包含激光的吸收系数大于第1层间绝缘膜30(例如氧化硅膜)的材料。例如，第1侧壁膜60优选为相对于波长400nm以下(优选为约355nm)的波长(紫外线)具有0.001以上的吸收系数的材料。更详细来说，第1侧壁膜60包含氮化硅膜、或金属。更优选为包含钨、钛、铝中的至少一种材料。
第1侧壁膜60成为用来吸收激光而将第1层间绝缘膜30熔融的热源。经熔融的第1层间绝缘膜30被覆第1侧壁膜60的外侧面而成为第2侧壁膜80。因此，第2侧壁膜80的组成包含与第1层间绝缘膜30相同的材料。此外，第2侧壁膜80也可以包含经熔融的第1侧壁膜60的组成的一部分。此外，第1侧壁膜60吸收激光后自身也熔融，从而粘接第1层间绝缘膜30的侧面。这样一来，第2侧壁膜80及/或第1侧壁膜60通过激光暂时熔融，此后，如果冷却就熔接于第1层间绝缘膜30的侧面。由此，第2侧壁膜80及/或第1侧壁膜60粘接第1层间绝缘膜30的侧面而对其进行保护。其结果，能够抑制第1层间绝缘膜30中的剥离或龟裂。
另外，在第1实施方式中，第1侧壁膜60可以如图1那样具有与密封圈40不同的构成。然而，第1侧壁膜60也可以是与密封圈40大致相同的构成。在此情况下，例如第1侧壁膜60也可以与密封圈40在同一步骤中形成，并设置在与密封圈40相同的深度(高度)区域。例如，在图28中，示出第1侧壁膜60具有与密封圈40大致相同的构成的形态。
存储器芯片Cm具备存储单元阵列120、作为第1绝缘膜的第2层间绝缘膜130、密封圈140、贴合垫150、及第1侧壁膜160。存储器芯片Cm在作为界面的贴合面70中与控制器芯片Cc贴合。
存储单元阵列120形成在元件形成区域Ra，并设置在半导体元件20的上方。存储单元阵列120经由未图示的配线、接点、垫等而与半导体元件20电连接，接受来自作为控制器的半导体元件20的控制。存储单元阵列120例如为三维地排列着多个存储单元的立体型存储单元阵列。
第2层间绝缘膜130被覆元件形成区域Ra及切割区域Rd。第2层间绝缘膜130被覆存储单元阵列120而对其进行保护。第2层间绝缘膜130优选为与第1层间绝缘膜30相同的材料，例如可以是TEOS等氧化硅膜。
密封圈140设置在第2层间绝缘膜130内。密封圈140例如被接地，而将来自外部的电荷释放到地面(未图示)。此外，密封圈140例如抑制剥离或龟裂等损伤、或者来自外部的水分到达半导体元件120。此外，密封圈140优选为与密封圈40相同的材料，例如可以含有钨等导电性金属。
贴合垫150设置在第2层间绝缘膜130的表面，将存储器芯片Cm与控制器芯片Cc贴合时，与控制器芯片Cc侧的贴合垫50粘接。也就是说，贴合垫50、150在元件形成区域Ra与切割区域Rd之间的交界附近设置在相对应的位置。贴合垫150优选为与贴合垫50相同的材料，例如使用铜或含有铜的金属材料等。贴合垫50与贴合垫150经由贴合面70直接连接而一体化。也就是说，贴合垫50与贴合垫150一体化而成的导电体遍及上下方向地将贴合面70纵断(连接、连续)。贴合垫50、150通过未图示的配线而与存储器芯片Cm及控制器芯片Cc包含的半导体电路电连接。
作为光吸收膜的第1侧壁膜160在半导体装置1的切割区域Rd的端部设置在第2层间绝缘膜130的侧部。此外，第1侧壁膜160也可以露出于第2层间绝缘膜130的侧面。第1侧壁膜160在切割步骤中吸收所使用的激光而发热，从而使位于其周围的第2层间绝缘膜130熔融。此外，第1侧壁膜160吸收激光后自身也熔融。为此，第1侧壁膜160包含激光的吸收系数大于第2层间绝缘膜130(例如氧化硅膜)的材料。第1侧壁膜160优选为与第1侧壁膜60相同的材料，例如优选为相对于波长400nm以下(更优选为约355nm)的波长的光具有0.001以上的吸收系数的材料。更详细来说，第1侧壁膜160包含氮化硅膜、金属膜中的任一种材料。更优选为包含钨、钛、铝中的至少一种材料。
第1侧壁膜160成为用来吸收激光而将第2层间绝缘膜130熔融的热源。经熔融的第2层间绝缘膜130被覆第1侧壁膜160的外侧面而成为第2侧壁膜80。因此，第2侧壁膜80的组成包含与第2层间绝缘膜130相同的材料。此外，第2侧壁膜80也可以包含经熔融的第1侧壁膜160的组成的一部分。
此外，第1侧壁膜160吸收激光后自身也熔融，从而粘接第2层间绝缘膜130的侧面。这样一来，第2侧壁膜80及/或第1侧壁膜160通过激光暂时熔融，此后，如果冷却就熔接于第2层间绝缘膜130的侧面。由此，第2侧壁膜80及/或第1侧壁膜160粘接第2层间绝缘膜130的侧面而对其进行保护。其结果，能够抑制第2层间绝缘膜130中的剥离或龟裂。
另外，在第1实施方式中，第1侧壁膜160如图1那样具有与密封圈140不同的构成。然而，第1侧壁膜160也可以是与密封圈140大致相同的构成。在此情况下，例如第1侧壁膜160也可以与密封圈140在同一步骤中形成，并设置在与密封圈140相同的深度(高度)区域。例如，在图28中，示出第1侧壁膜160具有与密封圈140大致相同的构成的形态。
在第1层间绝缘膜30、第2层间绝缘膜130的侧面，第2侧壁膜80以被覆第1层间绝缘膜30、第2层间绝缘膜130及第1侧壁膜60、160的侧面的方式设置在第1侧壁膜60、160的外侧。第2侧壁膜80例如是将第1层间绝缘膜30、第2层间绝缘膜130熔融后再次使它们熔接而成的，包含氧化硅膜。第2侧壁膜80包含与第1层间绝缘膜30、第2层间绝缘膜130相同的材料。进而，也可以包含第1侧壁膜60、160的一部分。
此处，也可以在第2侧壁膜80中的第1层间绝缘膜30的侧面，其组成接近第1层间绝缘膜30，在第2层间绝缘膜130的侧面，其组成接近第2层间绝缘膜130。因此，第2侧壁膜80的组成也可以从半导体衬底10的表面沿着垂直的方向不均匀。
第1层间绝缘膜30、第2层间绝缘膜130将吸收激光的第1侧壁膜60、160作为热源而熔融，以被覆第1侧壁膜60、160的侧面及第1层间绝缘膜30、第2层间绝缘膜130的侧面的方式流动。此时，经熔融的第1层间绝缘膜30、第2层间绝缘膜130以也被覆贴合面70的端部的方式流动。此后，第1层间绝缘膜30、第2层间绝缘膜130通过冷却而固化，成为被覆第1侧壁膜60、160的侧面、第1层间绝缘膜30、第2层间绝缘膜130的侧面及贴合面70的端部的第2侧壁膜80。
或者，也可以第1侧壁膜60、160与第1层间绝缘膜30、第2层间绝缘膜130的混合物被覆贴合面70的端部。
金属膜180设置在第2层间绝缘膜130、密封圈140及存储单元阵列120上，作为配线发挥功能。对金属膜180例如使用铜、铝、钛等导电性金属。进而，保护膜190设置在金属膜180上，保护存储单元阵列120及半导体元件20等。对保护膜190例如使用聚酰亚胺等绝缘膜。
图2(A)是表示第1实施方式的半导体装置的构成例的俯视图。另外，图1相当于沿着图2(A)的1-1线的剖面。
根据本实施方式，密封圈40、140以包围元件形成区域Ra的方式连续地设置在其整个周围。第1侧壁膜60、160设置在密封圈40、140的外侧，并以包围元件形成区域Ra及密封圈40、140的方式连续地设置在它们的整个周围。第2侧壁膜80设置在第1侧壁膜60、160的外侧，并以包围元件形成区域Ra、密封圈40、140及第1侧壁膜60、160的方式连续地设置在它们的整个周围。这样一来，第2侧壁膜80及第1侧壁膜60、160也可以连续地设置在切割区域Rd。另外，只要不产生剥离或龟裂，第2侧壁膜80及第1侧壁膜60、160的一部分在切割步骤中被去除也不存在问题。
图2(B)是表示第1实施方式的半导体芯片的另一构成例的俯视图。另外，图1相当于沿着图2(B)的1-1线的剖面。根据本实施方式，密封圈40、140以包围元件形成区域Ra的方式连续地设置在其整个周围，在此方面与图2(A)相同。另一方面，第1侧壁膜60、160设置在密封圈40、140的外侧，并间断地(呈虚线状地)设置在元件形成区域Ra及密封圈40、140的周围。第2侧壁膜80设置在第1侧壁膜60、160的外侧，并连续地或间断地设置在元件形成区域Ra、密封圈40、140及第1侧壁膜60、160的周围。这样一来，第2侧壁膜80及第1侧壁膜60、160也可以在切割区域Rd的平面布局中不连续。
如上所述，根据第1实施方式，在切割区域Rd的端部，第1侧壁膜60、160设置在第1层间绝缘膜30、第2层间绝缘膜130的侧面。第1侧壁膜60、160包含如下材料，该材料在切割步骤中所使用的激光的吸收系数方面比第1层间绝缘膜30、第2层间绝缘膜130的材料(例如氧化硅膜)大。第1侧壁膜60、160例如对作为紫外线的约355nm的波长的激光具有0.001以上的吸收系数。对第1侧壁膜60、160例如使用氮化硅膜、钨、钛或铝中的任一种材料。由此，第1侧壁膜60在切割步骤中比第1层间绝缘膜30、第2层间绝缘膜130更多地吸收激光而作为热源发挥功能，从而将第1层间绝缘膜30、第2层间绝缘膜130熔融。由此，第1层间绝缘膜30、第2层间绝缘膜130的材料作为第2侧壁膜80而熔接于第1层间绝缘膜30、第2层间绝缘膜130的侧面及第1侧壁膜60的侧面。进而，第1侧壁膜60吸收激光后自身也熔融，从而熔接于第1层间绝缘膜30、第2层间绝缘膜130的侧面。由此，第2侧壁膜80及第1侧壁膜60能够抑制第1层间绝缘膜30、第2层间绝缘膜130从其端部朝向元件形成区域Ra剥离或龟裂。也就是说，第1侧壁膜60、160也具有作为抑制剥离的剥离抑制膜的功能。
进而，第2侧壁膜80也被覆并熔接贴合面70的端部。由此，能够抑制存储器芯片Cm与控制器芯片Cc在贴合面70中剥离。
另外，在第1实施方式中，在半导体衬底10设置着CMOS作为半导体元件20，且在该CMOS的上方设置着存储单元阵列120。然而，该配置关系也可以与上述情况相反。也就是说，也可以在半导体衬底10设置着存储单元阵列作为半导体元件，且在该存储单元阵列的上方设置着CMOS。
其次，对半导体装置1的制造方法进行说明。
图3～图19是表示第1实施方式的半导体装置的制造方法的剖视图。以下制造方法是通过激光将切割区域Rd中的半导体衬底10上的材料膜(第1层间绝缘膜30、第2层间绝缘膜130等)的一部分去除之后，进行刀片切割。该切割方法与使用半导体衬底10、100的解理的激光切割(Stealth Dicing(注册商标))不同。
(存储器芯片Cm的形成步骤)如图3所示，首先，在作为第2半导体晶圆的半导体衬底100上形成存储单元阵列120。存储单元阵列120例如具有如图4(A)所示的导电层21与绝缘层22的积层构造。例如，导电层21也可以是钨或多晶硅。例如绝缘层22也可以是氧化硅膜。虽在图3中未图示，但存储单元阵列120具备图4(A)及图4(B)所示的具有多个存储孔MH的积层构造2。另外，图3部分地示出切割区域Rd及位于其两侧的2个元件形成区域Ra的剖面。
图4(A)是表示存储单元阵列120的构成例的剖视图。此处，对存储单元阵列120的构成简单地进行说明。
积层构造2沿着Z轴方向交替地包含多个导电层21及多个绝缘层22。对导电层21使用导电性金属，例如钨。对绝缘层22例如使用氧化硅。绝缘层22设置在Z方向上邻接的多个导电层21之间，而将这些导电层21绝缘。
存储孔MH沿着Z轴方向从积层构造2的上端贯通积层构造2。多个第1柱状部CL分别包含半导体本体210、存储膜220及芯层230。存储膜220在半导体本体210与导电层21之间具有电荷捕获部。
如图4(B)所示，X-Y平面中的存储孔MH的形状例如为圆或椭圆。也可以在导电层21与绝缘层22之间，设置着构成存储膜220的一部分的阻挡绝缘膜21a。阻挡绝缘膜21a例如为氧化硅膜(例如氧化铝)或金属氧化物膜。也可以在导电层21与绝缘层22之间、及导电层21与存储膜220之间设置着阻隔膜21b。在导电层21为钨的情况下，阻隔膜21b例如优选为氮化钛与钛的积层膜。阻挡绝缘膜21a抑制电荷从导电层21向存储膜220侧反向隧穿。阻隔膜21b使导电层21与阻挡绝缘膜21a的密接性提高。
半导体本体210例如为多晶硅。半导体本体210例如为非掺杂多晶硅。半导体本体210成为漏极侧选择晶体管STD、存储单元MC及源极侧选择晶体管STS各自的信道。
存储膜220的除阻挡绝缘膜21a以外的部分设置在存储孔MH的内壁与半导体本体210之间。多个存储单元MC在半导体本体210与成为字线WL的导电层21之间具有存储区域，并在Z轴方向上积层。存储膜220例如包含覆盖绝缘膜221、电荷捕获膜222及隧道绝缘膜223。半导体本体210、电荷捕获膜222及隧道绝缘膜223分别在Z轴方向上延伸。
覆盖绝缘膜221设置在绝缘层22与电荷捕获膜222之间。覆盖绝缘膜221例如含有氧化硅。覆盖绝缘膜221在将牺牲膜(未图示)替换为导电层21时(替换步骤)，保护电荷捕获膜222以免其被蚀刻。覆盖绝缘膜221也可以在替换步骤中从导电层21与存储膜220之间被去除。在此情况下，如图4(A)及图4(B)所示，在导电层21与电荷捕获膜222之间例如设置阻挡绝缘膜21a。
电荷捕获膜222设置在阻挡绝缘膜21a及覆盖绝缘膜221与隧道绝缘膜223之间。电荷捕获膜222例如含有氮化硅，在膜中具有捕获电荷的捕获部位。电荷捕获膜222中的夹在成为字线WL的导电层21与半导体本体210之间的部分作为电荷捕获部构成存储单元MC的存储区域。存储单元MC的阈值电压根据电荷捕获部中的电荷的有无、或电荷捕获部中所捕获的电荷的量而发生变化。由此，存储单元MC能够保存信息。
隧道绝缘膜223设置在半导体本体210与电荷捕获膜222之间。隧道绝缘膜223例如含有氧化硅，或者含有氧化硅及氮化硅。隧道绝缘膜223是半导体本体210与电荷捕获膜222之间的电位势垒。例如，将电子从半导体本体210注入到电荷捕获部时(写入动作)，及将空穴从半导体本体210注入到电荷捕获部时(删除动作)，电子及空穴分别通过(隧穿)隧道绝缘膜223的电位势垒。
芯层230埋入筒状的半导体本体210的内部空间。芯层230例如含有氧化硅，而为绝缘性。
再次参照图3，继续对本实施方式的制造方法进行说明。接下来，在存储单元阵列120及半导体衬底100上形成第2层间绝缘膜130。第2层间绝缘膜130以被覆存储单元阵列120而对其进行保护的方式形成。第2层间绝缘膜130例如可为TEOS等氧化硅膜。此外，第2层间绝缘膜130也可以包含将制成存储单元120的字线WL时的牺牲膜与绝缘层22反复积层而成的积层膜。此处，牺牲膜也可以是氮化硅膜。积层膜形成到存储单元120的上部附近为止。
接下来，如图5(A)所示，形成贯通第2层间绝缘膜130的密封圈部分140a。密封圈部分140a以包围各元件形成区域Ra的方式设置在元件形成区域Ra的整个周围。因此，在切割区域Rd的剖面出现2个密封圈部分140a。密封圈部分140a是密封圈140的一部分，例如可以是钨等导电性金属。
接下来，将第2层间绝缘膜130的材料较薄地堆积之后，如图5(B)所示，使用光刻技术及蚀刻技术，在第2层间绝缘膜130形成沟槽TR160。沟槽TR160沿着密封圈部分140a的外侧面形成在元件形成区域Ra的整个周围。沟槽TR160设置在切割区域Rd内邻接的2个密封圈部分140a之间，并分别形成在密封圈部分140a的附近。
此外，在形成沟槽TR160的同时，在密封圈部分140a上形成沟槽TR140b。沟槽TR140b也沿着密封圈部分140a设置在元件形成区域Ra的整个周围。
接下来，如图6所示，在沟槽TR160及TR140b内填充导电性材料。导电性材料可以是可以成为第1侧壁膜160的钨、钛、铝等金属材料。由此，在沟槽TR160内形成第1侧壁膜160，并在沟槽TR140b内形成密封圈部分140b。
另外，在使用氮化硅膜作为第1侧壁膜160的材料的情况下，沟槽TR160及第1侧壁膜160与沟槽TR140b及密封圈部分140b分开形成。在此情况下，可以对密封圈部分140b使用任意导电性材料。
接下来，如图7所示，将第2层间绝缘膜130的材料较薄地堆积之后，使用光刻技术及蚀刻技术，在密封圈部分140b上的第2层间绝缘膜130形成沟槽TR140c。沟槽TR140c沿着密封圈部分140a形成在元件形成区域Ra的整个周围。
接下来，如图8所示，在沟槽TR140c内填充导电性材料。导电性材料可与密封圈部分140b的材料相同。由此，在沟槽TR140c内形成密封圈部分140c。
同样地，反复进行第2层间绝缘膜130的材料的堆积、沟槽形成及导电性材料的填充，而如图9所示，在第2层间绝缘膜130内形成密封圈部分140d、140e。密封圈部分140a～140e可以在形成存储单元阵列120或该存储单元阵列120之上的配线层的步骤中同时形成。以下，将密封圈部分140a～140e称为密封圈140。图1的密封圈140是将图9所示的密封圈140简化而进行图示的。另外，沟槽TR160也可以与密封圈140在相同步骤中形成并具有同一构成。
接下来，将第2层间绝缘膜130的材料进一步堆积之后，在第2层间绝缘膜130形成贴合垫150。贴合垫150形成在元件形成区域Ra中的密封圈140与存储单元阵列120之间。贴合垫150的表面与第2层间绝缘膜130的表面成为大致同一平面，并从第2层间绝缘膜130露出。以此方式，在半导体衬底100上形成存储单元阵列120。
(控制器芯片Cc的形成步骤)其次，对控制器芯片Cc的形成方法进行说明。
如图11所示，首先，在作为第1半导体晶圆的半导体衬底10上形成半导体元件20。半导体元件20形成在多个元件形成区域Ra的每一个。半导体元件20例如是包含CMOS的控制电路，且是控制存储单元阵列120的电路。另外，图11部分地示出切割区域Rd及位于其两侧的2个元件形成区域Ra的剖面。
接下来，在半导体元件20及半导体衬底10上形成第1层间绝缘膜30。作为第1绝缘膜的第1层间绝缘膜30形成在元件形成区域Ra及切割区域Rd上，并被覆半导体元件20而对其进行保护。第1层间绝缘膜30例如可以是TEOS等氧化硅膜。
接下来，形成贯通第1层间绝缘膜30的密封圈部分40a。密封圈部分40a以包围各元件形成区域Ra的方式形成在元件形成区域Ra的整个周围。因此，在切割区域Rd的剖面出现2个密封圈部分40a。密封圈部分40a是密封圈40的一部分，例如可以是钨等导电性金属。
接下来，使用光刻技术及蚀刻技术，在第1层间绝缘膜30形成沟槽TR60。沟槽TR60沿着密封圈部分40a的外侧面设置在元件形成区域Ra的整个周围。沟槽TR60设置在切割区域Rd内邻接的2个密封圈部分40a间，并分别形成在密封圈部分40a的附近。
接下来，在沟槽TR60及TR40a内填充导电性材料。导电性材料可以是可以成为第1侧壁膜60的钨、钛、铝等金属材料。由此，在沟槽TR60内形成第1侧壁膜60，并在沟槽TR40a内形成密封圈部分40a。第1侧壁膜60沿着多个元件形成区域Ra各自的周围，形成在切割区域Rd的第1层间绝缘膜30内。
另外，在使用氮化硅膜作为第1侧壁膜60的材料的情况下，沟槽TR60及第1侧壁膜60与沟槽TR40a及密封圈部分40a分开形成。在此情况下，可以对密封圈部分40a使用任意导电性材料。
与形成密封圈部分140b～140e同样地，反复进行第1层间绝缘膜30的材料的堆积、沟槽形成及导电性材料的填充，而如图12所示，在第1层间绝缘膜30内形成密封圈部分40b～40e。密封圈部分40a～40e可以在形成半导体元件20或该半导体元件20之上的配线层的步骤中同时形成。以下，将密封圈部分40a～40e称为密封圈40。图1的密封圈40是将图12所示的密封圈40简化而进行图示的。
接下来，将第1层间绝缘膜30的材料进一步堆积之后，在第1层间绝缘膜30形成贴合垫50。贴合垫50形成在元件形成区域Ra中的密封圈40与半导体元件20之间。贴合垫50的表面与第1层间绝缘膜30的表面成为大致同一平面，并从第1层间绝缘膜30露出。以此方式，在半导体衬底10上形成如CMOS的半导体元件20。
(贴合步骤)其次，如图14所示，将图10的存储器芯片Cm侧的半导体衬底10与图13的控制器芯片Cc侧的半导体衬底100贴合。此时，半导体衬底10、100均成为半导体晶圆的状态。将半导体衬底10、100以半导体衬底10的元件形成面与半导体衬底100的元件形成面对向的方式贴合。此外，将半导体衬底10、100以半导体衬底10的元件形成区域Ra与半导体衬底100的元件形成区域Ra对应且半导体衬底10的切割区域Rd与半导体衬底100的切割区域Rd对应的方式贴合。由此，贴合垫50与贴合垫150在贴合面70中接触。此外，密封圈40与密封圈140的位置对应，第1侧壁膜60与第1侧壁膜160的位置也对应。因此，从半导体衬底10、100的表面上方观察时，贴合垫50与贴合垫150的位置大致一致，密封圈40与密封圈140的位置大致一致，第1侧壁膜60与第1侧壁膜160的位置大致一致。此外，虽未图示，但通过贴合，使控制器芯片Cc的电极垫与存储器芯片Cm的电极垫电接触，而将半导体元件20电连接于存储单元阵列120，从而能够控制存储单元阵列120。此处，贴合面70的第1层间绝缘膜30与第2层间绝缘膜130包含的氧化硅膜彼此直接接触。
接下来，将半导体衬底100去除，使第2层间绝缘膜130露出，并在第2层间绝缘膜130上形成金属膜180。对金属膜180例如使用铜、铝、钛等导电性金属。
接下来，在金属膜180上形成保护膜190。对保护膜190例如使用聚酰亚胺等绝缘膜。接下来，使用光刻技术及蚀刻技术，对保护膜190进行加工。由此，获得图15所示的构造。切割区域Rd中的由保护膜190被覆的区域为龟裂挡止区域Rcs。在龟裂挡止区域Rcs设置着第1侧壁膜60、160，在使用激光或刀片的切割步骤中抑制龟裂伸展到比密封圈40、140更靠元件形成区域Ra侧。另外，在图28中，示出第1侧壁膜60、160具有与密封圈40、140大致相同的构成的情况。
(切割步骤)接下来，如图16所示，将激光L照射到切割区域Rd的作为光吸收膜的第1侧壁膜60、160或其附近。激光沿着多个元件形成区域Ra各自的外周照射到作为光吸收膜的第1侧壁膜60、160，从而在第1层间绝缘膜30、第2层间绝缘膜130内形成槽GR。第1侧壁膜60、160包含比第1层间绝缘膜30、第2层间绝缘膜130更容易吸收激光L的材料。因此，第1侧壁膜60、160吸收激光L而发热，从而使其周围的第1层间绝缘膜30、130熔融。第1层间绝缘膜30、第2层间绝缘膜130的至少一部分被消融而气化从而被去除。由此，如图17所示，在切割区域Rd的两侧形成2个槽GR，并且第1层间绝缘膜30、第2层间绝缘膜130的至少一部分熔融而形成熔融部。此时，将第1层间绝缘膜30、第2层间绝缘膜130未熔融的部分设为非熔融部。
此外，第1侧壁膜60、160的至少一部分吸收激光L后自身熔融从而成为熔融部。将未熔融的第1侧壁膜60、160设为非熔融部。
第1层间绝缘膜30、第2层间绝缘膜130的熔融部、及第1侧壁膜60、160的熔融部熔接于第1层间绝缘膜30、第2层间绝缘膜130的非熔融部及第1侧壁膜60、160的非熔融部后固化而形成第2侧壁膜80。也就是说，第1层间绝缘膜30、第2层间绝缘膜130的熔融部、及第1侧壁膜60、160的熔融部熔接于槽GR的侧面后固化而形成第2侧壁膜80。
由此，第2侧壁膜80包含第1层间绝缘膜30、第2层间绝缘膜130及第1侧壁膜60、160的成分。
槽GR与密封圈40、140同样地，以包围各元件形成区域Ra的方式设置在元件形成区域Ra的整个周围。因此，在相对于切割区域Rd的延伸方向大致垂直的方向的剖面中，如图17所示，槽GR形成在切割区域Rd的两侧。
接下来，通过激光将在切割区域Rd中邻接的槽GR间的金属膜180及第1层间绝缘膜30、第2层间绝缘膜130去除。由此，获得图18所示的构造。
接下来，使用刀片(未图示)，将切割区域Rd的半导体衬底10切断。由此，将邻接的元件形成区域Ra切断，从而如图19所示，单片化为各半导体芯片。由此，完成图1、图2(A)及图2(B)所示的半导体装置1。
如上所述，根据第1实施方式，在切割区域Rd中，激光的吸收系数相对较大的第1侧壁膜60、160形成在密封圈40、140的外侧。在切割步骤中，第1侧壁膜60吸收激光而作为热源发挥功能，从而将第1层间绝缘膜30、第2层间绝缘膜130熔融。由此，第1层间绝缘膜30、第2层间绝缘膜130的材料作为第2侧壁膜80熔接于第1层间绝缘膜30、第2层间绝缘膜130的侧面及第1侧壁膜60的侧面。进而，第1侧壁膜60吸收激光后自身也熔融，从而熔接于第1层间绝缘膜30、第2层间绝缘膜130的侧面。由此，第2侧壁膜80及第1侧壁膜60能够抑制第1层间绝缘膜30、第2层间绝缘膜130朝向元件形成区域Ra剥离。
进而，第2侧壁膜80也被覆并熔接贴合面70的端部。由此，能够抑制存储器芯片Cm与控制器芯片Cc在贴合面70中剥离。
(第2实施方式)图20是表示第2实施方式的半导体装置的构成例的剖视图。第2实施方式的半导体装置2的第1侧壁膜60、160在贴合面70中相互接触，在此方面与第1实施方式不同。通过第1侧壁膜60、160在贴合面70中接触，第1侧壁膜60、160被覆贴合面70的端部。由此，更确实地抑制贴合面70中的剥离。第2实施方式的其他构成可以与第1实施方式的对应的构成相同。
此外，在第2实施方式中，第1侧壁膜60、160只要分别在即将进行贴合垫50、150的形成步骤之前或者在进行贴合垫50、150的形成步骤之后立刻形成即可。由此，第1侧壁膜60、160与贴合垫50、150同样地，可以分别与第1层间绝缘膜30、第2层间绝缘膜130的表面成为同一平面。
另外，即便在第1侧壁膜60、160上某种程度地设置着第1层间绝缘膜30、第2层间绝缘膜130的材料，由于在切割步骤中激光将第1层间绝缘膜30、第2层间绝缘膜130熔融，因此第1侧壁膜60与第1侧壁膜160也能够通过贴合面70接触。例如，也可以第1层间绝缘膜30、第2层间绝缘膜130的材料以约1.5μm左右的厚度残存在第1侧壁膜60、160上。此外，在第1侧壁膜60、160分别具有与密封圈40、140相同的构成的情况下，只要在即将进行贴合垫50、150的形成步骤之前或者在进行贴合垫50、150的形成步骤之后立刻在第1侧壁膜60、160上进一步形成第1侧壁膜的材料即可。由此，能够使第1侧壁膜60、160在贴合面70的端部接触并熔接。
第2实施方式的其他制造步骤可以与第1实施方式的对应的步骤相同。由此，第2实施方式能够获得与第1实施方式同样的效果。
(第3实施方式)图21是表示第3实施方式的半导体装置的构成例的剖视图。根据第3实施方式，第1侧壁膜60、160在相对于半导体衬底10、100的表面大致垂直的方向上分别被分割成多个。例如，第1侧壁膜60被分割成第1侧壁膜60a、60b，第1侧壁膜160被分割成第1侧壁膜160a、160b。由此，通过激光发热的热源变多，从而能够将第1层间绝缘膜30、第2层间绝缘膜130或第1侧壁膜60、160遍及上述垂直方向的较广范围地容易且有效率地熔融，并且确实地熔接于第1层间绝缘膜30或贴合面70的侧面。第3实施方式的其他构成可以与第1或第2实施方式的对应的构成相同。
第1侧壁膜60、160只要在积层第1层间绝缘膜30、第2层间绝缘膜130时在任意步骤中形成即可。例如，在图6所示的步骤中，形成第1侧壁膜160之后，在图9的密封圈部分140c～140e中的任一个的形成步骤中，同时形成第1侧壁膜。由此，能够在密封圈部分140c～140e中的任一个的同一层所对应的位置形成多个第1侧壁膜160(例如160a、160b)。关于多个第1侧壁膜60，也只要同样地形成即可。
第3实施方式的其他制造步骤可以与第1或第2实施方式的对应的步骤相同。由此，第3实施方式能够获得与第1或第2实施方式同样的效果。
(第4实施方式)图22是表示第4实施方式的半导体装置的构成例的剖视图。第4实施方式的半导体装置4的第1侧壁膜60、160被覆第1层间绝缘膜30、第2层间绝缘膜130的整个侧面，在此方面与第1实施方式不同。第1侧壁膜60从半导体衬底10的上表面到第1层间绝缘膜30的上表面被覆第1层间绝缘膜30的侧面，第1侧壁膜160从半导体衬底100的上表面到第2层间绝缘膜130的上表面被覆第2层间绝缘膜130的侧面。由此，第1侧壁膜60、160能够确实地熔接于第1层间绝缘膜30、第2层间绝缘膜130的侧面及贴合面70的端部。第4实施方式的其他构成可以与第1实施方式的对应的构成相同。因此，第4实施方式也能够获得与第1实施方式同样的效果。
(第5实施方式)图23是表示第5实施方式的半导体装置的构成例的剖视图。第5实施方式的半导体装置5的第1侧壁膜60、160在与半导体衬底10的表面大致平行的方向上相互偏移，在此方面与第1实施方式不同。也就是说，从半导体衬底10的表面上方观察时，第1侧壁膜60、160的位置不一致(不重叠)。第5实施方式的其他构成可以与第1实施方式的对应的构成相同。即便是如第5实施方式的构成，也能够获得与第1实施方式同样的效果。
(第6实施方式)如上述实施方式那样，第1侧壁膜60、160的长度、宽度、个数不受特别限定。
然而，图1所示的密封圈40、140与第1侧壁膜60、160之间的间隔D1、D2是考虑激光的照射位置的偏差、或热对密封圈40、140的影响而设定的。例如，将激光的照射位置的偏差设为约4μm，将与第1侧壁膜60、160相距约5μm的范围的第1层间绝缘膜30、第2层间绝缘膜130设为熔融的部分。也就是说，将因激光L而受到的热影响范围(HAZ(Heat AffectedZone))设为约5μm。在此情况下，如果间隔D1、D2为约9μm以下，就存在如下可能性：在激光的照射位置向密封圈40、140侧偏移时，来自第1侧壁膜60、160的热到达密封圈40、140而导致密封圈40、140熔融。另一方面，如果将间隔D1、D2设为约9μm以上，即便激光的照射位置向密封圈40、140侧偏移，来自第1侧壁膜60、160的热也不会充分到达密封圈40、140，因此能够抑制密封圈40、140熔融。
第6实施方式的其他构成可以与第1实施方式的对应的构成相同。因此，第6实施方式也能够获得与第1实施方式同样的效果。
(第7实施方式)图24是表示第7实施方式的半导体装置的构成例的俯视图。图24所示的第1侧壁膜60、160的宽度(与半导体衬底10的表面大致平行的方向的宽度)大于第1实施方式的该第1侧壁膜60、160的宽度。第1侧壁膜60、160从第2侧壁膜80的侧面露出，设置在半导体芯片的整个外缘。半导体装置7的其他构成可以与第1实施方式的对应的构成相同。
图25是表示沿着图24的25-25线的剖面的图。如图25所示，第1侧壁膜60、160从与密封圈40、140分别相隔间隔D1、D2的位置设置到第2侧壁膜80的外侧面。这样一来，第1侧壁膜60、160也可以不由第2侧壁膜80被覆。即便在此情况下，由于第1侧壁膜60、160熔接于第1层间绝缘膜30、第2层间绝缘膜130的侧面，因此也具有抑制第1层间绝缘膜30、第2层间绝缘膜130的剥离的效果。另外，图25示出将第7实施方式应用于第1实施方式的剖面。然而，第7实施方式也可以应用于第2～第6实施方式中的任一实施方式。也就是说，第1侧壁膜60、160的长度、个数不受特别限定。由此，第7实施方式能够获得第1～第6实施方式中的任一实施方式的效果。
此外，也可以与第7实施方式同样地变更如图2的间断的第1侧壁膜60、160的宽度(与半导体衬底10的表面大致平行的方向的宽度)，虽未对此进行图示。进而，第1侧壁膜60、160的宽度也可以相反地小于第1实施方式的该第1侧壁膜60、160的宽度，虽未对此进行图示。
(第8实施方式)图26是表示第8实施方式的半导体装置的构成例的剖视图。第8实施方式的半导体装置8设置着多个密封圈40及多个密封圈140，在此方面与第1实施方式不同。多个密封圈40具有相同构成及相同功能。多个密封圈140具有相同构成及相同功能。第8实施方式的其他构成可以与第1实施方式的对应的构成相同。因此，第8实施方式也能够获得与第1实施方式同样的效果。
此处，邻接的密封圈140间的间隔D3优选为小于间隔D1。此外，邻接的密封圈40间的间隔D4优选为小于间隔D2。也就是说，第1侧壁膜60隔开大于作为第1间隔的D3的间隔D1而设置在多个密封圈40的外侧。第1侧壁膜160隔开大于作为第1间隔的D4的间隔D2而设置在多个密封圈140的外侧。为了半导体装置8的微细化，间隔D3、D4可以小于D1、D2。另一方面，间隔D1、D2需要某种程度地扩大以免来自第1侧壁膜60、160的热对密封圈40、140产生影响。因此，优选为D1＞D3、D2＞D4。
并列配置的密封圈40、140的个数也可以分别为3个以上。此外，第7实施方式也可以应用于第2～第6实施方式中的任一实施方式。由此，第7实施方式能够获得第1～第6实施方式中的任一实施方式的效果。
在将第7实施方式应用于第6实施方式的情况下，如果将第1间隔D3设为约1μm，那么多个密封圈140中的最外侧的遮蔽圈与第1侧壁膜160之间的间隔优选为9μm以上。如果将第1间隔D4设为约1μm，那么多个密封圈40中的最外侧的遮蔽圈与第1侧壁膜60之间的间隔优选为9μm以上。
(第9实施方式)图27是表示第9实施方式的半导体装置的制造方法的剖视图。在第1实施方式中，在切割步骤中将宽度相对较窄的多个激光L照射到切割区域Rd的第1侧壁膜60、160或其附近。相对于此，在第9实施方式的切割步骤中，宽度相对较宽的1个激光L2照射到邻接的第1侧壁膜60间及邻接的第1侧壁膜160间的整个切割区域Rd。
由此，在各切割区域Rd中，仅照射1次激光L2，便获得与图18同样的构造。第9实施方式的其他步骤可以与第1～第8实施方式中的任一实施方式的步骤相同。由此，第9实施方式也能够获得与第1～第8实施方式中的任一实施方式同样的效果。
(第10实施方式)图28是表示第10实施方式的半导体装置的制造方法的剖视图。在第10实施方式中，第1侧壁膜60、160分别与密封圈40、140具有大致相同的构成，并形成在大致相同的高度位置。由此，能够抑制半导体装置1的制造步骤的复杂化及长期化。第10实施方式的其他步骤可以与第1～第9实施方式中的任一实施方式的步骤相同。由此，第10实施方式也能够获得与第1～第9实施方式中的任一实施方式同样的效果。
在上述实施方式中，对激光使用约355nm的紫外线。即便在使用波长400nm以上的可见、红外线激光的情况下，只要该波长下的第1侧壁膜60、160的吸收率大于第1层间绝缘膜30、第2层间绝缘膜130，便能够获得上述实施方式的效果。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些实施方式可以通过其他各种方式实施，可以在不脱离发明主旨的范围内，进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且同样地包含在权利要求书所记载的发明及其等同的范围内。

Claims (20)

1.一种半导体装置，具备：半导体衬底；
半导体元件，设置在所述半导体衬底；
第1绝缘膜，被覆所述半导体元件；及
第1侧壁膜，设置在所述第1绝缘膜的侧部，且紫外线的吸收系数大于所述第1绝缘膜。
2.根据权利要求1所述的半导体装置，其中所述第1侧壁膜包含氮化硅膜。
3.根据权利要求1所述的半导体装置，其中所述第1侧壁膜包含金属膜。
4.根据权利要求3所述的半导体装置，其中所述第1侧壁膜包含钨、钛、铝中的至少一种。
5.根据权利要求1所述的半导体装置，其具备被覆第1侧壁膜的外侧的第2侧壁膜。
6.根据权利要求5所述的半导体装置，其中所述第1绝缘膜包含第1层间绝缘膜及设置在所述第1层间绝缘膜的上方的第2层间绝缘膜，且
第1侧壁膜或所述第2侧壁膜直接接触所述第1层间绝缘膜与所述第2层间绝缘膜的界面。
7.根据权利要求6所述的半导体装置，其中所述半导体元件包含：第1半导体电路，设置在所述半导体衬底上，且被所述第1层间绝缘膜覆盖；及第2半导体电路，设置在该第1半导体元件的上方。
8.根据权利要求7所述的半导体装置，其中所述第1半导体电路为CMOS电路且所述第2半导体电路为存储单元，或者，所述第1半导体电路为存储单元且所述第2半导体电路为CMOS电路。
9.根据权利要求6所述的半导体装置，其中跨所述界面设置的导电体沿着垂直于所述半导体衬底的方向纵断。
10.根据权利要求9所述的半导体装置，其中所述导电体包含铜。
11.根据权利要求6所述的半导体装置，其中所述界面是所述第1层间绝缘膜包含的氧化硅膜与所述第2层间绝缘膜包含的氧化硅膜相接的面。
12.根据权利要求1所述的半导体装置，其更具备包围所述半导体元件的周围的密封圈，且
所述第1侧壁膜设置在比所述密封圈更靠外侧，并包含与所述密封圈相同的材料。
13.根据权利要求1所述的半导体装置，其更具备多个密封圈，所述多个密封圈包围所述半导体元件的周围，并在与所述半导体衬底的上表面大致平行的方向上以第1间隔排列，且
所述第1侧壁膜隔开大于所述第1间隔的间隔而设置在该多个密封圈的外侧。
14.根据权利要求13所述的半导体装置，其中所述多个密封圈中的最外侧的密封圈与所述第1侧壁膜之间的间隔为9μm以上。
15.根据权利要求1所述的半导体装置，其中所述第1侧壁膜设置在所述第1绝缘膜的整个侧面。
16.一种半导体装置的制造方法，包括：对于具备半导体衬底、多个半导体元件、第1绝缘膜及光吸收膜的半导体衬底，
沿着所述多个半导体元件的周围，照射紫外线激光而在所述第1绝缘膜内形成槽，并在所述第1绝缘膜的侧面形成包含所述光吸收膜的至少一部分的第1侧壁膜，且
利用刀片切断邻接的所述第1侧壁膜之间，
所述多个半导体元件设置在所述半导体衬底，所述第1绝缘膜被覆所述半导体衬底，所述光吸收膜设置在所述第1绝缘膜内，紫外线的吸收系数大于所述第1绝缘膜，且从垂直于所述半导体衬底的方向上观察时形成在所述多个半导体元件的周围。
17.根据权利要求16所述的半导体装置的制造方法，其中通过照射所述紫外线激光而形成所述吸收膜的至少一部分熔融而成的熔融部，且
在所述第1侧壁膜的侧面形成所述熔融部熔接后固化而成的第2侧壁膜。
18.根据权利要求16所述的半导体装置的制造方法，其中通过照射所述紫外线激光而形成所述第1绝缘膜的至少一部分熔融而成的熔融部，且
在所述第1侧壁膜的侧面形成所述熔融部熔接后固化而成的第2侧壁膜。
19.根据权利要求16所述的半导体装置的制造方法，其中所述第1绝缘膜包含第1层间绝缘膜及设置在所述第1层间绝缘膜的上方的第2层间绝缘膜，所述半导体元件包含设置在所述半导体衬底上并被所述第1层间绝缘膜覆盖的第1半导体电路(CMOS电路)、及设置在该第1半导体元件的上方的第2半导体电路(存储单元)，
通过照射所述紫外线激光，而形成所述第1绝缘膜及/或所述光吸收膜的至少一部分熔融而成的熔融部，且
在所述第1层间绝缘膜与所述第2层间绝缘膜的界面的端部形成所述熔融部熔接后固化而成的第2侧壁膜。
20.根据权利要求19所述的半导体装置，其中所述第1半导体电路为CMOS电路且所述第2半导体电路为存储单元，或者，所述第1半导体电路为存储单元且所述第2半导体电路为CMOS电路，
所述界面是所述第1层间绝缘膜包含的氧化硅膜与所述第2层间绝缘膜包含的氧化硅膜相接的面，且
包含铜的导电体沿着垂直于所述半导体衬底的方向并跨所述界面而设置。
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