JP2021019180A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ダイシング工程において半導体装置の材料層の剥離を抑制することができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、半導体基板と、半導体基板に設けられた半導体素子とを備える。第１絶縁膜が半導体基板を被覆する。第１側壁膜は、第１絶縁膜の側部に設けられ、紫外線の吸収係数が第１絶縁膜よりも大きい。【選択図】図１

Description

本実施形態は半導体装置およびその製造方法に関する。

メモリセルを三次元配置した立体型メモリセルアレイを有する半導体メモリにおいて、積層構造の界面や貼合面がダイシングの影響で剥がれることがある。このような積層構造の界面や貼合面の剥離は、ブレードダイシングで顕著に発生するが、レーザダイシングのようにレーザを用いたダイシング方法でも発生する。

特開２０１５−１０６６９３号公報 特開２０１５−０５６６０５号公報（米国特許第９０２３７１７号公報） 特許第４７９６５８８号公報（米国特許第７８９２９２４号公報） 特表２０１５−５１９７３２号公報（米国特許第８６５２９４０号公報）

ダイシング工程において半導体装置の材料層の剥離を抑制することができる半導体装置およびその製造方法を提供する。

本実施形態による半導体装置は、半導体基板と、半導体基板に設けられた半導体素子とを備える。第１絶縁膜が半導体基板を被覆する。第１側壁膜は、第１絶縁膜の側部に設けられ、紫外線の吸収係数が第１絶縁膜よりも大きい。

第１実施形態による半導体装置の構成例を示す断面図。 第１実施形態による半導体装置の構成例を示す平面図。 第１実施形態による半導体装置の製造方法を示す断面図。 メモリセルアレイの構成例を示す断面図。 図３に続く、製造方法を示す断面図。 図５に続く、製造方法を示す断面図。 図６に続く、製造方法を示す断面図。 図７に続く、製造方法を示す断面図。 図８に続く、製造方法を示す断面図。 図９に続く、製造方法を示す断面図。 図１０に続く、製造方法を示す断面図。 図１１に続く、製造方法を示す断面図。 図１２に続く、製造方法を示す断面図。 図１３に続く、製造方法を示す断面図。 図１４に続く、製造方法を示す断面図。 図１５に続く、製造方法を示す断面図。 図１６に続く、製造方法を示す断面図。 図１７に続く、製造方法を示す断面図。 図１８に続く、製造方法を示す断面図。 第２実施形態による半導体装置の構成例を示す断面図。 第３実施形態による半導体装置の構成例を示す断面図。 第４実施形態による半導体装置の構成例を示す断面図。 第５実施形態による半導体装置の構成例を示す断面図。 第７実施形態による半導体装置の構成例を示す平面図。 図２４の２５−２５線に沿った断面を示す図。 第８実施形態による半導体装置の構成例を示す断面図。 第９実施形態による半導体装置の製造方法を示す断面図。 第１０実施形態による半導体装置の製造方法を示す断面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上または下とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１は、第１実施形態による半導体装置の構成例を示す断面図である。半導体装置１は、例えば、メモリセルを三次元配置した立体型メモリセルアレイを備えたＮＡＮＤ型フラッシュメモリの半導体チップである。尚、本実施形態は、ＮＡＮＤ型フラッシュメモリに限定されず、他の半導体装置にも適用可能である。

本実施形態において、半導体装置１は、コントローラチップＣｃと、メモリチップＣｍとを貼合させた半導体チップである。図１は、ＮＡＮＤ型フラッシュメモリのチップの端部を示しており、素子形成領域Ｒａとダイシング領域Ｒｄとの境界部分を図示している。

コントローラチップＣｃは、半導体基板１０と、半導体素子２０と、第１絶縁膜としての第１層間絶縁膜３０と、シールリング４０と、貼合パッド５０と、第１側壁膜６０とを備えている。

半導体基板１０は、半導体素子２０を形成するための素子形成領域Ｒａと、半導体チップへの個片化に用いられるダイシング領域Ｒｄとを含む。素子形成領域Ｒａは半導体基板１０の大半を占めており、ダイシング領域Ｒｄは素子形成領域Ｒａの外縁に設けられている。ダイシング領域Ｒｄは、ダイシング工程で切断されるため、素子形成領域Ｒａの外縁に残っている必要は無いが、通常、素子形成領域Ｒａの外側に僅かに残存していることが多い。半導体基板１０は、例えば、シリコン基板等でよい。

半導体素子２０は、例えば、メモリチップＣｍのコントローラを構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）でよい。半導体素子２０は、素子形成領域Ｒａ内に設けられており、ダイシング領域Ｒｄには設けられていない。

第１層間絶縁膜３０は、素子形成領域Ｒａとその外側のダイシング領域Ｒｄとを被覆している。第１層間絶縁膜３０は、半導体素子２０を被覆し保護している。第１層間絶縁膜３０は、例えば、ＴＥＯＳ（TetraEthOxySilane）等のシリコン酸化膜を含んでよい。

シールリング４０は、第１層間絶縁膜３０内に設けられている。シールリング４０は、半導体基板１０の上面から第１層間絶縁膜３０の上面近傍まで延伸している。シールリング４０は、例えば、接地されており、外部からの電荷をグランド（図示せず）へ逃がす。また、シールリング４０は、例えば、剥離やクラックなどのダメージ、または外部からの水分が半導体素子２０に到達することを抑制する。シールリング４０には、例えば、タングステン等の導電性金属を用いている。

導電体としての貼合パッド５０は、第１層間絶縁膜３０の表面に設けられており、メモリチップＣｍとコントローラチップＣｃとを貼合したときに、メモリチップＣｍ側の導電体としての貼合パッド１５０と接着する。貼合パッド５０には、例えば、銅、または銅を含む金属材料等を用いている。

光吸収膜としての第１側壁膜６０は、半導体装置１のダイシング領域Ｒｄの端部において、第１層間絶縁膜３０の側部に設けられている。また、第１側壁膜６０は第１層間絶縁膜３０の側面に露出していてもよい。第１側壁膜６０は、ダイシング工程で用いられるレーザ光を吸収して発熱し、その周囲にある第１層間絶縁膜３０を溶融させる。また、第１側壁膜６０は、レーザ光を吸収して自らも溶融する。そのために、第１側壁膜６０は、レーザ光の吸収係数において第１層間絶縁膜３０（例えば、シリコン酸化膜）よりも大きな材料で構成されている。例えば、第１側壁膜６０は、波長４００ｎｍ以下（好ましくは約３５５ｎｍ）の波長（紫外線）に対して０．００１以上の吸収係数を有する材料であることが好ましい。より詳細には、第１側壁膜６０は、シリコン窒化膜、または金属を含む。より好ましくは、タングステン、チタン、アルミニウムの少なくとも一つの材料を含む。

第１側壁膜６０は、レーザ光を吸収して第１層間絶縁膜３０を溶融するための熱源となる。溶融された第１層間絶縁膜３０は、第１側壁膜６０の外側面を被覆して第２側壁膜８０となる。したがって、第２側壁膜８０の組成は第１層間絶縁膜３０と同一の材料を含む。また、溶融した第１側壁膜６０の組成の一部を第２側壁膜８０は含んでもよい。
また、第１側壁膜６０は、レーザ光を吸収して自らも溶融し、第１層間絶縁膜３０の側面を接着する。このように、第２側壁膜８０および／または第１側壁膜６０は、レーザ光によって一旦溶融し、その後、冷えると第１層間絶縁膜３０の側面に溶着する。これにより、第２側壁膜８０および／または第１側壁膜６０は、第１層間絶縁膜３０の側面を接着し保護する。その結果、第１層間絶縁膜３０における剥離やクラックを抑制することができる。

尚、第１実施形態では、第１側壁膜６０は、図１のようにシールリング４０と異なる構成を有していてもよい。しかし、第１側壁膜６０は、シールリング４０と略同じ構成でもよい。この場合、例えば第１側壁膜６０は、シールリング４０と同一工程で形成され、シールリング４０と同じ深さ（高さ）領域に設けられてもよい。例えば、図２８に、第１側壁膜６０がシールリング４０と略同じ構成を有する形態を示す。

メモリチップＣｍは、メモリセルアレイ１２０と、第１絶縁膜としての第２層間絶縁膜１３０と、シールリング１４０と、貼合パッド１５０と、第１側壁膜１６０とを備えている。メモリチップＣｍは、コントローラチップＣｃと界面としての貼合面７０において貼り合わされている。

メモリセルアレイ１２０は、素子形成領域Ｒａに形成されており、半導体素子２０の上方に設けられている。メモリセルアレイ１２０は、図示しない配線、コンタクト、パッド等を介して半導体素子２０と電気的に接続されており、コントローラとしての半導体素子２０からの制御を受ける。メモリセルアレイ１２０は、例えば、多数のメモリセルを三次元的に配列した立体型メモリセルアレイである。

第２層間絶縁膜１３０は、素子形成領域Ｒａとダイシング領域Ｒｄとを被覆している。第２層間絶縁膜１３０は、メモリセルアレイ１２０を被覆し保護している。第２層間絶縁膜１３０は、第１層間絶縁膜３０と同一材料であることが好ましく、例えば、ＴＥＯＳ等のシリコン酸化膜でよい。

シールリング１４０は、第２層間絶縁膜１３０内に設けられている。シールリング１４０は、例えば、接地されており、外部からの電荷をグランド（図示せず）へ逃がす。また、シールリング１４０は、例えば、剥離やクラックなどのダメージ、または外部からの水分が半導体素子１２０に到達することを抑制する。また、シールリング１４０は、シールリング４０と同一材料であることが好ましく、例えば、タングステン等の導電性金属を含んでよい。

貼合パッド１５０は、第２層間絶縁膜１３０の表面に設けられており、メモリチップＣｍとコントローラチップＣｃとを貼合したときに、コントローラチップＣｃ側の貼合パッド５０と接着する。即ち、貼合パッド５０，１５０は、素子形成領域Ｒａとダイシング領域Ｒｄとの間の境界近傍において、対応する位置に設けられている。貼合パッド１５０は、貼合パッド５０と同一材料であることが好ましく、例えば、銅または銅を含む金属材料等を用いている。貼合パッド５０と貼合パッド１５０とは貼合面７０を介して直接接続して一体化している。すなわち貼合パッド５０と貼合パッド１５０とが一体化した導電体は、貼合面７０を上下方向に亘って縦断（接続、連続）している。貼合パッド５０，１５０はメモリチップＣｍとコントローラチップＣｃとが含む半導体回路と図示しない配線により電気的に接続している。

光吸収膜としての第１側壁膜１６０は、半導体装置１のダイシング領域Ｒｄの端部において、第２層間絶縁膜１３０の側部に設けられている。また、第１側壁膜１６０は、第２層間絶縁膜１３０の側面に露出していてもよい。第１側壁膜１６０は、ダイシング工程で用いられるレーザ光を吸収して発熱し、その周囲にある第２層間絶縁膜１３０を溶融させる。また、第１側壁膜１６０は、レーザ光を吸収して自らも溶融する。そのために、第１側壁膜１６０は、レーザ光の吸収係数において第２層間絶縁膜１３０（例えば、シリコン酸化膜）よりも大きな材料で構成されている。第１側壁膜１６０は、第１側壁膜６０と同一材料であることが好ましく、例えば、波長４００ｎｍ以下（より好ましくは約３５５ｎｍ）の波長の光に対して０．００１以上の吸収係数を有する材料であることが好ましい。より詳細には、第１側壁膜１６０は、シリコン窒化膜、金属膜をいずれかの材料を含む。より好ましくは、タングステン、チタン、アルミニウムの少なくとも一つの材料を含む。

第１側壁膜１６０は、レーザ光を吸収して第２層間絶縁膜１３０を溶融するための熱源となる。溶融された第２層間絶縁膜１３０は、第１側壁膜１６０の外側面を被覆して第２側壁膜８０となる。したがって、第２側壁膜８０の組成は第２層間絶縁膜１３０と同一の材料を含む。また、溶融した第１側壁膜１６０の組成の一部を第２側壁膜８０は含んでもよい。

また、第１側壁膜１６０は、レーザ光を吸収して自らも溶融し、第２層間絶縁膜１３０の側面を接着する。このように、第２側壁膜８０および／または第１側壁膜１６０は、レーザ光によって一旦溶融し、その後、冷えると第２層間絶縁膜１３０の側面に溶着する。これにより、第２側壁膜８０および／または第１側壁膜１６０は、第２層間絶縁膜１３０の側面を接着し保護する。その結果、第２層間絶縁膜１３０における剥離やクラックを抑制することができる。

尚、第１実施形態では、第１側壁膜１６０は、図１のように、シールリング１４０と異なる構成を有する。しかし、第１側壁膜１６０は、シールリング１４０と略同じ構成でもよい。この場合、例えば第１側壁膜１６０は、シールリング１４０と同一工程で形成され、シールリング１４０と同じ深さ（高さ）領域に設けられてもよい。例えば、図２８に、第１側壁膜１６０がシールリング１４０と略同じ構成を有する形態を示す。

第１層間絶縁膜３０，第２層間絶縁膜１３０の側面において、第１側壁膜６０，１６０の外側には、第２側壁膜８０が第１層間絶縁膜３０，第２層間絶縁膜１３０および第１側壁膜６０，１６０の側面を被覆するように設けられている。第２側壁膜８０は、例えば、第１層間絶縁膜３０，第２層間絶縁膜１３０を溶融して再度、溶着させたものでありシリコン酸化膜を含む。第２側壁膜８０は、第１層間絶縁膜３０，第２層間絶縁膜１３０と同一材料を含む。さらに第１側壁膜６０、１６０の一部を含んでもよい。

ここで、第２側壁膜８０のうち、第１層間絶縁膜３０の側面においては、その組成は第１層間絶縁膜３０に近く、第２層間絶縁膜１３０の側面においては、その組成は第２層間絶縁膜１３０に近くてもよい。したがって、第２側壁膜８０の組成は半導体基板１０の表面から垂直な方向に沿って均一でなくてもよい。

第１層間絶縁膜３０，第２層間絶縁膜１３０は、レーザ光を吸収する第１側壁膜６０、１６０を熱源として溶融し、第１側壁膜６０、１６０の側面および第１層間絶縁膜３０、第２層間絶縁膜１３０の側面を被覆するように流動する。このとき、溶融した第１層間絶縁膜３０、第２層間絶縁膜１３０は、貼合面７０の端部も被覆するように流動する。その後、第１層間絶縁膜３０、第２層間絶縁膜１３０は、冷却されることによって固化し、第１側壁膜６０、１６０の側面、第１層間絶縁膜３０、第２層間絶縁膜１３０の側面および貼合面７０の端部を被覆する第２側壁膜８０となる。

あるいは、第１側壁膜６０、１６０と第１層間絶縁膜３０，第２層間絶縁膜１３０との混合物が貼合面７０の端部を被覆していてもよい。

金属膜１８０は、第２層間絶縁膜１３０、シールリング１４０およびメモリセルアレイ１２０上に設けられており、配線として機能する。金属膜１８０には、例えば、銅、アルミニウム、チタン等の導電性金属が用いられる。さらに、保護膜１９０は、金属膜１８０上に設けられており、メモリセルアレイ１２０および半導体素子２０等を保護している。保護膜１９０には、例えば、ポリイミド等の絶縁膜が用いられる。

図２（Ａ）は、第１実施形態による半導体装置の構成例を示す平面図である。尚、図１は、図２（Ａ）の１−１線に沿った断面に相当する。

本実施形態によれば、シールリング４０、１４０は、素子形成領域Ｒａを取り囲むようにその周囲全体に連続的に設けられている。第１側壁膜６０、１６０は、シールリング４０、１４０の外側に設けられ、素子形成領域Ｒａおよびシールリング４０、１４０を取り囲むようにそれらの周囲全体に連続的に設けられている。第２側壁膜８０は、第１側壁膜６０、１６０の外側に設けられ、素子形成領域Ｒａ、シールリング４０、１４０および第１側壁膜６０、１６０を取り囲むようにそれらの周囲全体に連続的に設けられている。このように、第２側壁膜８０および第１側壁膜６０、１６０は、ダイシング領域Ｒｄにおいて、連続的に設けられていてもよい。尚、第２側壁膜８０および第１側壁膜６０、１６０の一部分は、ダイシング工程において除去されても、剥離またはクラックが生じていなければ問題無い。

図２（Ｂ）は、第１実施形態による半導体チップの他の構成例を示す平面図である。尚、図１は、図２（Ｂ）の１−１線に沿った断面に相当する。本実施形態によれば、シールリング４０、１４０は、素子形成領域Ｒａを取り囲むようにその周囲全体に連続的に設けられている点で図２（Ａ）と同様である。一方、第１側壁膜６０、１６０は、シールリング４０、１４０の外側に設けられ、素子形成領域Ｒａおよびシールリング４０、１４０の周囲に断続的に（破線状に）設けられている。第２側壁膜８０は、第１側壁膜６０、１６０の外側に設けられ、素子形成領域Ｒａ、シールリング４０、１４０および第１側壁膜６０、１６０の周囲に連続的または断続的に設けられている。このように、第２側壁膜８０および第１側壁膜６０、１６０は、ダイシング領域Ｒｄの平面レイアウトにおいて連続していなくてもよい。

以上のように、第１実施形態によれば、ダイシング領域Ｒｄの端部において第１層間絶縁膜３０，第２層間絶縁膜１３０の側面に第１側壁膜６０，１６０が設けられている。第１側壁膜６０，１６０は、ダイシング工程で用いられるレーザ光の吸収係数において第１層間絶縁膜３０，第２層間絶縁膜１３０の材料（例えば、シリコン酸化膜）よりも大きな材料で構成されている。第１側壁膜６０、１６０は、例えば、紫外線である約３５５ｎｍの波長のレーザ光に対して０．００１以上の吸収係数を有する。第１側壁膜６０，１６０には、例えば、シリコン窒化膜、タングステン、チタンまたはアルミニウムのいずれかの材料を用いている。これにより、第１側壁膜６０はダイシング工程において第１層間絶縁膜３０，第２層間絶縁膜１３０よりもレーザ光を多く吸収して熱源として機能し、第１層間絶縁膜３０，第２層間絶縁膜１３０を溶融する。これにより、第１層間絶縁膜３０，第２層間絶縁膜１３０の材料が、第２側壁膜８０として第１層間絶縁膜３０，第２層間絶縁膜１３０の側面および第１側壁膜６０の側面に溶着する。さらに、第１側壁膜６０は、レーザ光を吸収して自らも溶融し、第１層間絶縁膜３０，第２層間絶縁膜１３０の側面に溶着する。これにより、第２側壁膜８０および第１側壁膜６０は、第１層間絶縁膜３０，第２層間絶縁膜１３０がその端部から素子形成領域Ｒａへ向かって剥離またはクラックすることを抑制することができる。すなわち第１側壁膜６０，１６０は剥離を抑制する剥離抑制膜としての機能を有しても良い。

さらに、第２側壁膜８０は、貼合面７０の端部も被覆し溶着している。これにより、メモリチップＣｍとコントローラチップＣｃとが貼合面７０において剥離することを抑制できる。

尚、第１実施形態では、半導体基板１０に半導体素子２０としてＣＭＯＳが設けられており、その上方にメモリセルアレイ１２０が設けられている。しかし、この配置関係は逆であってもよい。即ち、半導体基板１０に半導体素子としてメモリセルアレイが設けられており、その上方にＣＭＯＳが設けられていてもよい。

次に、半導体装置１の製造方法を説明する。

図３〜図１９は、第１実施形態による半導体装置の製造方法を示す断面図である。以下の製造方法は、ダイシング領域Ｒｄにおける半導体基板１０上の材料膜（第１層間絶縁膜３０，第２層間絶縁膜１３０等）の一部をレーザ光で除去した後、ブレードダイシングする。このダイシング方法は、半導体基板１０、１００の劈開を用いたレーザダイシング（ステルスダイシング（登録商標））とは異なる。

（メモリチップＣｍの形成工程）
図３に示すように、まず、第２半導体ウェハとしての半導体基板１００上に、メモリセルアレイ１２０を形成する。メモリセルアレイ１２０は、例えば、図４（Ａ）に示すような導電層２１と絶縁層２２との積層構造を有する。例えば、導電層２１はタングステンやポリシリコンであってもよい。例えば絶縁層２２はシリコン酸化膜であってもよい。図３では図示していないが、メモリセルアレイ１２０は、図４（Ａ）および図４（Ｂ）に示すメモリホールＭＨを多数有する積層構造２を備える。尚、図３は、ダイシング領域Ｒｄおよびその両側にある２つの素子形成領域Ｒａの断面を部分的に示している。

図４（Ａ）は、メモリセルアレイ１２０の構成例を示す断面図である。ここで、メモリセルアレイ１２０の構成を簡単に説明する。

積層構造２は、Ｚ軸方向に沿って複数の導電層２１および複数の絶縁層２２を交互に含む。導電層２１には、導電性金属、例えば、タングステンが用いられる。絶縁層２２には、例えば、シリコン酸化物が用いられる。絶縁層２２は、Ｚ方向に隣接する複数の導電層２１の間に設けられ、これらの導電層２１を絶縁する。

メモリホールＭＨは、Ｚ軸方向に沿って積層構造２の上端から積層構造２を貫通している。複数の第１柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０およびコア層２３０を含む。メモリ膜２２０は、半導体ボディ２１０と導電層２１との間に、電荷捕獲部を有する。

図４（Ｂ）に示すように、Ｘ−Ｙ平面におけるメモリホールＭＨの形状は、例えば、円または楕円である。導電層２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜（例えば、アルミニウム酸化物）または金属酸化物膜である。導電層２１と絶縁層２２との間、および導電層２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、導電層２１がタングステンである場合、例えば、窒化チタンとチタンとの積層膜が好ましい。ブロック絶縁膜２１ａは、導電層２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、導電層２１とブロック絶縁膜２１ａとの密着性を向上させる。

半導体ボディ２１０には、例えば、ポリシリコンである。半導体ボディ２１０は、例えば、アンドープトポリシリコンである。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣおよびソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。

メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。複数のメモリセルＭＣは、半導体ボディ２１０とワード線ＷＬになる導電層２１との間に記憶領域を有し、Ｚ軸方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２およびトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２およびトンネル絶縁膜２２３のそれぞれは、Ｚ軸方向に延びている。

カバー絶縁膜２２１は、絶縁層２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を導電層２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、導電層２１とメモリ膜２２０との間から除去されてもよい。この場合、図４（Ａ）および図４（Ｂ）に示すように、導電層２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。

電荷捕獲膜２２２は、ブロック絶縁膜２１ａおよびカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる導電層２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、または、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持することができる。

トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、および、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。

コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。

図３を再度参照し、本実施形態の製造方法の説明を続ける。次に、メモリセルアレイ１２０および半導体基板１００上に第２層間絶縁膜１３０を形成する。第２層間絶縁膜１３０は、メモリセルアレイ１２０を被覆し保護するように形成される。第２層間絶縁膜１３０は、例えば、ＴＥＯＳ等のシリコン酸化膜でよい。また、第２層間絶縁膜１３０は、メモリセル１２０のワード線ＷＬを作成する際の犠牲膜と、絶縁層２２とを繰り返し積層した積層膜を含んでもよい。ここで、犠牲膜は窒化シリコン膜であってもよい。積層膜はメモリセル１２０の上部近辺まで形成されている。

次に、図５（Ａ）に示すように、第２層間絶縁膜１３０を貫通するシールリング部分１４０ａを形成する。シールリング部分１４０ａは、各素子形成領域Ｒａを取り囲むように素子形成領域Ｒａの周囲全体に設けられている。従って、ダイシング領域Ｒｄの断面には、２つのシールリング部分１４０ａが現れている。シールリング部分１４０ａは、シールリング１４０の一部分であり、例えば、タングステン等の導電性金属でよい。

次に、第２層間絶縁膜１３０の材料を薄く堆積した後、図５（Ｂ）に示すように、リソグラフィ技術およびエッチング技術を用いて、トレンチＴＲ１６０を第２層間絶縁膜１３０に形成する。トレンチＴＲ１６０は、シールリング部分１４０ａの外側面に沿って素子形成領域Ｒａの周囲全体に形成される。トレンチＴＲ１６０は、ダイシング領域Ｒｄ内で隣接する２つのシールリング部分１４０ａの間に設けられており、シールリング部分１４０ａの近傍にそれぞれ形成される。

また、トレンチＴＲ１６０の形成と同時に、トレンチＴＲ１４０ｂをシールリング部分１４０ａ上に形成する。トレンチＴＲ１４０ｂも、シールリング部分１４０ａに沿って素子形成領域Ｒａの周囲全体に設けられている。

次に、図６に示すように、トレンチＴＲ１６０およびＴＲ１４０ｂ内に導電性材料を充填する。導電性材料は、第１側壁膜１６０となり得るタングステン、チタン、アルミニウム等の金属材料でよい。これにより、トレンチＴＲ１６０内に第１側壁膜１６０が形成され、トレンチＴＲ１４０ｂ内にシールリング部分１４０ｂが形成される。

尚、第１側壁膜１６０の材料として、シリコン窒化膜を用いる場合には、トレンチＴＲ１６０および第１側壁膜１６０は、トレンチＴＲ１４０ｂおよびシールリング部分１４０ｂとは別に形成される。この場合、シールリング部分１４０ｂには、任意の導電性材料を用いてよい。

次に、図７に示すように、第２層間絶縁膜１３０の材料を薄く堆積した後、リソグラフィ技術およびエッチング技術を用いて、トレンチＴＲ１４０ｃをシールリング部分１４０ｂ上の第２層間絶縁膜１３０に形成する。トレンチＴＲ１４０ｃは、シールリング部分１４０ａに沿って素子形成領域Ｒａの周囲全体に形成される。

次に、図８に示すように、トレンチＴＲ１４０ｃ内に導電性材料を充填する。導電性材料は、シールリング部分１４０ｂの材料と同じでよい。これにより、トレンチＴＲ１４０ｃ内にシールリング部分１４０ｃが形成される。

同様に、第２層間絶縁膜１３０の材料の堆積、トレンチ形成および導電性材料の充填を繰り返し、図９に示すように、シールリング部分１４０ｄ，１４０ｅを第２層間絶縁膜１３０内に形成する。シールリング部分１４０ａ〜１４０ｅは、メモリセルアレイ１２０またはその上の配線層を形成する工程において同時に形成され得る。以下、シールリング部分１４０ａ〜１４０ｅをシールリング１４０と呼ぶ。図１のシールリング１４０は、図９に示すシールリング１４０を簡略化して図示している。尚、トレンチＴＲ１６０は、シールリング１４０と同じ工程で形成され、同一構成を有していてもよい。

次に、第２層間絶縁膜１３０の材料をさらに堆積した後、貼合パッド１５０を第２層間絶縁膜１３０に形成する。貼合パッド１５０は、素子形成領域Ｒａのうちシールリング１４０とメモリセルアレイ１２０との間に形成される。貼合パッド１５０の表面は、第２層間絶縁膜１３０の表面とほぼ面一となっており、第２層間絶縁膜１３０から露出されている。このように、メモリセルアレイ１２０が半導体基板１００上に形成される。

（コントローラチップＣｃの形成工程）
次に、コントローラチップＣｃの形成方法を説明する。

図１１に示すように、まず、第１半導体ウェハとしての半導体基板１０上に、半導体素子２０を形成する。半導体素子２０は、複数の素子形成領域Ｒａのそれぞれに形成される。半導体素子２０は、例えば、ＣＭＯＳからなる制御回路であり、メモリセルアレイ１２０を制御する回路である。尚、図１１は、ダイシング領域Ｒｄおよびその両側にある２つの素子形成領域Ｒａの断面を部分的に示している。

次に、半導体素子２０および半導体基板１０上に第１層間絶縁膜３０を形成する。第１絶縁膜としての第１層間絶縁膜３０は、素子形成領域Ｒａおよびダイシング領域Ｒｄ上に形成され、半導体素子２０を被覆し保護する。第１層間絶縁膜３０は、例えば、ＴＥＯＳ等のシリコン酸化膜を含んでよい。

次に、第１層間絶縁膜３０を貫通するシールリング部分４０ａを形成する。シールリング部分４０ａは、各素子形成領域Ｒａを取り囲むように素子形成領域Ｒａの周囲全体に設けられている。従って、ダイシング領域Ｒｄの断面には、２つのシールリング部分４０ａが現れている。シールリング部分４０ａは、シールリング４０の一部分であり、例えば、タングステン等の導電性金属でよい。

次に、リソグラフィ技術およびエッチング技術を用いて、トレンチＴＲ６０を第１層間絶縁膜３０に形成する。トレンチＴＲ６０は、シールリング部分４０ａの外側面に沿って素子形成領域Ｒａの周囲全体に設けられている。トレンチＴＲ６０は、ダイシング領域Ｒｄ内で隣接する２つのシールリング部分４０ａ間に設けられており、シールリング部分４０ａの近傍にそれぞれ形成される。

次に、トレンチＴＲ６０およびＴＲ４０ａ内に導電性材料を充填する。導電性材料は、第１側壁膜６０となり得るタングステン、チタン、アルミニウム等の金属材料でよい。これにより、トレンチＴＲ６０内に第１側壁膜６０が形成され、トレンチＴＲ４０ａ内にシールリング部分４０ａが形成される。第１側壁膜６０は、複数の素子形成領域Ｒａのそれぞれの周囲に沿って、ダイシング領域Ｒｄの第１層間絶縁膜３０内に形成される。

尚、第１側壁膜６０の材料として、シリコン窒化膜を用いる場合には、トレンチＴＲ６０および第１側壁膜６０は、トレンチＴＲ４０ａおよびシールリング部分４０ａとは別に形成される。この場合、シールリング部分４０ａには、任意の導電性材料を用いてよい。

シールリング部分１４０ｂ〜１４０ｅの形成と同様に、第１層間絶縁膜３０の材料の堆積、トレンチ形成および導電性材料の充填を繰り返し、図１２に示すように、シールリング部分４０ｂ〜４０ｅを第１層間絶縁膜３０内に形成する。シールリング部分４０ａ〜４０ｅは、半導体素子２０またはその上の配線層を形成する工程において同時に形成され得る。以下、シールリング部分４０ａ〜４０ｅをシールリング４０と呼ぶ。図１のシールリング４０は、図１２に示すシールリング４０を簡略化して図示している。

次に、第１層間絶縁膜３０の材料をさらに堆積した後、貼合パッド５０を第１層間絶縁膜３０に形成する。貼合パッド５０は、素子形成領域Ｒａのうちシールリング４０と半導体素子２０との間に形成される。貼合パッド５０の表面は、第１層間絶縁膜３０の表面とほぼ面一となっており、第１層間絶縁膜３０から露出されている。このように、ＣＭＯＳのような半導体素子２０が半導体基板１０上に形成される。

（貼合工程）
次に、図１４に示すように、図１０のメモリチップＣｍ側の半導体基板１０と図１３のコントローラチップＣｃ側の半導体基板１００とを貼合させる。このとき、半導体基板１０、１００は、ともにまだ半導体ウェハの状態となっている。半導体基板１０、１００は、半導体基板１０の素子形成面と半導体基板１００の素子形成面とを対向させるように貼合される。また、半導体基板１０，１００は、半導体基板１０の素子形成領域Ｒａと半導体基板１００の素子形成領域Ｒａが対応し、半導体基板１０のダイシング領域Ｒｄと半導体基板１００のダイシング領域Ｒｄが対応するように貼合される。これにより、貼合パッド５０と貼合パッド１５０とが貼合面７０において接触する。また、シールリング４０とシールリング１４０の位置が対応し、第１側壁膜６０と第１側壁膜１６０の位置も対応する。従って、半導体基板１０，１００の表面上方から見たときに、貼合パッド５０と貼合パッド１５０の位置がほぼ一致し、シールリング４０とシールリング１４０の位置がほぼ一致し、第１側壁膜６０と第１側壁膜１６０の位置がほぼ一致する。また、図示しないが、貼合によって、コントローラチップＣｃの電極パッドとメモリチップＣｍの電極パッドとを電気的に接触させ、半導体素子２０がメモリセルアレイ１２０に電気的に接続され、メモリセルアレイ１２０を制御可能になる。ここで、貼合面７０は第１層間絶縁膜３０と第２層間絶縁膜１３０が含むシリコン酸化膜同士が直接接触している。

次に、半導体基板１００を除去し、第２層間絶縁膜１３０を露出させて、第２層間絶縁膜１３０上に金属膜１８０を形成する。金属膜１８０には、例えば、銅、アルミニウム、チタン等の導電性金属が用いられる。

次に、金属膜１８０上に保護膜１９０を形成する。保護膜１９０には、例えば、ポリイミド等の絶縁膜が用いられる。次に、リソグラフィ技術およびエッチング技術を用いて、保護膜１９０を加工する。これにより、図１５に示す構造が得られる。ダイシング領域Ｒｄのうち、保護膜１９０で被覆されている領域は、クラックストッパ領域Ｒｃｓである。クラックストッパ領域Ｒｃｓには、第１側壁膜６０，１６０が設けられており、レーザ光またはブレードを用いたダイシング工程においてクラックがシールリング４０、１４０よりも素子形成領域Ｒａ側へ伸展することを抑制する。なお、第１側壁膜６０、１６０が、シールリング４０、１４０と略同じ構成を有する場合を図２８に示す。

（ダイシング工程）
次に、図１６に示すように、レーザ光Ｌをダイシング領域Ｒｄの光吸収膜としての第１側壁膜６０，１６０またはその近傍に照射する。レーザ光は、複数の素子形成領域Ｒａのそれぞれの外周に沿って光吸収膜としての第１側壁膜６０，１６０に照射され、第１層間絶縁膜３０、第２層間絶縁膜１３０内に溝ＧＲを形成する。第１側壁膜６０，１６０は、第１層間絶縁膜３０，第２層間絶縁膜１３０よりもレーザ光Ｌを吸収し易い材料で構成されている。従って、第１側壁膜６０，１６０は、レーザ光Ｌを吸収して発熱し、その周囲の第１層間絶縁膜３０、１３０を溶融させる。第１層間絶縁膜３０、第２層間絶縁膜１３０の少なくとも一部は、アブレーションされて気化し、除去される。これにより、図１７に示すように、２つの溝ＧＲがダイシング領域Ｒｄの両側に形成されるとともに、第１層間絶縁膜３０、第２層間絶縁膜１３０の少なくとも一部が溶融し溶融部が形成される。このとき第１層間絶縁膜３０、第２層間絶縁膜１３０の溶融しなかった部分を非溶融部とする。

また、第１側壁膜６０，１６０の少なくとも一部は、レーザ光Ｌを吸収し自ら溶融し溶融部となる。溶融しなかった第１側壁膜６０，１６０を非溶融部とする。

第１層間絶縁膜３０、第２層間絶縁膜１３０の溶融部、及び第１側壁膜６０，１６０の溶融部は、第１層間絶縁膜３０、第２層間絶縁膜１３０の非溶融部及び第１側壁膜６０，１６０の非溶融部に溶着し固化し第２側壁膜８０を形成する。すなわち、第１層間絶縁膜３０、第２層間絶縁膜１３０の溶融部、及び第１側壁膜６０，１６０の溶融部は、溝ＧＲの側面に溶着し固化し第２側壁膜８０を形成する。

これより、第２側壁膜８０は第１層間絶縁膜３０、第２層間絶縁膜１３０及び第１側壁膜６０，１６０の成分を含む。

溝ＧＲは、シールリング４０、１４０と同様に、各素子形成領域Ｒａを取り囲むように素子形成領域Ｒａの周囲全体に設けられている。従って、ダイシング領域Ｒｄの延伸方向に対して略垂直方向の断面において、図１７に示すように、溝ＧＲは、ダイシング領域Ｒｄの両側に形成される。

次に、ダイシング領域Ｒｄにおいて隣接する溝ＧＲ間の金属膜１８０および第１層間絶縁膜３０、第２層間絶縁膜１３０をレーザ光で除去する。これにより、図１８に示す構造が得られる。

次に、ブレード（図示せず）を用いて、ダイシング領域Ｒｄの半導体基板１０を切断する。これにより、隣接する素子形成領域Ｒａが切断され、図１９に示すように各半導体チップに個片化される。これにより、図１、図２（Ａ）及び図２（Ｂ）に示す半導体装置１が完成する。

以上のように、第１実施形態によれば、ダイシング領域Ｒｄにおいてシールリング４０、１４０の外側にレーザ光の吸収係数の比較的大きな第１側壁膜６０，１６０が形成されている。ダイシング工程において、第１側壁膜６０はレーザ光を吸収して熱源として機能し、第１層間絶縁膜３０，第２層間絶縁膜１３０を溶融する。これにより、第１層間絶縁膜３０，第２層間絶縁膜１３０の材料が、第２側壁膜８０として第１層間絶縁膜３０，第２層間絶縁膜１３０の側面および第１側壁膜６０の側面に溶着する。さらに、第１側壁膜６０は、レーザ光を吸収して自らも溶融し、第１層間絶縁膜３０，第２層間絶縁膜１３０の側面に溶着する。これにより、第２側壁膜８０および第１側壁膜６０は、第１層間絶縁膜３０，第２層間絶縁膜１３０が素子形成領域Ｒａへ向かって剥離することを抑制することができる。

さらに、第２側壁膜８０は、貼合面７０の端部も被覆し溶着している。これにより、メモリチップＣｍとコントローラチップＣｃとが貼合面７０において剥離することを抑制できる。

（第２実施形態）
図２０は、第２実施形態による半導体装置の構成例を示す断面図である。第２実施形態による半導体装置２は、第１側壁膜６０、１６０が貼合面７０にて互いに接触している点で第１実施形態と異なる。第１側壁膜６０、１６０が貼合面７０で接触していることによって、第１側壁膜６０、１６０は、貼合面７０の端部を被覆する。これにより、貼合面７０における剥離がさらに確実に抑制される。第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。

また、第２実施形態において、第１側壁膜６０，１６０は、それぞれ貼合パッド５０，１５０の形成工程の直前または直後に形成すればよい。これにより、第１側壁膜６０，１６０は、貼合パッド５０，１５０と同様に、それぞれ第１層間絶縁膜３０，第２層間絶縁膜１３０の表面と面一になり得る。

尚、第１側壁膜６０，１６０上に、或る程度、第１層間絶縁膜３０，第２層間絶縁膜１３０の材料が設けられていても、ダイシング工程においてレーザ光が第１層間絶縁膜３０，第２層間絶縁膜１３０を溶融するので、第１側壁膜６０と第１側壁膜１６０とは貼合面７０で接触することができる。例えば、第１層間絶縁膜３０，第２層間絶縁膜１３０の材料は、第１側壁膜６０，１６０上に約１．５μｍ程度の厚みで残存していてもよい。また、第１側壁膜６０，１６０がそれぞれシールリング４０，１４０と同じ構成を有する場合には、貼合パッド５０，１５０の形成工程の直前または直後に、第１側壁膜６０，１６０上にさらに第１側壁膜の材料を形成すればよい。これにより、第１側壁膜６０、１６０を貼合面７０の端部で接触させ溶着させることができる。

第２実施形態の他の製造工程は、第１実施形態の対応する工程と同様でよい。これにより、第２実施形態は、第１実施形態と同様の効果を得ることができる。

（第３実施形態）
図２１は、第３実施形態による半導体装置の構成例を示す断面図である。第３実施形態によれば、第１側壁膜６０，１６０は、半導体基板１０、１００の表面に対して略垂直方向にそれぞれ複数に分割されている。例えば、第１側壁膜６０は、第１側壁膜６０ａ，６０ｂに分割されており、第１側壁膜１６０は、第１側壁膜１６０ａ，１６０ｂに分割されている。これにより、レーザ光によって発熱する熱源が多くなり、第１層間絶縁膜３０，第２層間絶縁膜１３０や第１側壁膜６０、１６０が上記垂直方向の広範囲に亘って容易にかつ効率的に溶融され、かつ第１層間絶縁膜３０や貼合面７０の側面に確実に溶着することができる。第３実施形態のその他の構成は、第１または第２実施形態の対応する構成と同様でよい。

第１側壁膜６０，１６０は、第１層間絶縁膜３０、第２層間絶縁膜１３０を積層する際に、任意の工程で形成すればよい。例えば、図６に示す工程で、第１側壁膜１６０を形成した後、図９のシールリング部分１４０ｃ〜１４０ｅのいずれかの形成工程において、第１側壁膜を同時に形成する。これにより、シールリング部分１４０ｃ〜１４０ｅのいずれかの同一層に対応する位置に、複数の第１側壁膜１６０（例えば、１６０ａ、１６０ｂ）が形成され得る。複数の第１側壁膜６０についても同様に形成すればよい。

第３実施形態の他の製造工程は、第１または第２実施形態の対応する工程と同様でよい。これにより、第３実施形態は、第１または第２実施形態と同様の効果を得ることができる。

（第４実施形態）
図２２は、第４実施形態による半導体装置の構成例を示す断面図である。第４実施形態による半導体装置４は、第１側壁膜６０，１６０が第１層間絶縁膜３０，第２層間絶縁膜１３０の側面全体を被覆している点で第１実施形態と異なる。第１側壁膜６０は、第１層間絶縁膜３０の側面を半導体基板１０の上面から第１層間絶縁膜３０の上面まで被覆し、第１側壁膜１６０は、第２層間絶縁膜１３０の側面を半導体基板１００の上面から第２層間絶縁膜１３０の上面まで被覆する。これにより、第１側壁膜６０，１６０は、第１層間絶縁膜３０，第２層間絶縁膜１３０の側面および貼合面７０の端部に確実に溶着させることができる。第４実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。よって、第４実施形態は、第１実施形態と同様の効果も得ることができる。

（第５実施形態）
図２３は、第５実施形態による半導体装置の構成例を示す断面図である。第５実施形態による半導体装置５は、第１側壁膜６０，１６０が半導体基板１０の表面に対して略平行方向に互いにずれている点で第１実施形態と異なる。即ち、半導体基板１０の表面上方から見たときに、第１側壁膜６０，１６０の位置は一致していない（重複していない）。第５実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。第５実施形態のような構成であっても、第１実施形態と同様の効果も得ることができる。

（第６実施形態）
上記実施形態のように、第１側壁膜６０，１６０の長さ、幅、個数は、特に限定しない。

しかし、図１に示すシールリング４０，１４０と第１側壁膜６０，１６０との間の間隔Ｄ１、Ｄ２は、レーザ光の照射位置のばらつき、あるいは、シールリング４０，１４０に対する熱の影響を考慮して設定される。例えば、レーザ光の照射位置のばらつきが、約４μｍとし、第１側壁膜６０，１６０から約５μｍの範囲の第１層間絶縁膜３０，第２層間絶縁膜１３０が溶融するものとする。即ち、レーザ光Ｌによる熱影響範囲（ＨＡＺ（Heat Affected Zone））が約５μｍとする。この場合、もし、間隔Ｄ１、Ｄ２が約９μｍ以下であれば、レーザ光の照射位置がシールリング４０，１４０側にずれたときに、第１側壁膜６０，１６０からの熱がシールリング４０，１４０に到達してシールリング４０、１４０が溶融してしまう可能性がある。一方、間隔Ｄ１、Ｄ２を約９μｍ以上であれば、レーザ光の照射位置がシールリング４０，１４０側にずれても、第１側壁膜６０，１６０からの熱がシールリング４０，１４０に充分に届かないので、シールリング４０、１４０が溶融することを抑制することができる。

第６実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第６実施形態は、第１実施形態と同様の効果も得ることができる。

（第７実施形態）
図２４は、第７実施形態による半導体装置の構成例を示す平面図である。図２４に示す第１側壁膜６０、１６０の幅（半導体基板１０の表面に対して略平行方向の幅）は、第１実施形態のそれより広い。第１側壁膜６０、１６０は、第２側壁膜８０の側面から露出されており、半導体チップの外縁全体に設けられている。半導体装置７のその他の構成は、第１実施形態の対応する構成と同様でよい。

図２５は、図２４の２５−２５線に沿った断面を示す図である。図２５に示すように、第１側壁膜６０、１６０は、シールリング４０、１４０からそれぞれ間隔Ｄ１，Ｄ２だけ離れた位置から第２側壁膜８０の外側面まで設けられている。このように、第１側壁膜６０、１６０は、第２側壁膜８０によって被覆されていなくてもよい。この場合であっても、第１側壁膜６０、１６０は、第１層間絶縁膜３０、第２層間絶縁膜１３０の側面に溶着されているので、第１層間絶縁膜３０、第２層間絶縁膜１３０の剥離を抑制する効果を有する。尚、図２５は、第７実施形態を第１実施形態に適用した断面を示している。しかし、第７実施形態は、第２〜第６実施形態のいずれに適用してもよい。即ち、第１側壁膜６０、１６０の長さ、個数は、特に限定しない。これにより、第７実施形態は、第１〜第６実施形態のいずれかの効果を得ることができる。

また、図示しないが、図２のような断続的な第１側壁膜６０、１６０の幅（半導体基板１０の表面に対して略平行方向の幅）を第７実施形態と同様に変更してもよい。さらに、図示しないが、第１側壁膜６０、１６０の幅は、逆に第１実施形態のそれより狭くてもよい。

（第８実施形態）
図２６は、第８実施形態による半導体装置の構成例を示す断面図である。第８実施形態による半導体装置８は、複数のシールリング４０および複数のシールリング１４０が設けられている点で第１実施形態と異なる。複数のシールリング４０は同じ構成および同じ機能を有する。複数のシールリング１４０は同じ構成および同じ機能を有する。第８実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。よって、第８実施形態は、第１実施形態と同様の効果も得ることができる。

ここで、隣接するシールリング１４０間の間隔Ｄ３は、間隔Ｄ１よりも狭いことが好ましい。また、隣接するシールリング４０間の間隔Ｄ４は、間隔Ｄ２よりも狭いことが好ましい。即ち、第１側壁膜６０は、第１間隔としてのＤ３よりも広い間隔Ｄ１を空けて複数のシールリング４０の外側に設けられている。第１側壁膜１６０は、第１間隔としてのＤ４よりも広い間隔Ｄ２を空けて複数のシールリング１４０の外側に設けられている。間隔Ｄ３,Ｄ４は、半導体装置８の微細化のためにＤ１、Ｄ２よりも狭くしてよい。一方、間隔Ｄ１、Ｄ２は、第１側壁膜６０、１６０からの熱がシールリング４０、１４０に影響しないように或る程度拡げる必要がある。従って、Ｄ１＞Ｄ３、Ｄ２＞Ｄ４であることが好ましい。

並列配置するシールリング４０、１４０の個数は、それぞれ３つ以上であってもよい。また、第７実施形態は、第２〜第６実施形態のいずれに適用してもよい。これにより、第７実施形態は、第１〜第６実施形態のいずれかの効果を得ることができる。

第７実施形態を第６実施形態に適用する場合、第１間隔Ｄ３を約１μｍとすると、複数のシールリング１４０のうち最も外側のシールドリングと第１側壁膜１６０との間の間隔は、９μｍ以上であることが好ましい。第１間隔Ｄ４を約１μｍとすると、複数のシールリング４０のうち最も外側のシールドリングと第１側壁膜６０との間の間隔は、９μｍ以上であることが好ましい。

（第９実施形態）
図２７は、第９実施形態による半導体装置の製造方法を示す断面図である。第１実施形態では、ダイシング工程において、比較的幅の狭い複数のレーザ光Ｌをダイシング領域Ｒｄの第１側壁膜６０，１６０またはその近傍に照射する。これに対し、第９実施形態によるダイシング工程では、比較的幅の広い１つのレーザ光Ｌ２が、隣接する第１側壁膜６０間および隣接する第１側壁膜１６０間のダイシング領域Ｒｄ全体に照射される。

これにより、各ダイシング領域Ｒｄにおいて、レーザ光Ｌ２を１回照射するだけで、図１８と同様の構造が得られる。第９実施形態のその他の工程は、第１〜第８実施形態のいずれかの工程と同様でよい。これにより、第９実施形態は、第１〜第８実施形態のいずれかと同様の効果も得ることができる。

（第１０実施形態）
図２８は、第１０実施形態による半導体装置の製造方法を示す断面図である。第１０実施形態では、第１側壁膜６０、１６０が、それぞれシールリング４０、１４０と略同じ構成を有し、略同じ高さ位置に形成されている。これにより、半導体装置１の製造工程の複雑化および長期化を抑制することができる。第１０実施形態のその他の工程は、第１〜第９実施形態のいずれかの工程と同様でよい。これにより、第１０実施形態は、第１〜第９実施形態のいずれかと同様の効果も得ることができる。

上記実施形態において、レーザ光には約３５５ｎｍの紫外線を用いた。波長４００ｎｍ以上の可視、赤外線レーザ光を使用する場合であっても、その波長における第１側壁膜６０、１６０の吸収率が第１層間絶縁膜３０、第２層間絶縁膜１３０よりも大きくなるようにすれば上記実施形態の効果を得ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

Ｃｃ コントローラチップ、Ｃｍ メモリチップ、１０，１００ 半導体基板、２０ 半導体素子、３０，１３０ 層間絶縁膜、４０，１４０ シールリング、５０，１５０ 貼合パッド、６０，１６０ 剥離抑制膜、７０ 貼合面、８０ 側壁絶縁膜、１２０ メモリセルアレイ

Claims (13)

1. 半導体基板と、
   前記半導体基板に設けられた半導体素子と、
   前記半導体素子を被覆する第１絶縁膜と、
   前記第１絶縁膜の側部に設けられ、紫外線の吸収係数が前記第１絶縁膜よりも大きい第１側壁膜とを備えた半導体装置。
2. 前記第１側壁膜はシリコン窒化膜を含む、請求項１に記載の半導体装置。
3. 前記第１側壁膜は、金属膜を含む、請求項１に記載の半導体装置。
4. 前記第１側壁膜は、タングステン、チタン、アルミの少なくとも一つを含む、請求項３に記載の半導体装置。
5. 第１側壁膜の外側を被覆する第２側壁膜を備えた請求項１から請求項４のいずれか一項に記載の半導体装置。
6. 前記第１絶縁膜は、第１層間絶縁膜と前記第１層間絶縁膜の上方に設けられた第２層間絶縁膜とを含み、
   第１側壁膜または前記第２側壁膜は前記第１層間絶縁膜と前記第２層間絶縁膜との界面に直接接触する請求項５に記載の半導体装置。
7. 前記半導体素子は、前記半導体基板上に設けられ、前記第１層間絶縁膜に覆われた第１半導体回路と、該第１半導体素子の上方に設けられた第２半導体回路とを含む、請求項６に記載の半導体装置。
8. 前記第１半導体回路はＣＭＯＳ回路であり前記第２半導体回路はメモリセルであるか、または、前記第１半導体回路はメモリセルであり前記第２半導体回路はＣＭＯＳ回路である請求項７に記載の半導体装置。
9. 前記半導体基板に垂直な方向に沿って、前記界面にわたり設けられた導電体が縦断する請求項６に記載の半導体装置。
10. 前記導電体は銅を含む請求項９に記載の半導体装置。
11. 前記界面は、前記第１層間絶縁膜が含むシリコン酸化膜と、前記第２層間絶縁膜が含むシリコン酸化膜とが接する面である請求項６に記載の半導体装置。
12. 前記半導体素子の周囲を取り囲むシールリングをさらに備え、
    前記第１側壁膜は、前記シールリングよりも外側に設けられており、前記シールリングと同一の材料を含む、請求項１から請求項１１のいずれか一項に記載の半導体装置。
13. 半導体基板と、前記半導体基板に設けられた複数の半導体素子と、前記半導体基板を被覆する第１絶縁膜と、前記第１絶縁膜内に設けられ、紫外線の吸収係数が前記第１絶縁膜よりも大きく、前記半導体基板に垂直な方向から見たときに前記複数の半導体素子の周囲に形成された光吸収膜と、を備えた半導体基板に対し、 前記複数の半導体素子の周囲に沿って、紫外線レーザ光を照射して前記第１絶縁膜内に溝を形成し、前記第１絶縁膜の側面に前記光吸収膜の少なくとも一部を含む第１側壁膜を形成し、
    隣接する前記第１側壁膜の間をブレードにより切断することを具備する半導体装置の製造方法。