JPH0945782A - 冗長手段を有する半導体装置及びその製造方法 - Google Patents

冗長手段を有する半導体装置及びその製造方法

Info

Publication number
JPH0945782A
JPH0945782A JP19720195A JP19720195A JPH0945782A JP H0945782 A JPH0945782 A JP H0945782A JP 19720195 A JP19720195 A JP 19720195A JP 19720195 A JP19720195 A JP 19720195A JP H0945782 A JPH0945782 A JP H0945782A
Authority
JP
Japan
Prior art keywords
wiring layer
redundant
semiconductor device
conductor
fuse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP19720195A
Other languages
English (en)
Other versions
JP3489088B2 (ja
Inventor
Masaaki Ichikawa
雅章 市川
Toshiyuki Otsuka
敏志 大塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP19720195A priority Critical patent/JP3489088B2/ja
Publication of JPH0945782A publication Critical patent/JPH0945782A/ja
Application granted granted Critical
Publication of JP3489088B2 publication Critical patent/JP3489088B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 冗長手段を有する半導体装置及びその製造方
法に関し、冗長手段の切断工程或いは接続工程において
絶縁膜にクラックが発生することを防止する。 【構成】 層間絶縁層4を介して設けた上下の配線層
3,9を接続する孔5内に埋め込んだコンタクト導電体
6と同じ導電体からなり、且つ、少なくとも孔5が形成
されているのと同じ層間絶縁層4を含む絶縁層内に形成
されたフューズ配線層7を冗長手段として設ける。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は冗長手段を有する半導体
装置及びその製造方法に関するものであり、特に、冗長
回路部との接続部或いは切断部の近傍において、絶縁層
にクラックが発生するのを防止することによって信頼性
を高めた冗長手段を有する半導体装置及びその製造方法
に関するものである。
【0002】
【従来の技術】近年の超LSI等の半導体集積回路装置
における集積度の向上と共に、回路素子の一部に不良が
発生しても良品を得ることができるように、冗長手段を
設けることによって半導体集積回路装置の歩留りを向上
させていた。
【0003】例えば、マイクロプロセッサに使用される
キャッシュRAM(ランダム・アクセス・メモリ)おけ
る冗長手段は、メモリ回路の一部に冗長ビット・セルを
設けておき、不良ビット・セルが発生した場合には、予
め形成しておいたAlフューズ配線層をレーザ光等によ
り溶断して不良ビット・セルを良品の冗長ビット・セル
に切り換えることが行われている。
【0004】図13参照 このAlフューズ配線層からなる冗長手段は、例えば、
4層配線構造の場合には、図13に示すように、シリコ
ン基板21上に下地絶縁層22を介して第1層目配線層
乃至第3層目配線層を相互に分離するために第1層間絶
縁層65、第2層間絶縁層66、及び、第3層間絶縁層
67を設け、この第3層間絶縁層67上にAl層を堆積
させたのちパターニングすることによって、第4層目配
線層と共にAlフューズ配線層68を形成し、カバー膜
31で被覆した構造になっており、必要な箇所にレーザ
光を照射してAlフューズ配線層68を溶断していた。
【0005】この場合、Alフューズ配線層68にレー
ザ光が照射されると、Alフューズ配線層68の一部が
溶融・気化するが、カバー膜31で被覆されているので
圧力が高まり、カバー膜31ごと吹き飛び切断に至る。
なお、カバー膜31が存在しない場合には、Alフュー
ズ配線層68は単に溶融するだけで、切断には至らな
い。
【0006】
【発明が解決しようとする課題】しかし、冗長手段の切
断にカバー膜31ごとAlフューズ配線層68の一部を
吹き飛ばすという現象を用いているので、切断部近傍の
絶縁層、例えば、カバー膜31及び第3層間絶縁層67
にクラックが発生するという問題があり、その結果、周
辺の未切断のAlフューズ配線層68の信頼性を劣化さ
せるという問題があった。
【0007】また、Alフューズ配線層68の切断部に
おいてはカバー膜31に穴が開き、その部分から水分が
進入してAlフューズ配線層68の切断箇所から腐食が
進み、この腐食が原因でその周辺のカバー膜31及び第
3層間絶縁層38にクラックが発生して周辺の未切断の
Alフューズ配線層68の信頼性を劣化させるという問
題があった。
【0008】また、Alフューズ配線層68を構成する
Alはレーザ加工に用いられているYAGレーザからの
赤外光に対する吸収率が低く、確実に切断を行うために
はレーザエネルギーを高くする必要があるが、レーザエ
ネルギーを高く設定すると切断部近傍にダメージを与
え、やはりクラック発生の原因となる欠点がある。
【0009】さらに、水分に対する耐腐食性が良好で、
且つ、YAGレーザからの赤外光に対する吸収率が高い
配線層を用いて冗長手段を形成しようとすると、通常に
用いられているAl系配線層とは別の配線層が必要とな
り、製造工程が増加し、コストアップになるという問題
がある。
【0010】したがって、本発明は、半導体装置の冗長
機構という同一の産業上の利用分野において、製造工程
を増加させることなく冗長手段の切断性を良好にするこ
とによって、或いは、切断型ではなく接続型の冗長手段
を用いることによって、絶縁層におけるクラックの発生
を防止するという同一の課題を解決することを目的とす
る。
【0011】
【課題を解決するための手段】図1は本発明の原理的構
成の説明図であり、この図1を参照して課題を解決する
ための手段を説明する。なお、図1(a)は切断型の冗
長手段の説明図であり、また、図1(b)は接続型の冗
長手段の説明図である。なお、図1において、符号1、
2、及び、12は、夫々基板、下地絶縁層、及び、切断
部を表す。
【0012】図1(a)参照 (1)本発明は、冗長手段を有する半導体装置におい
て、層間絶縁層4を介して設けた上下の配線層3,9を
接続する孔5内に埋め込んだコンタクト導電体6と同じ
導電体からなり、且つ、少なくとも孔5が形成されてい
るのと同じ層間絶縁層4を含む絶縁層内に形成されたフ
ューズ配線層7を有することを特徴とする。
【0013】(2)また、本発明は、上記(1)におい
て、コンタクト導電体6の厚さがフューズ配線層7の厚
さよりも厚いことを特徴とする。
【0014】(3)また、本発明は、上記(1)または
(2)において、フューズ配線層7の一部分の幅が他の
部分より細い幅細部を有していることを特徴とする。
【0015】(4)また、本発明は、上記(1)乃至
(3)のいずれかにおいて、フューズ配線層上の少なく
とも一部に、絶縁膜10の厚さが周囲の絶縁膜10の厚
さよりも薄くなっている凹部を設けたことを特徴とす
る。
【0016】(5)また、本発明は、上記(1)乃至
(3)のいずれかにおいて、フューズ配線層の上表面の
少なくとも一部が露出していることを特徴とする。
【0017】(6)また、本発明は、冗長手段を有する
半導体装置の製造方法において、上下の配線層3,9を
分離する層間絶縁層4に孔5及びフューズ配線層7用の
溝8を形成する工程、孔5及びフューズ配線層7用の溝
8を導電体で同時に埋め込む工程、導電体上に絶縁膜1
0を設ける工程を有することを特徴とする。
【0018】(7)また、本発明は、上記(6)におい
て、孔5及びフューズ配線層7用の溝8を導電体で同時
に埋め込む工程が、導電体を全面に堆積させたのち、エ
ッチバック、或いは、化学機械研磨法によって、孔5内
及びフューズ配線層7用の溝8内以外の導電体を除去す
る工程からなることを特徴とする。
【0019】(8)また、本発明は、上記(6)または
(7)において、フューズ配線層7用の溝8を孔5と同
時の工程で形成することを特徴とする。
【0020】(9)また、本発明は、上記(6)または
(7)において、絶縁膜10にコンタクトホールを設け
る工程と同時に、フューズ配線層7上の絶縁膜10に凹
部または開口部を設けたことを特徴とする。
【0021】図1(b)参照 (10)また、本発明は、冗長手段を有する半導体装置
において、スリット14により電気的に分断されている
冗長用配線層13を電気的に接続することによって、不
良ビットを冗長ビットに切り換えることを特徴とする。
【0022】(11)また、本発明は、上記(10)に
おいて、冗長用配線層13の分断状態において、スリッ
ト部14において冗長用配線層13の切断端面の少なく
とも一部が露出していることを特徴とする。
【0023】(12)また、本発明は、上記(10)ま
たは(11)において、冗長用配線層13の少なくとも
一部分の幅を他の部分より広い幅広部を設けたことを特
徴とする。
【0024】(13)また、本発明は、冗長手段を有す
る半導体装置の製造方法において、冗長用配線層13を
スリット14によって分断する工程と、分断された冗長
用配線層13を電気的に接続することによって不良ビッ
トを冗長ビットに切り換える工程を有することを特徴と
する。
【0025】(14)また、本発明は、上記(13)に
おいて、冗長用配線層13をスリット14により分断す
る工程が、上下の配線層を分離する層間絶縁層4にスリ
ット14に相当する部分に設けた分離障壁で分離された
2つの溝を設ける工程と、溝を導電体で埋め込む工程か
らなることを特徴とする。
【0026】(15)また、本発明は、上記(14)に
おいて、溝を形成する工程が、上下の配線層を接続する
ために層間絶縁層4に孔を設ける工程と同時であり、且
つ、溝を導電体で埋め込む工程が孔をコンタクト導電体
で埋め込む工程と同時であることを特徴とする。
【0027】(16)また、本発明は、上記(13)ま
たは(14)において、冗長用配線層13の電気的接続
を、スリット近傍の冗長用配線層の一部分を溶融した溶
融接続部15によって行うことを特徴とする。
【0028】(17)また、本発明は、上記(13)ま
たは(14)において、冗長用配線層13の電気的接続
を、スリット14近傍に導電体を局所的に成長させるこ
とによって行うことを特徴とする。
【0029】
【作用】フューズ配線層7を層間絶縁層4を介して設け
た上下の配線層3,9を接続する孔5内に埋め込んだコ
ンタクト導電体6と同じ導電体からなり、且つ、この層
間絶縁層4を含む絶縁層内に形成することによって、フ
ューズ配線層7をコンタクト導電体と同一工程で形成す
ることができるので、製造工程を増加することなく、且
つ、Al等の通常の配線層用導電体よりレーザ光に対す
る光吸収率の高い導電体を用いることができるので、溶
断のために照射するレーザ光のレーザエネルギーを小さ
くでき、それによって、絶縁層にクラックが発生するこ
とを抑制することができる。
【0030】図2参照 例えば、図2はカバー膜を設けた幅0.6μmで厚さ
1.0μmのWフューズ、カバー膜を設けた幅0.6μ
mで厚さ0.7μmのAlフューズ、及び、カバー膜を
設けない幅0.6μmで厚さ1.0μmのWフューズに
赤外レーザ光を照射した場合の、切断歩留りの照射レー
ザエネルギー依存性を示す図であり、同じレーザエネル
ギーでは実線で示すWフューズの切断歩留りは、破線で
示すAlフューズの切断歩留りより高いことが判る。
【0031】また、図2におけるWフューズはAlフュ
ーズよりも膜厚が厚いものであり、一般に膜厚の厚いフ
ューズの切断が困難である事実から見て、同じ膜厚の場
合には、Wフューズの切断はより容易になる。
【0032】また、フューズ配線層7の厚さをコンタク
ト導電体6の厚さよりも薄くすることによって、フュー
ズ配線層7の切断はより容易になるので、照射レーザエ
ネルギーを小さくして絶縁層にクラックが発生すること
を抑制することができる。
【0033】また、フューズ配線層7の一部分に、フュ
ーズ配線層7の他の部分より細い幅細部を設けることに
よってフューズ配線層7の切断はより容易になるので、
照射レーザエネルギーを小さくして絶縁層にクラックが
発生することを効果的に抑制することができる。
【0034】また、フューズ配線層7上の少なくとも一
部に、絶縁膜10の厚さが周囲の絶縁膜10の厚さより
も薄い凹部を設けることによって、薄くなった絶縁膜1
0を介してレーザ光11を照射するので、レーザエネル
ギーを小さくでき、それによって、絶縁層にクラックが
発生することを抑制することができる。
【0035】また、フューズ配線層7の上表面の少なく
とも一部を露出させることによって、フューズ配線層7
がWから構成される場合に、より低エネルギーでの切断
が可能になり、且つ、絶縁膜10を吹き飛ばす必要がな
いので、絶縁層にクラックが発生することを抑制するこ
とができる。
【0036】図2参照 WはAlと異なって赤外光に対する光吸収率が高く容易
に気化するため、一点鎖線で示すようにカバー膜なしで
も切断が可能であり、且つ、実線で示すWフューズの切
断歩留りとの対比からは、Wフューズの場合にはカバー
膜がない方が低エネルギーでの切断が可能になる。
【0037】また、上下の配線層3,9を分離する層間
絶縁層4に孔5及びフューズ配線層7用の溝8を同じ導
電体で同時に埋め込むことにより、製造工程の増加を防
ぐことができる。
【0038】また、孔5及びフューズ配線層7用の溝8
を導電体で同時に埋め込む工程として、エッチバック、
或いは、化学機械研磨法(Chemical Mech
anical Polishing:CMP)を用いる
ことによって、平坦性に優れた配線層を形成することが
できると共に、RIE(リアクティブ・イオン・エッチ
ング)に適さない導電体を用いることもできる。
【0039】また、フューズ配線層7用の溝8を孔5と
同時の工程で形成することにより、製造工程の増加を防
ぐことができる。
【0040】また、絶縁膜10にコンタクトホールを設
ける工程と同時に、フューズ配線層7上の絶縁膜10に
凹部または開口部を設けることにより、薄くなった絶縁
膜10を介して或いは露出したフューズ配線層7に直接
レーザ光11を照射するので、レーザエネルギーを小さ
くでき、それによって、絶縁層にクラックが発生するこ
とを抑制することができる。
【0041】また、スリット14により電気的に分断さ
れている冗長用配線層13を電気的に接続することによ
って、切断型の冗長手段に比べて絶縁層に与えるダメー
ジを少なくできるので、クラックの発生を防止すること
ができる。
【0042】また、冗長用配線層13の分断状態におい
て、スリット部14において冗長用配線層13の切断端
面の少なくとも一部を露出させることによって、冗長用
配線層13の電気的な接続が容易になる。
【0043】また、冗長用配線層13の少なくとも一部
分に、冗長用配線層13の他の部分より幅の広い幅広部
を設けたことによって、溶融面積を大きくすることがで
き、それによって溶融接続部15による接続を確実に行
うことができる。
【0044】また、分断された冗長用配線層13を電気
的に接続することによって不良ビットを冗長ビットに切
り換える方式を用いることによって、切断型の冗長手段
に比べて絶縁層に与えるダメージを少なくできるので、
クラックの発生を防止することができる。
【0045】また、冗長用配線層13を、溝に導電体を
埋め込む工程によって形成することによって、導電体と
してAl系導電体に比べて光吸収率の高い材料を用いる
ことができ、且つ、表面を平坦化することができる。
【0046】また、上下の配線層を接続するために層間
絶縁層4に孔を設ける工程と同時に冗長用配線層13用
の溝を形成し、且つ、孔をコンタクト導電体で埋め込む
工程と同時に溝を導電体で埋め込むことにより、製造工
程を増加することなく、Al系導電体に比べて光吸収率
の高い材料を用いて冗長用配線層13を形成することが
できる。
【0047】また、冗長用配線層13の電気的接続を、
スリット14近傍の冗長用配線層13の一部を溶融した
溶融接続部15によって行うことにより、気化による冗
長用配線層の切断より低エネルギーで冗長を行うことが
でき、且つ、溶融接続部15上に絶縁層もないため絶縁
層にクラックが発生することを抑制することができる。
【0048】また、冗長用配線層13の電気的接続を、
スリット14近傍に導電体を局所的に成長させることに
よって行うことにより、熱的ダメージを少なくすること
ができ、絶縁層にクラックが発生することを抑制するこ
とができる。
【0049】
【実施例】図3及び図4を参照して、本発明の第1の実
施例を説明する。 図3(a)参照 まず、シリコン基板21上に、SiO2 膜等の下地絶縁
層22を介して厚さ1μmのAl配線層23を設けたの
ち、SiO2 膜とSOG(スピン・オン・グラス)膜の
複合膜からなる合計の厚さが1μmの層間絶縁層24を
形成する。
【0050】この場合、SOG膜の流動性が極めて高い
ので、Al配線層23上のSOG膜はAl配線層23間
に流れ出してAl配線層23による高さ1μmの段差部
全体を埋め込むので、Al配線層23間においては層間
絶縁層24の厚さは1μm以上になり、この傾向はAl
配線層23間の間隔が密な高集積度の半導体装置ほど顕
著になる。
【0051】図3(b)参照 次いで、RIE法を用いて、Al配線層23を上層配線
層と接続するためのビアホール25の形成と同時にフュ
ーズ配線層用の溝26を形成する。この場合のフューズ
配線層用の溝26の幅は0.5μmであり、また、深さ
はビアホール25のエッチングのマージン確保のための
オーバーエッチングと合わせて1.3μmとする。
【0052】図3(c)参照 次いで、スパッタリング法によって層間絶縁層24との
密着性を改善するために薄いTiN膜(図示せず)を堆
積させたのち、CVD法(化学気相成長法)を用いてW
を全面に堆積させ、化学機械研磨法(CMP法)を用い
て全面を研磨し、ビアホール25内及びフューズ配線層
用の溝26内以外のWを除去してWコンタクト導電体2
7及びWフューズ配線層28を形成する。
【0053】このCMP法は、Al2 3 粉末等の微粒
子を含むスラリーを用いて化学的に研磨する研磨方法で
あり、適当なエッチングガスの存在しない導電体にも適
用できる手法であるので、RIE法に適さないCu等の
導電体による微細配線の形成に有用な方法である。
【0054】図4(d)参照 次いで、全面に厚さ1μmのAl膜を堆積させたのちパ
ターニングしてWコンタクト導電体27と接続する上層
配線層29、及び、Wフューズ配線層28と接続する上
層配線層30を形成し、次いで、0.5μmのSiN膜
及び0.5μmのSiO2 膜を順次堆積させてカバー膜
31を形成する。
【0055】なお、この上層配線層30のパターニング
工程において、エッチングマージンを確保するためのオ
ーバエッチングによって、Wフューズ配線層28の表面
も0.2〜0.3μm削られて、溝内に埋め込まれたW
フューズ配線層28の厚さは、1.0〜1.1μmとな
る。
【0056】図4(e)参照 次いで、内部回路素子の電気的試験の結果、不良ビット
が発見された場合、冗長ビットの内の良品と切り換える
ために、所定のWフューズ配線層28の破線で示す切断
部33にカバー膜31を介して0.5〜1.0μJ、好
適には0.7μJのレーザ光32を10〜30ns(ナ
ノ秒)、好適には20ns間照射する。
【0057】図4(f)参照 レーザ光32の照射部においては、Wが溶融・気化し、
カバー膜31と一緒に吹き飛ぶことによって切断部33
が形成されて、不良ビットの切り換えが行われる。
【0058】この第1の実施例においては、フューズ配
線層としてAl系配線層よりも赤外光の吸収率の高いW
を用いているため、照射するレーザ光32のレーザエネ
ルギーを従来よりも小さくすることができ、それによっ
て、カバー膜31及び層間絶縁層24に与えるダメージ
を少なくすることができるので、クラックの発生を抑制
することができる。
【0059】また、WはAl系配線層に比べて水分に対
する耐腐食性が良好であるので、切断したWフューズ配
線層28の近傍のカバー膜31の一部分に穴が開いてい
て水分が進入しても、腐食が進行してWフューズ配線層
28の信頼性が低下するようなことがない。
【0060】次に、図5を参照して、本発明の第2の実
施例を説明する。 図5(a)参照 まず、第1の実施例と同様に、シリコン基板21上に下
地絶縁層22を介して1μmの厚さのAl配線層23を
形成したのち、膜厚0.1μmのSiN膜からなるエッ
チングストッパ膜34、及び、SiO2 膜とSOG膜の
複合膜からなる合計の厚さが0.9μmの層間絶縁層2
4を形成する。
【0061】次いで、内容積が8000cm3 の平行平
板RIE装置を用いて、SiNとSiO2 の選択比が取
れる条件、即ち、エッチングガスとしてC4 8 を50
sccm及びCOを200sccm流して0.1Tor
rとした状態で、400Wの電力を印加することによっ
てビアホール25及びフューズ配線層用の溝26に位置
する部分の層間絶縁層24のみを選択的にエッチングす
る。
【0062】図5(b)参照 次いで、通常の条件のRIEエッチングによって露出し
ているSiNからなるエッチングストッパ膜34を除去
してビアホール25及びフューズ配線層用の溝26を形
成する。
【0063】図5(c)参照 次いで、第1の実施例と同様に、CMP法を用いてWを
埋め込むことによって、Wコンタクト導電体27及びW
フューズ配線層28を形成したのち、Al等からなる上
層配線層29,30を形成する。
【0064】次いで、カバー膜(図示せず)を形成した
のち、不良ビットの切り換えが必要な箇所のWフューズ
配線層28にレーザ光を照射してWフューズ配線層28
を切断する。
【0065】この第2の実施例においてはエッチングス
トッパ膜34を用いているので、Wフューズ配線層28
を設けるための溝の深さを精度良く形成することができ
るので、即ち、層間絶縁層24とエッチングストッパ膜
34との合計の厚さにすることができるので、レーザ光
照射条件の設定が容易になる。
【0066】また、このエッチングストッパ膜34は、
SiN膜に限られるものではなく、SiON膜、或い
は、Al2 3 膜等のSiO2 膜に対して選択エッチン
グ性を有する膜を用いても良く、さらに、このエッチン
グストッパ膜34は、層間絶縁層24を構成するSOG
膜を形成する際の耐湿性向上膜としても機能する。
【0067】次に、図6を参照して、本発明の第3の実
施例を説明する。 図6(a)参照 まず、第1の実施例と同様に、シリコン基板21上に下
地絶縁層22を介して1μmの厚さのAl配線層23を
形成したのち、SiO2 膜とSOG膜の複合膜からなる
合計の厚さが1.0μmの層間絶縁層24を形成し、次
いで、ビアホール25を形成する。
【0068】図6(b)参照 次いで、新たなフォトレジストマスクを用いてエッチン
グすることによって幅0.5μmで深さ0.5μmのフ
ューズ配線層用の溝26を形成する。
【0069】図6(c)参照 次いで、第1の実施例と同様に、CMP法を用いてWを
埋め込むことによって、Wコンタクト導電体27及びW
フューズ配線層28を形成したのち、Al等からなる上
層配線層29,30を形成する。
【0070】次いで、カバー膜(図示せず)を形成した
のち、不良ビットの切り換えが必要な箇所のWフューズ
配線層28にレーザ光を照射してWフューズ配線層28
を切断する。
【0071】この第3の実施例においては、ビアホール
25の形成工程とWフューズ配線層28用の溝26の形
成工程を別工程としたので、溝26の深さを任意の深さ
に設定でき、それによってレーザ照射条件の幅を広くす
ることができる。なお、Wフューズ配線層28用の溝2
6の形成工程をビアホール25の形成工程の前に行って
も良い。
【0072】次に、図7を参照して、第1の実施例の変
形である本発明の第4の実施例を説明する。 図7(a)参照 まず、図4(d)に示す積層構造を形成したのち、上層
配線層29に接続するボンディングパッド37に対する
ボンディング窓35を形成する際に、Wフューズ配線層
28上に位置するカバー膜31の一部をエッチングする
ことによって形成した開口部36によりWフューズ配線
層28の一部を露出させる。
【0073】図7(b)参照 次いで、露出しているWフューズ配線層28上にレーザ
光32を照射して、Wフューズ配線層28を溶融・気化
して切断する。
【0074】なお、Wフューズ配線層28は従来のAl
フューズ配線層に比べ赤外レーザ光の吸収率が高く、W
フューズ配線層28上にカバー膜31がなくとも容易に
気化するのでレーザ切断が可能になり、また、カバー膜
31がない方が低エネルギーでの切断が可能になるが、
開口部36のWフューズ配線層28上にカバー膜31が
薄く残っていても良い。
【0075】なお、この第4の実施例においては、上層
配線層29,30上に設ける絶縁層を、カバー膜31と
して1層しか示していないが、より下層の配線層の階層
にフューズ配線層を設ける場合には、上層配線層29,
30上にさらに多層のカバー膜或いは層間絶縁層、及
び、配線層を設け、多層のカバー膜或いは層間絶縁層を
エッチングして開口部36を形成することになり、この
場合にも、開口部36のWフューズ配線層28上にカバ
ー膜31が薄く残っていても良い。
【0076】次に、図8を参照して、本発明の第5の実
施例を説明する。なお、図8(b)は図8(a)の平面
図をA−A’で示す一点鎖線において切断した断面図で
ある。
【0077】図8(a)及び(b)参照 まず、第1の実施例と同様に、シリコン基板21上に下
地絶縁層22を介して1μmの厚さのAl配線層23を
形成したのち、SiO2 膜とSOG膜の複合膜からなる
合計の厚さが1.0μmの層間絶縁層24を形成する。
【0078】次いで、フォトレジストマスクにおけるビ
アホール25用開口及びWフューズ配線層28用の溝2
6のコンタクト部39を0.6μm□とし、Wフューズ
配線層28用の溝26の中央の幅細部38の幅を0.4
μmとしてエッチングを行い、ビアホール25及びWフ
ューズ配線層28を形成する。
【0079】この場合、エッチングすべきパターン幅の
差によるローディング効果によって、ビアホール25及
びWフューズ配線層28用の溝26のコンタクト部39
のエッチングがWフューズ配線層28用の溝26の中央
の幅細部38のエッチングよりも早く進行するので、コ
ンタクト部39の深さは中央の幅細部38の深さより深
くなる。
【0080】例えば、ビアホール25のエッチングマー
ジンを含めてエッチングを行うと、Wフューズ配線層2
8用の溝26のコンタクト部39の深さ及び中央の幅細
部38の深さを夫々1.3μm及び0.7μmにするこ
とができる。
【0081】この場合にも、Wフューズ配線層28の切
断部における溶断すべきWの量を少なくすることができ
るので、レーザエネルギーを小さくすることができ、レ
ーザ光照射に伴うダメージを少なくしてクラックの発生
を抑制することができる。
【0082】なお、上記第1乃至第5の実施例において
は、フューズ配線層用の導電体としてWを用いている
が、Wに限られるものではなく、Wシリサイドを用いて
も良く、これらの導電体はAlに比べて赤外線の吸収率
が高いので、照射するレーザエネルギーを小さくするこ
とができ、レーザ光照射に伴うダメージを少なくしてク
ラックの発生を抑制することができる。
【0083】また、フューズ配線層を埋め込む際には、
CMP法の代わりに、エッチングバックを用いても良い
が、CMP法の方が、適当なエッチングガスの存在しな
い導電体にも適用できるので好適である。
【0084】次に、図9を参照して、接続型の冗長手段
を用いた本発明の第6の実施例を説明する。 図9(a)参照 まず、シリコン基板41上に層間絶縁層42を介して密
着用メタルとして薄いTiN膜(図示せず)をスパッタ
リング法によって堆積させたのち、厚さ0.5μmのW
膜を堆積させてパターニングすることによって、0.5
μmの間隙のスリット44で隔てられた幅1μmの冗長
用配線層43を形成する。
【0085】図9(b)参照 次いで、全面にカバー膜45として厚さ0.5μmの破
線で示すSiN膜を堆積したのち、スリット44近傍を
選択的にエッチングすることによってスリット部の側壁
にSiN膜からなるサイドウォール46を形成し、且
つ、冗長用配線層43の端部の側面を露出させる。
【0086】図9(c)参照 次いで、チップ内の回路素子の良否を判定する電気的試
験を行ったのち、不良ビットを良品の冗長ビットと切り
換えるために、所定箇所の冗長用配線層43のスリット
44近傍にYAGレーザからの0.1〜0.2μJ、好
適には0.15μJのレーザ光47を10〜30ns、
好適には20ns間照射する。
【0087】この場合には、冗長用配線層43の端部の
側面が露出しており、且つ、レーザエネルギーが低いの
で、レーザ光47によって冗長用配線層43は気化せず
に溶融するだけであり、スリット44部における溶融導
電体が接続して溶融接続部48が形成され、左右の冗長
用配線層43が電気的に接続されて不良ビットと良品の
冗長ビットとの切り換えが行われる。
【0088】なお、この場合、図においては冗長用配線
層43の端部の側面しか露出していないものの、エッチ
ングの際にマスクの開口部を大きくして、冗長用配線層
43の端部の上表面の一部が露出するようにしても良い
し、さらに、エッチングによってサイドウォール46を
完全に除去しても良い。
【0089】また、カバー膜45及びサイドウォール4
6の代わりに、冗長用配線層43の厚さより薄い、例え
ば、厚さ0.5μm以下のSiN膜を堆積させて、段切
れによって冗長用配線層43上の絶縁層と冗長用配線層
43の端部間の絶縁層を形成しても良い。
【0090】この第6の実施例においては溶融・気化に
よる切断を利用していないので、原理的にレーザ照射に
伴うダメージが少なく、カバー膜45等にクラックが発
生するのを抑制することができる。
【0091】また、WはAlに比べて赤外光の吸収率が
高いので、レーザエネルギーをより少なくすることがで
きると共に、WはAlより耐湿性に優れているので、冗
長用配線層43の一部分が露出していても、腐食が進行
して信頼性が低下することが少ない。
【0092】次に、図10を参照して、本発明の第7の
実施例を説明する。 図10(a)及び(b)参照 まず、第6の実施例と同様に、シリコン基板41上に層
間絶縁層42を介して密着用メタルとして薄いTiN膜
(図示せず)をスパッタリング法によって堆積させたの
ち、厚さ0.5μmのW膜を堆積させてパターニングす
ることによって、0.5μmの間隙のスリット44で隔
てられた幅1μmの冗長用配線層43を形成し、次い
で、カバー膜45として破線で示す厚さ0.5μmのS
iN膜を堆積したのち、スリット44近傍を選択的にエ
ッチングすることによってスリット部の側壁にSiN膜
からなるサイドウォール46を形成し、且つ、冗長用配
線層43の端部の側面を露出させる。
【0093】図10(c)参照 次いで、フォーカスイオンビーム法(FIB法)を用い
て、スリット44の近傍にW層を局所的に成長させて接
続導電層49を形成して左右の冗長用配線層43を電気
的に接続し、不良ビットと良品の冗長ビットとの切り換
えを行う。
【0094】なお、この第7の実施例においても、冗長
用配線層43の端部上のカバー膜45の一部分を除去し
て冗長用配線層43の端部の上表面を露出させても良い
し、場合によってはスリット44部におけるサイドウォ
ール46を除去しても良いが、少なくとも冗長用配線層
43の端部の側面及び上表面の少なくとも一方が露出し
ていれば良い。
【0095】また、冗長用配線層43の接続のためにレ
ーザ光を用いないので、カバー膜45及び層間絶縁層4
2に与える熱的ダメージが少なくなり、クラックの発生
が抑制される。
【0096】次に、図11を参照して、本発明の第8の
実施例を説明する。 図11(a)参照 まず、第1の実施例と同様に、シリコン基板41上に下
地絶縁層50を介して厚さ1μmのAl配線層51を形
成したのち、SiO2 膜とSOG膜との複合膜からなる
厚さ1.0μmの層間絶縁層52を堆積させ、次いで、
ビアホール53を形成する際に、スリットに相当する厚
さ0.5μmの分離障壁54で分離された冗長用配線層
形成用の溝55を同時に形成する。
【0097】図11(b)参照 次いで、同じく第1の実施例と同様にCMP法を用い
て、ビアホール53及び溝55にWを埋め込んで、Wコ
ンタクト導電体56及びW冗長用配線層57を形成した
のち、全面にAl等の導電膜を堆積させてパターニング
することによってWコンタクト導電体に接続する上層配
線層58、及び、W冗長用配線層57に接続する上層配
線層59を形成する。なお、上層配線層58の一部にボ
ンディングパッド60が形成される。
【0098】図11(c)参照 次いで、全面にSiN膜等のカバー膜61を堆積させた
後、ボンディングパッド60に対するボンディング窓6
2を形成する際に、スリットに相当する分離障壁54の
近傍のカバー膜61を除去して開口部63を形成して、
W冗長用配線層57の一部分を露出させる。この場合、
開口部63の形成工程において、分離障壁54の一部分
もエッチングされているが、必ずしもエッチングする必
要はない。
【0099】次いで、第6の実施例と同様に、開口部6
3にレーザ光を照射するか、或いは、第7の実施例と同
様にFIB法を用いてW層を局所的に成長させることに
よって、左右の冗長用配線層43を電気的に接続し、不
良ビットと良品の冗長ビットとの切り換えを行う。
【0100】この第8の実施例においては、ビアホール
53の形成工程及びWコンタクト導電体56の形成工程
を利用して、W冗長用配線層57を形成しているので、
製造工程を増加させることなく、耐湿性が高く、且つ、
レーザ光の吸収率の高い導電体を用いた冗長用配線層を
形成することができる。
【0101】なお、この第8の実施例においては上層配
線層58,59の上に設ける絶縁膜はカバー膜61とし
て1層しか示していないが、より下層の配線層の階層に
冗長用配線層43を設ける場合には、上層配線層58,
59上にさらに多層のカバー膜或いは層間絶縁層、及
び、配線層を設け、多層のカバー膜或いは層間絶縁層を
エッチングしてボンディング用窓或いはコンタクトホー
ルを形成する際に分離障壁54近傍の絶縁層を除去し
て、開口部63を形成することになる。
【0102】次に、図12を参照して、第8の実施例の
変形である本発明の第9の実施例を説明する。 図12参照 この第9の実施例は、W冗長用配線層57の平面パター
ンに関するもので、一対のW冗長用配線層57は幅Wが
5μmで長さLが0.5μmの幅広部64を有してお
り、この幅広部64が厚さDが0.5μmの分離障壁5
4を介して対向するように設ける。
【0103】この第9の実施例の構成は、接続をレーザ
光照射による溶融で行う場合に有効であり、W冗長用配
線層57の溶融面積が大きくなるので、W冗長用配線層
57の接続が容易に、且つ、確実になる。
【0104】なお、幅Wは、レーザ光のスポット径と同
程度であれば良く、また、長さLは、溝をW膜で埋め込
む際に幅広部64がWで充分平坦に埋め込まれる長さで
あれば良く、さらに、第9の実施例においては、幅広部
64は片側1本づつであるが、溶融面積を更に大きくす
るために複数本並べても良い。
【0105】なお、上記第6乃至第9の実施例において
は、冗長用配線層としてWを用いているが、Wに限られ
るものではなく、Wシリサイド或いはTiN等のAlよ
り赤外光の吸収率の高い導電体を用いても良いものであ
る。
【0106】また、上記第1及び第8の実施例において
は、Wフューズ配線層28を埋め込むための溝26或い
はW冗長用配線層57を埋め込むための溝55を層間絶
縁層24或いは層間絶縁層52の内部に形成している
が、下地絶縁層22或いは下地絶縁層50に食い込むよ
うに設けても良い。
【0107】また、上記各実施例における、配線層の厚
さ及び幅、或いは、絶縁層の厚さに関する数値は単なる
1例で、記載されている数値に限られるものではなく、
形成する半導体装置の集積度に応じて適宜設定すべきも
のである。
【0108】
【発明の効果】本発明によれば、冗長用のフューズ配線
層としてAlよりレーザ光の吸収率が高く且つ耐湿性に
優れたW等の導電体を用い、或いは、接続型の冗長手段
を用いたので、不良ビットを冗長ビットに切り換える際
のレーザ光照射に伴うクラックの発生を防止することが
でき、それによって半導体装置の信頼性を向上すること
ができる。
【図面の簡単な説明】
【図1】本発明の原理的構成の説明図である。
【図2】本発明の作用の説明図である。
【図3】本発明の第1の実施例の途中までの製造工程の
説明図である。
【図4】本発明の第1の実施例の図3以降の製造工程の
説明図である。
【図5】本発明の第2の実施例の製造工程の説明図であ
る。
【図6】本発明の第3の実施例の製造工程の説明図であ
る。
【図7】本発明の第4の実施例の製造工程の説明図であ
る。
【図8】本発明の第5の実施例の説明図である。
【図9】本発明の第6の実施例の製造工程の説明図であ
る。
【図10】本発明の第7の実施例の製造工程の説明図で
ある。
【図11】本発明の第8の実施例の製造工程の説明図で
ある。
【図12】本発明の第9の実施例の説明図である。
【図13】従来のフューズ配線層の説明図である。
【符号の説明】
1 基板 2 下地絶縁層 3 配線層 4 層間絶縁層 5 孔 6 コンタクト導電体 7 フューズ配線層 8 溝 9 配線層 10 絶縁膜 11 レーザ光 12 切断部 13 冗長用配線層 14 スリット 15 溶融接続部 21 シリコン基板 22 下地絶縁層 23 Al配線層 24 層間絶縁層 25 ビアホール 26 溝 27 Wコンタクト導電体 28 Wフューズ配線層 29 上層配線層 30 上層配線層 31 カバー膜 32 レーザ光 33 切断部 34 エッチングストッパ膜 35 ボンディング窓 36 開口部 37 ボンディングパッド 38 幅細部 39 コンタクト部 41 シリコン基板 42 層間絶縁層 43 冗長用配線層 44 スリット 45 カバー膜 46 サイドウォール 47 レーザ光 48 溶融接続部 49 接続導電層 50 下地絶縁層 51 Al配線層 52 層間絶縁層 53 ビアホール 54 分離障壁 55 溝 56 Wコンタクト導電体 57 W冗長用配線層 58 上層配線層 59 上層配線層 60 ボンディングパッド 61 カバー膜 62 ボンディング窓 63 開口部 64 幅広部 65 第1層間絶縁層 66 第2層間絶縁層 67 第3層間絶縁層 68 Alフューズ配線層

Claims (17)

    【特許請求の範囲】
  1. 【請求項1】 層間絶縁層を介して設けた上下の配線層
    を接続する孔内に埋め込んだコンタクト導電体と同じ導
    電体からなり、且つ、少なくとも前記層間絶縁層を含む
    絶縁層内に形成されたフューズ配線層を有することを特
    徴とする冗長手段を有する半導体装置。
  2. 【請求項2】 上記コンタクト導電体の厚さが、上記フ
    ューズ配線層の厚さよりも厚いことを特徴とする請求項
    1記載の冗長手段を有する半導体装置。
  3. 【請求項3】 上記フューズ配線層の一部分の幅が、前
    記フューズ配線層の他の部分より細い幅細部を有してい
    ることを特徴とする請求項1または2に記載の冗長手段
    を有する半導体装置。
  4. 【請求項4】 上記フューズ配線層上の少なくとも一部
    に、絶縁膜の厚さが周囲の絶縁膜の厚さよりも薄くなっ
    ている凹部を設けたことを特徴とする請求項1乃至3の
    いずれか1項に記載の冗長手段を有する半導体装置。
  5. 【請求項5】 上記フューズ配線層の上表面の少なくと
    も一部が露出していることを特徴とする請求項1乃至3
    のいずれか1項に記載の冗長手段を有する半導体装置。
  6. 【請求項6】 上下の配線層を分離する層間絶縁層に前
    記上下の配線層を接続する孔及びフューズ配線層用の溝
    を形成する工程、前記孔及びフューズ配線層用の溝を導
    電体で同時に埋め込む工程、及び、前記導電体上に絶縁
    膜を設ける工程を有することを特徴とする冗長手段を有
    する半導体装置の製造方法。
  7. 【請求項7】 上記孔及びフューズ配線層用の溝を導電
    体で同時に埋め込む工程が、前記導電体を全面に堆積さ
    せたのち、エッチバック、或いは、化学機械研磨法によ
    って、前記孔内及び前記フューズ配線層用の溝内以外の
    前記導電体を除去する工程からなることを特徴とする請
    求項6記載の冗長手段を有する半導体装置の製造方法。
  8. 【請求項8】 上記フューズ配線層用の溝を、上記孔と
    同時の工程で形成することを特徴とする請求項6または
    7に記載の冗長手段を有する半導体装置の製造方法。
  9. 【請求項9】 上記絶縁膜にコンタクトホールを設ける
    工程と同時に、上記フューズ配線層上の前記絶縁膜に凹
    部または開口部を設けたことを特徴とする請求項6乃至
    8のいずれか1項に記載の冗長手段を有する半導体装置
    の製造方法。
  10. 【請求項10】 スリットにより電気的に分断されてい
    る冗長用配線層を電気的に接続することによって、不良
    ビットを冗長ビットに切り換えることを特徴とする冗長
    手段を有する半導体装置。
  11. 【請求項11】 上記冗長用配線層の分断状態におい
    て、上記スリット部において前記冗長用配線層の切断端
    面の少なくとも一部が露出していることを特徴とする請
    求項10記載の冗長手段を有する半導体装置。
  12. 【請求項12】 上記冗長用配線層の少なくとも一部分
    の幅を、前記冗長用配線層の他の部分より広い幅広部を
    設けたことを特徴とする請求項10または11に記載の
    冗長手段を有する半導体装置。
  13. 【請求項13】 冗長用配線層をスリットによって分断
    する工程と、分断された冗長用配線層を電気的に接続す
    ることによって不良ビットを冗長ビットに切り換える工
    程を有することを特徴とする冗長手段を有する半導体装
    置の製造方法。
  14. 【請求項14】 上記冗長用配線層をスリットにより分
    断する工程が、上下の配線層を分離する層間絶縁層に前
    記スリットに相当する部分に設けた分離障壁で分離され
    た2つの溝を設ける工程と、前記溝を導電体で埋め込む
    工程からなることを特徴とする請求項13記載の冗長手
    段を有する半導体装置の製造方法。
  15. 【請求項15】 上記溝を形成する工程が、上記上下の
    配線層を接続するために層間絶縁層に孔を設ける工程と
    同時であり、且つ、上記溝を導電体で埋め込む工程が、
    前記孔をコンタクト導電体で埋め込む工程と同時である
    ことを特徴とする請求項14記載の冗長手段を有する半
    導体装置の製造方法。
  16. 【請求項16】 上記冗長用配線層の電気的接続を、上
    記スリット近傍の前記冗長用配線層の一部分を溶融した
    溶融接続部によって行うことを特徴とする請求項13ま
    たは14記載の冗長手段を有する半導体装置の製造方
    法。
  17. 【請求項17】 上記冗長用配線層の電気的接続を、上
    記スリット近傍に導電体を局所的に成長させることによ
    って行うことを特徴とする請求項13または14記載の
    冗長手段を有する半導体装置の製造方法。
JP19720195A 1995-08-02 1995-08-02 冗長手段を有する半導体装置及びその製造方法 Expired - Lifetime JP3489088B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP19720195A JP3489088B2 (ja) 1995-08-02 1995-08-02 冗長手段を有する半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP19720195A JP3489088B2 (ja) 1995-08-02 1995-08-02 冗長手段を有する半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH0945782A true JPH0945782A (ja) 1997-02-14
JP3489088B2 JP3489088B2 (ja) 2004-01-19

Family

ID=16370504

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19720195A Expired - Lifetime JP3489088B2 (ja) 1995-08-02 1995-08-02 冗長手段を有する半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP3489088B2 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100285757B1 (ko) * 1998-09-21 2001-04-02 윤종용 반도체장치및그제조방법
KR20020010467A (ko) * 2000-07-28 2002-02-04 다니구찌 이찌로오, 기타오카 다카시 반도체 장치 및 그 제조 방법
JP2002353311A (ja) * 2001-05-24 2002-12-06 Nec Corp 半導体装置、フューズの切断方法
KR100505567B1 (ko) * 1997-10-13 2005-09-26 삼성전자주식회사 반도체장치의리던던시셀과그제조방법
JP2007201485A (ja) * 1999-07-06 2007-08-09 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
US7834459B2 (en) 2004-10-26 2010-11-16 Rohm Co., Ltd. Semiconductor device and semiconductor device manufacturing method
JP2014170818A (ja) * 2013-03-01 2014-09-18 Toshiba Corp 集積回路装置
JP2019040963A (ja) * 2017-08-23 2019-03-14 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
US10672706B2 (en) 2017-03-07 2020-06-02 Ablic Inc. Semiconductor device

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505567B1 (ko) * 1997-10-13 2005-09-26 삼성전자주식회사 반도체장치의리던던시셀과그제조방법
KR100285757B1 (ko) * 1998-09-21 2001-04-02 윤종용 반도체장치및그제조방법
JP2007201485A (ja) * 1999-07-06 2007-08-09 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
KR20020010467A (ko) * 2000-07-28 2002-02-04 다니구찌 이찌로오, 기타오카 다카시 반도체 장치 및 그 제조 방법
JP2002353311A (ja) * 2001-05-24 2002-12-06 Nec Corp 半導体装置、フューズの切断方法
US7834459B2 (en) 2004-10-26 2010-11-16 Rohm Co., Ltd. Semiconductor device and semiconductor device manufacturing method
US8119519B2 (en) 2004-10-26 2012-02-21 Rohm Co., Ltd. Semiconductor device manufacturing method
JP2014170818A (ja) * 2013-03-01 2014-09-18 Toshiba Corp 集積回路装置
US10672706B2 (en) 2017-03-07 2020-06-02 Ablic Inc. Semiconductor device
JP2019040963A (ja) * 2017-08-23 2019-03-14 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JP3489088B2 (ja) 2004-01-19

Similar Documents

Publication Publication Date Title
US5936296A (en) Integrated circuits having metallic fuse links
JP3275875B2 (ja) 半導体装置
US6300233B1 (en) Method of making a fuse in a semiconductor device
US7556989B2 (en) Semiconductor device having fuse pattern and methods of fabricating the same
JPH1197542A (ja) 半導体装置およびその製造方法
US6268638B1 (en) Metal wire fuse structure with cavity
KR100442868B1 (ko) 반도체 소자의 퓨즈 형성방법
JP3489088B2 (ja) 冗長手段を有する半導体装置及びその製造方法
JP3485110B2 (ja) 半導体装置
KR100297141B1 (ko) 대규모 집적 반도체 장치의 다층배선구조를 형성하는 방법
JP3551944B2 (ja) 半導体装置
KR20070097764A (ko) 반도체 장치의 퓨즈 구조물 형성 방법
JP4621319B2 (ja) ヒューズ構造体およびその製造方法
JP3506369B2 (ja) 半導体集積回路装置及びその製造方法
KR100871389B1 (ko) 반도체 소자의 퓨즈 및 그의 형성방법
KR100722774B1 (ko) 반도체 장치의 퓨즈 구조물 및 그 제조 방법
JP2007201485A (ja) 半導体集積回路装置及びその製造方法
JP4097303B2 (ja) 半導体装置及びその製造方法
KR101025738B1 (ko) 반도체 장치의 퓨즈 및 그 제조방법
JPH08264654A (ja) フューズ配線を有する電子装置
KR101062820B1 (ko) 반도체 장치의 퓨즈 및 그 제조방법
US20050205965A1 (en) Semiconductor device having a fuse including an aluminum layer
JP2004111990A (ja) 半導体集積回路装置及びその製造方法
JP2023515550A (ja) 半導体構造及びその形成方法、レーザヒューズの溶断方法
KR20020027051A (ko) 웨이퍼 회전방향과 평행하게 퓨즈라인을 형성하는 반도체장치 제조방법

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030930

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081107

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081107

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091107

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101107

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101107

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111107

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111107

Year of fee payment: 8

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111107

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111107

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121107

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121107

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131107

Year of fee payment: 10

EXPY Cancellation because of completion of term