KR100505567B1 - 반도체장치의리던던시셀과그제조방법 - Google Patents

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Abstract

반도체장치의 리던던시(redundancy) 셀과 그 제조방법에 관한 것이다. 이는 먼저 (a)소정의 하부 구조물이 형성된 반도체 기판 상에 층간 절연막을 형성한다. 이어서, (b)층간 절연막 상에 감광막을 도포한 후, 층간 절연막의 소정 부위를 노출하는 감광막 패턴을 형성하기 위하여 사진 현상 공정을 진행한다. 계속하여, (c)감광막 패턴을 마스크로 이용하여 노출된 층간 절연막의 소정 두께를 식각한다. 다음, (d)감광막 패턴이 제거된 층간 절연막 상에 도전금속물질층을 형성한다. 그리고, (e)층간 절연막이 노출할 때까지 도전금속물질층을 제거하여 박막의 리던던시(redundancy) 퓨즈(fuse)를 형성한다. 마지막으로, (f)리던던시 퓨즈의 일단에 접촉하는 제1 소자를 형성하고, 제1 소자와 이격되면서 리던던시 퓨즈를 통하여 도전 연결되도록 리던던시 퓨즈의 타단에 접촉하는 제2 소자를 형성함으로써, 리던던시 퓨즈가 형성된 리던던시 셀을 제조한다. 이로써, 종래의 기술이 갖는 공정 상의 제한 요소를 극복함으로써 공정의 효율 향상과 반도체장치의 수율 향상을 도모할 수 있다.

Description

반도체장치의 리던던시 셀과 그 제조방법{Redundancy cell of semiconductor device and method of manufacturing thereof}
본 발명은 반도체장치의 리던던시(redundancy) 셀과 그 제조방법에 관한 것으로서, 특히 층간 절연막이 리세스(recess)된 부위에 금속도전물질이 채워진 퓨즈(fuse)를 구비하는 반도체장치의 리던던시(redundancy) 셀과 그 제조방법에 관한 것이다.
반도체장치를 제조함에 있어서, 경제적인 효율성을 향상시키기 위한 방법으로 현재의 일반적 추세인 반도체장치의 고밀도 고집적화에 의한 대량 생산을 들 수 있으며, 이를 위해서는 공정 진행을 위한 충분한 공정마진의 확보와 적정한 수율이 보장되어야 한다. 특히, 반도체장치의 기본 요소인 메모리 셀에서 불량 셀이 발생하는 경우 이를 대치할 수 있는 여분의 리던던시(redundancy) 셀을 여하히 구성하느냐는 반도체장치의 수율 향상과 직결되는 문제이므로 반도체장치의 리던던시(redundancy) 셀의 역할이 더욱 중요시되고 있다.
즉, 메모리 셀을 포함하는 반도체장치는 그 제조공정에서 여러 요인에 의하여 불량 셀이 발생하며, 이를 반도체장치 제조 공정의 후반 단계인 테스트 공정에 의하여 검출한 경우에 불량 셀의 리던던시(redundancy) 퓨즈(fuse)를 레이저 등을 이용하여 커트(cut)함으로써 양호한 메모리 셀을 보유할 수 있다.
이하에서 종래의 반도체장치의 리던던시(redundancy) 셀 및 그 제조방법에 관하여 첨부도면을 참조하여 설명하고 그 문제점을 살펴보기로 한다.
도 1a 내지 도 1d는 종래의 반도체장치의 리던던시(redundancy) 셀의 제조방법을 설명하기 위하여 도시한 단면도들이다. 먼저, 이들 도면에서 사용되는 참조부호를 간략하게 설명하기로 한다. 참조부호 "10"은 소정의 하부 구조물, 예컨대 소오스, 드레인 및 게이트를 기본 요소로 하는 트랜지스터가 형성된 반도체 기판을 지시하며, 참조부호 "15"는 제1 층간절연막을 지시한다. 참조부호 "20"은 금속도전물질, 예컨대 티타늄과 티타늄 질화물로 이루어진 배리어 메탈을 이용하여 형성하는 리던던시(redundancy) 퓨즈(fuse)층을 지시하며, 참조부호 "25"는 금속도전물질, 예컨대 알루미늄으로 이루어진 금속배선층을 지시하며, 참조부호 "25a 및 25b"는 금속배선층(25)을 패터닝하여 리던던시(redundancy) 퓨즈(fuse)층(20)에 의하여 도전 연결된 금속배선층 패턴을 지시한다. 한편, 참조부호 "30"은 제2 층간절연막을 지시하며, 참조부호 "30a 및 30b"는 제2 층간 절연막(30)이 패터닝된 변형물을 지시한다. 참조부호 "35"는 감광막을 지시하며, 참조부호 "35a"는 감광막(35)이 패터닝된 변형물을 지시한다. 마지막으로 참조부호 "40 및 40a"는 공정 진행 중에 형성된 각각의 개구부를 지시한다. 이하에서, 이러한 도면의 참조부호들을 토대로 종래의 기술에 대하여 설명하기로 한다.
도 1a에 따르면, 소정의 하부 구조물, 예컨대 메모리 셀이 형성된 반도체 기판(10) 상에 층간 절연막(15) 리던던시(redundancy) 퓨즈(fuse)층(20) 및 금속 도전층(25)이 순차적인 구조를 갖도록 형성한다. 도 1b에 따르면, 도 1a의 결과물 상에 제2 층간 절연막(30)과 감광막(35)을 순차로 형성한다. 도 1c에 따르면, 도 1b의 결과물의 감광막을 패터닝하여 감광막 패턴(35a)을 형성하고, 이를 식각 마스크로 이용하여 금속 도전층(25)의 소정부가 개구부(40)에 의하여 노출되도록 제2 층간 절연막 패턴(30a)을 형성한다. 도 1d에 따르면, 도 1c의 결과물의 감광막 패턴을 제거하고 제2 층간 절연막 패턴(30a)을 식각 마스크로 이용하여 리던던시(redundancy) 퓨즈(fuse)층(20)의 소정부가 개구부(40a)에 의하여 노출되도록 금속 도전층 패턴(25a 및 25b)을 형성한다.
개구부(40a)에 의하여 금속 도전층 패턴 "25a"와 "25b"는 서로 이격되어 형성되지만, 그 하부의 리던던시(redundancy) 퓨즈(fuse)층(20)에 의하여 전기적으로 접속되어 있다. 이후, 여러 후속 공정을 진행하여 도 1d의 결과물 상에 여러 층의 구조물을 형성할 수 있다. 반도체장치 제조 공정의 최종 단계에서 불량 셀로 판명되면, 리던던시(redundancy) 퓨즈(fuse)층(20)을 레이저(미도시) 등을 이용하여 커트(cut)함으로써 메모리 셀에서 고립시킴으로써 반도체장치의 수율 및 신뢰성을 향상시킬 수 있다.
그러나, 이러한 종래의 방법에서 텅스텐 실리사이드와 폴리실리콘의 복합 구조로 형성된 배선을 이용하여 리던던시(redundancy) 퓨즈(fuse)(20)를 제조한다. 그런데 이는 텅스텐 실리사이드와 폴리실리콘의 복합 구조로 형성된 배선을 사용하지 않는 로직(logic) 제품에서는 이용하기가 곤란한 문제가 있다. 이와 달리 다층 금속 배선 구조를 갖는 반도체장치의 최상부의 금속 배선을 일부 식각하여 티타늄 나이트라이드의 단일 구조 또는 티타늄 나이트라이드와 티타늄의 복합구조로 형성된 배선을 남김으로써 리던던시(redundancy) 퓨즈(fuse)(20)를 제조할 수 있다. 그러나, 이는 다층 금속 배선 구조의 최상부층의 금속 배선을 반드시 사용하여 공정을 진행하여야 하는 공정 상의 제약으로 인하여 이 또한 문제점으로 대두되고 있다.
이러한 종래의 방법으로 제조된 리던던시(redundancy) 퓨즈(fuse)가 갖는 문제점을 해결하기 위한 배경에서 본 발명은 안출되었다.
본 발명이 이루고자 하는 기술적 과제는 메모리 셀을 포함하는 반도체장치의 수율과 신뢰성 향상을 위해 형성하는 리던던시(redundancy) 셀의 리던던시(redundancy) 퓨즈(fuse)를 반도체장치의 제조공정의 전후 관계를 고려하여 효율적으로 운용하기 위함에 있으며, 이를 위하여 층간 절연막을 일부 식각한 후, 여기에 리던던시(redundancy) 퓨즈(fuse)를 형성된 것을 특징으로 하는 반도체장치의 리던던시(redundancy) 셀과 그 제조방법을 제공함에 본 발명의 목적이 있다.
전술한 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 리던던시(redundancy) 셀 및 그 제조 방법은 다음과 같다.
먼저, 본 발명이 제공하는 반도체장치의 리던던시(redundancy) 셀은 임의의 하부 구조물이 형성된 반도체 기판 전면에 적층된 제1 층간 절연막과, 상기 제1 층간 절연막의 소정 부의 상면이 소정 두께 식각된 리세스(recess) 부위에 도전 물질을 채워 형성된 리던던시(redundancy) 퓨즈(fuse)와, 상기 리던던시(redundancy) 퓨즈(fuse)의 일단에 접촉을 이루는 제1 소자 및 상기 제1 금속배선과 이격되어 형성되며, 상기 리던던시(redundancy) 퓨즈(fuse)를 통하여 상기 제1 금속배선에 도전 연결되도록 상기 리던던시(redundancy) 퓨즈(fuse)의 타단에 접촉을 이루는 제2 소자를 포함하여 구비하는 것을 특징으로 한다.
이때, 전술한 반도체장치의 리던던시(redundancy) 셀에서 상기 리던던시(redundancy) 퓨즈(fuse)는 텅스텐을 이용하여 형성하며, 상기 제1 소자 또는 제2 소자는 상기 반도체기판 상에 형성되는 임의의 반도체 소자와 전기적 접속을 이루기 위한 금속배선이나 콘택인 것이면 더욱 바람직하다.
한편, 본 발명이 제공하는 반도체장치의 리던던시(redundancy) 셀을 제조하는 방법은 다음과 같다. 먼저 (a)소정의 하부 구조물이 형성된 반도체 기판 상에 층간 절연막을 형성한다. 이어서, (b)상기 층간 절연막 상에 감광막을 도포한 후, 상기 층간 절연막의 소정 부위를 노출하는 감광막 패턴을 형성하기 위하여 포토 공정을 진행한다. 계속하여, (c)상기 감광막 패턴을 마스크로 이용하여 상기 노출된 층간 절연막의 소정 두께를 식각하여 리세스(recess) 부위를 형성한다. 다음, (d)상기 감광막 패턴이 제거된 층간 절연막 상에 도전금속물질층을 형성한다. 그리고, (e)상기 층간 절연막이 노출할 때까지 상기 도전금속물질층을 제거하여 박막의 리던던시(redundancy) 퓨즈(fuse)를 형성한다. 마지막으로, (f)상기 리던던시(redundancy) 퓨즈(fuse)의 일단에 접촉하는 제1 소자를 형성하고, 상기 제1 소자와 이격되면서 상기 리던던시(redundancy) 퓨즈(fuse)를 통하여 도전 연결되도록 상기 리던던시(redundancy) 퓨즈(fuse)의 타단에 접촉하는 제2 소자를 형성한다. 이때, 통상적으로 진행되는 후속 공정은 금속 배선 공정이다.
이때, 본 발명이 제공하는 반도체장치의 리던던시(redundancy) 셀을 제조하는 방법은 다음에 의하여 진행하면 바람직하다. 상기 (d)단계의 금속도전물질층은 배리어 메탈과 텅스텐을 이용하여 형성한다. 상기 제1 소자 또는 제2 소자는 상기 반도체기판 상에 형성되는 임의의 반도체 소자와 전기적 접속을 이루기 위한 금속 배선 또는 콘택인 것이 바람직하다. 한편, 상기 (d)단계의 금속도전물질층은 먼저 배리어 메탈을 증착한 후, 화학기상증착방법을 진행하여 배리어 메탈 상에 텅스텐을 증착한다. 그리고, 상기 (e)단계의 리던던시(redundancy) 퓨즈(fuse)는 상기 (d)단계에 의하여 형성된 텅스텐층을 화학기계적 연마방법 또는 에치백 방법을 이용하여 제거하여 형성한다.
이하에서는 전술한 본 발명에 따른 일 실시예를 첨부도면을 참조하면서 보다 구체적이고 상세하게 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 일 실시예를 설명하기 위하여 도시한 단면도들이다. 이들 도면에서 참조부호 "110"은 소정의 하부 구조물, 예컨대 소오스, 드레인 및 게이트를 기본 요소로 하는 트랜지스터가 형성된 반도체 기판을 지시하며, 참조부호 "115"는 상기 반도체 기판에 형성된 하부 구조물이 그 상부에 형성되는 다른 구조물과의 전기적 단락을 형성하기 위하여 형성하는 층간 절연막을 지시한다. 참조부호 "120"을 제1 감광막을 지시하며, 참조부호 "120a"는 제1 감광막(120)이 패터닝된 제1 감광막 패턴을 지시한다. 참조부호 "115a"는 제1 감광막 패턴(120a)에 의하여 노출된 층간 절연막의 소정 부위를 식각하여 리세스(recess)된 층간절연막을 지시한다. 참조부호 "130"은 제2 감광막 패턴을 지시하며, 참조부호"115b"는 제2 감광막 패턴(130)을 마스크로 이용하여 식각공정을 진행하여 리세스(recess)된 층간절연막(115a)을 관통하는 제2 개구부(135)가 형성된 층간 절연막을 지시한다. 참조부호 "140"은 층간절연막(115b)의 리세스(recess)된 부위에 도전 물질을 채워 형성한 리던던시(redundancy) 퓨즈(fuse)층을 지시하며, 참조부호 "145"는 반도체 기판(110)과 도전 연결을 위한 콘택을 지시한다. 마지막으로, 참조부호 "150a 및 150b"는 제3 개구부(155)에 의한 소정의 거리를 두고 이격되어 형성되며, 오로지 리던던시(redundancy) 퓨즈(fuse)층(140)에 의하여 도전 연결된 금속도전물질을 지시한다. 이하에서, 이러한 참조부호를 토대로 각각의 도면에서 본 발명의 일 실시예에 대하여 구체적으로 설명하기로 한다.
도 2a에 따르면, 반도체 기판(110) 상에 층간 절연막(115)과 제1 감광막(120)을 순차로 적층한다. 도 2b에 따르면, 제1 감광막(120)에 사진 식각공정을 진행하여 제1 감광막 패턴(120a)을 형성하고, 이를 마스크로 이용하여 층간 절연막(115) 소정 깊이 식각하여 리세스(recess)된 층간 절연막(115a)을 형성한다. 이로써, 반도체 기판(110) 상에 적층된 물질층에 제1 개구부(125)를 형성한다. 도 2c에 따르면, 리세스(recess)된 층간 절연막(115a) 상에 제2 감광막을 도포한 후, 사진 현상 공정을 진행하여 제2 감광막 패턴(130)을 형성하고, 이를 마스크로 이용하여 노출된 리세스(recess)된 층간 절연막을 제거하여 그 하부의 반도체 기판(110)을 노출하는 제2 개구부(135)를 형성한다. 도 2d에 따르면, 층간 절연막(115b)의 리세스(recess)된 부위 및 제2 개구부(135)를 도전 물질로 채워 리던던시(redundancy) 퓨즈(fuse)층(140)과 콘택(145)을 각각 형성한다. 이후, 금속 공정을 진행하여 금속도전물질층 패턴(150a 및 150b)을 형성한다. 이때, 리던던시(redundancy) 퓨즈(fuse)층(140)은 제3 개구부(155)에 의하여 이격되어 형성된 금속도전물질층 패턴(150a 및 150b)을 상호 도전 연결되도록 한다.
구체적으로, 금속도전물질층 패턴(150a 및 150b)은 배리어 메탈(barriar metal)과 텅스텐을 이용하여 형성할 수 있다. 상기 제1 소자 또는 제2 소자는 상기 반도체기판 상에 형성되는 임의의 반도체 소자와 전기적 접속을 이루기 위한 금속 배선 또는 콘택인 것이 바람직하며, 더 나아가 임의의 반도체 소자(메모리 셀)일 수도 있다. 한편, 금속도전물질층 패턴(150a 및 150b)은 먼저 배리어 메탈을 증착한 수 텅스텐을 화학기상증착방법을 이용하여 형성한 후, 이를 화학기계적 연마방법 또는 에치백 방법을 이용하여 제거하여 형성하는 것이 바람직하다.
이상에서와 같이 본 발명에 따른 실시예를 첨부도면을 참조하면서 설명한 것은 본 발명을 한정하기 위함이 아니며, 본 발명에 관련한 산업기술분야에서 평균적 지식을 가진 자에 의하여 본 발명과 동일성 범주에 속하는 다른 태양으로의 변형이 가능함은 당연하다.
전술한 본 발명은 반도체장치의 리던던시(redundancy) 퓨즈(fuse)를 갖는 리던던시(redundancy) 셀과 그 제조 방법에 관한 것으로서, 이로써, 종래의 기술이 갖는 공정 상의 여러 제한 요소를 극복함으로써 공정의 효율 향상과 반도체장치의 수율 향상을 도모할 수 있다.
도 1a 내지 도 1d는 종래의 반도체장치의 리던던시(redundancy) 셀의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 2a 내지 도 2d는 본 발명에 따른 일 실시예를 설명하기 위하여 도시한 단면도들이다.

Claims (7)

  1. (a)소정의 하부 구조물이 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계;
    (b)상기 층간 절연막 상에 감광막을 도포한 후, 상기 층간 절연막의 소정 부위를 노출하는 감광막 패턴을 형성하기 위하여 포토 공정을 진행하는 단계;
    (c)상기 감광막 패턴을 마스크로 이용하여 상기 노출된 층간 절연막의 소정 두께를 식각하여 리세스(recess) 부위를 형성하는 단계;
    (d)상기 감광막 패턴이 제거된 층간 절연막 상에 배리어 메탈과 텅스텐으로 이루어진 도전금속물질층을 형성하는 단계;
    (e)상기 층간 절연막이 노출할 때까지 상기 도전금속물질층을 제거하여 박막의 리던던시(redundancy) 퓨즈(fuse)를 형성하는 단계; 및
    (f)상기 리던던시(redundancy) 퓨즈(fuse)의 일단에 접촉하는 제1 소자를 형성하고, 상기 제1 소자와 이격되면서 상기 리던던시(redundancy) 퓨즈(fuse)를 통하여 도전 연결되도록 상기 리던던시(redundancy) 퓨즈(fuse)의 타단에 접촉하는 제2 소자를 형성하는 단계를 포함하여 진행하는 것을 특징으로 하는 반도체장치의 리던던시(redundancy) 셀의 제조방법.
  2. 제1항에 있어서, 상기 제1 소자 또는 제2 소자는 상기 반도체기판 상에 형성되는 임의의 반도체 소자와 전기적 접속을 이루기 위한 금속 배선인 것을 특징으로 하는 반도체장치의 리던던시(redundancy) 셀의 제조방법.
  3. 제2 항에 있어서, 상기 제1 소자 또는 제2 소자는 상기 반도체기판 상에 형성되는 임의의 반도체 소자와 전기적 접속을 이루기 위한 콘택인 것을 특징으로 하는 반도체장치의 리던던시(redundancy) 셀의 제조방법.
  4. 제1항에 있어서, 상기 (d)단계의 금속도전물질층은 먼저 배리어 메탈을 증착한 수 텅스텐을 화학기상증착방법을 이용하여 형성하는 것을 특징으로 하는 반도체장치의 리던던시(redundancy) 셀의 제조방법.
  5. 제1항에 있어서, 상기 (e)단계의 리던던시(redundancy) 퓨즈(fuse)는 상기 (d)단계에 의하여 형성된 텅스텐층을 화학기계적 연마방법 또는 에치백 방법을 이용하여 제거하여 형성하는 것을 특징으로 하는 반도체장치의 리던던시(redundancy) 셀의 제조방법.
  6. 제5항에 있어서, 상기 제1 소자 또는 제2 소자는 상기 반도체기판 상에 형성되는 임의의 반도체 소자와 전기적 접속을 이루기 위한 금속 배선인 것을 특징으로 하는 반도체장치의 리던던시(redundancy) 셀의 제조방법.
  7. 제6항에 있어서, 상기 제1 소자 또는 제2 소자는 상기 반도체기판 상에 형성되는 임의의 반도체 소자와 전기적 접속을 이루기 위한 콘택인 것을 특징으로 하는 반도체장치의 리던던시(redundancy) 셀의 제조방법.
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