KR960011250B1 - 반도체 접속장치 제조방법 - Google Patents

반도체 접속장치 제조방법 Download PDF

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Abstract

내용없음.

Description

반도체 접속장치 제조방법
제1도는 콘택영역에서 여러가지 요인을 고려하여 비트선의 폭을 비콘택 영역 보다 크게 구비하여 비트선을 배치한 것을 도시한 평면도.
제2도는 콘택영역과 비콘택영역에서 비트선의 선폭을 동일한 미세선폭으로 구비하여 비트선들을 배치한 것을 도시한 평면도.
제3a 내지 제3c도는 콘택영역과 비콘택영역에서 비트선의 선폭을 동일한 미세선폭으로 구비하면서 상부도전배선을 형성하는 과정을 도시한 접속장치의 단면도.
제4a도 내지 제4c도는 콘택영역과 비콘택영역에서 비트선의 선폭을 동일한 미세선폭으로 구비하면서 콘택홀에 단순히 플러그를 구비한 다음, 상부도전배선을 형성하는 과정을 도시한 접속장치의 단면도.
제5a도 내지 제5c도는 본 발명의 제1실시예에 의해 콘택영역과 비콘택영역에서 비트선의 선폭을 동일한 미세선폭으로 구비하면서 콘택홀에 돌출되는 플러그를 구비하고 상부도전배선을 형성하는 과정을 도시한 접속장치의 단면도.
제6a도 내지 제6c도는 본 발명의 제2실시예에 의해 콘택영역과 비콘택영역에서 비트선의 선폭을 동일한 미세선폭으로 구비하면서 콘택홀에 돌출되는 플러그를 구비하고 상부도전배선을 형성하는 과정을 도시한 접속장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 소자분리 절연막
3 : 전극용 확산영역 4 : 층간절연막
5,6 : 플러그 7 : 전도물질
7' : 비트선 9 : 콘택홀
10 : 손상부분 17 : 전도물질
17' : 비트선 20 : 제1전도물질
30 : 희생막
본 발명은 반도체 접속장치 제조방법에 관한 것으로, 특히 하부전도선에 상부전도선을 접속할때 상부전도선의 선폭을 콘택영역과 비콘택영역에서 동일한 미세선폭으로 형성하여 접속장치의 면적을 줄일 수 있는 반도체 접속장치 제조방법에 관한 것이다.
일반적으로 반도체장치 제조에 있어서 상부전도선을 하부전도선과 연결하기 위하여 하부전도선 상부에 콘택홀을 형성한 후 상부전도선을 형성할 때 상부전도선이 콘택홀을 완전히 오버랩해야 하며 그렇지 않을 경우 상부전도선을 패턴하는 과정에서 콘택홀 저부의 하부전도선이 함께 식각되어 손상을 입게되어 반도체 장치가 불량하게 된다.
한편, 상부전도성이 항상 콘택홀을 오버랩하기 위해서는 선폭의 변화(CD variation), 웨이퍼상에 패턴을 형성할 때 발생되는 오정렬(misalignment)등을 고려하여야 하며 이러한 항목이 고려된 만큼 접속장치의 면적이 증가된다.
따라서, 본 발명은 상기와 같이 접속장치의 면적이 증대되는 것을 해소하기 위하여 콘택영역과 비콘택영역에서 비트선의 선폭을 동일한 미세선폭으로 구비하면서 하부도전선이 손상되지 않도록 하는 반도체 접속장치를 제조하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 반도체 접속장치 제조방법에 있어서, 실리콘기판 상부에 전극용 확산영역을 형성하고, 그 상부에 층간절연막과 희생막을 적층하는 단계와, 상기 확산영역이 노출되는 콘택홀을 형성하고, 콘택홀에 매립되는 전도물질 플러그를 형성하는 단계와, 상기 희생막을 제거하여 상기 층간절연막의 표면보다 상기 플러그가 돌출되도록 하고, 상기 플러그를 포함하는 전체 구조상부에 전도물질을 적층하는 단계와, 콘택영역과 비콘택영역에서 배선의 선폭을 동일한 미세선폭으로 구비하며, 상기 플러그에 접촉되도록 상부배선이 구비되는 배선 마스크를 형성하는 단계와, 상기 배선 마스크를 이용하여 노출되는 전도물질을 식각하여 상기 플러그를 통해 상기 전극용 확산영역에 콘택되는 상부 배선을 형성하는 단계로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다. 본 발명의 실시예에서 편의상 상부도전선은 DRAM의 비트선으로 설정하고, 하부도전선은 소오스/드레인 전극용 확산영역으로 적용하여 설명하기로 한다.
제1도는 종래의 방법에 의해 설계되는 접속장치의 평면도로서, 비트선 마스크(60)에서 콘택영역에 형성될 비트선의 폭을 여러가지 요인을 고려하여 비트선 콘택마스크(50)를 완전히 오버랩하도록 배치하여 접속장치의 면적이 증가됨을 도시한다.
제2도는 본 발명에 의한 설계되는 접속장치의 평면도로서, 비트선 마스크(60)에서 콘택영역에 형성될 비트선의 폭을 여러가지 요인을 고려하지 않고 여 구비하여 비트선 마스크(60)이 콘택마스크(50)를 완전히 오버랩되지 않게되나 접속장치의 면적이 감소됨을 도시한다.
제3a도 내지 제3c도는 콘택영역과 비콘택영역에서 비트선의 선폭을 동일한 미세선폭으로 구비하면서 비트선을 형성하는 과정을 도시한 단면도이다.
제3a도는 실리콘기판(1) 상부에 소자분리 절연막(2)과 전극용 확산영역(3)을 형성하고 전체적으로 층간절연막(4)을 적층한 후 전극용 확산영역(3)이 노출되는 콘택홀(9)을 형성한 단면도이다.
제3b도는 상기 콘택홀(9)을 포함하는 전체구조상부에 전도물질(7)을 적층하고, 비트선 마스크(60)를 형성한 단면도로서, 상기 콘택홀(9) 상부에 비트선 마스크(60)가 완전히 오버랩되지 않는 것을 나타내었다.
제3c도는 노출된 전도물질(7)을 식각하여 비트선(7')을 형성하고, 상기 비트선 마스크(60)를 제거한 단면도로서 콘택홀(9) 상부에서 비트선 마스크(60)에 의해 오버랩되지 않는 전도물질(7)이 식각되면서 저부의 전극용 확산영역(3)까지 식각되어 손상부분(10)이 형성됨을 나타낸다.
제4a도 내지 제4c도는 콘택영역과 비콘택영역에서 비트선의 선폭을 동일한 미세선폭으로 구비하면서 콘택홀에 단순히 플러그를 구비한 다음, 상부도전배선을 형성하는 과정을 도시한 단면도이다.
제4a도는 실리콘기판(1) 상부에 소자분리 절연막(2), 전극용 확산영역(3)을 형성하고 전체적으로 층간절연막(4)을 적층한 다음 전극용 확산영역(3)에 비트선 콘택홀(9)을 형성하고, 상기 콘택홀(9)에 매립되는 전도물질 플러그(5)를 형성한 단면도로서, 통상적으로 전도물질 플러그(5)는 전체적으로 전도물질을 증착하고 에치백 공정으로 전도물질의 일정두께를 식각하여 형성하게 되는데 이때 플러그(5)의 높이는 층간절연막(4)의 상부면 보다 낮게 형성된다.
제4b도는 전체적으로 전도물질(7)을 적층한 후 비트선 마스크(60)를 형성한 단면도로서, 비트선 마스크(60)가 비트선 콘택홀(9) 상부에서 완전히 오버랩되지 않음을 도시한다.
제4c도는 비트선 마스크(60)를 이용하여 노출된 전도물질(7)을 식각하여 비트선(7')을 형성하고 상기 비트선 마스크(60)를 제거한 단면도로서, 상기 전도물질(7) 식각시 식각 균일도(Uniformity), 층간절연막(4)의 단차등으로 과도식각(overetch)을 실시하게 되는데 이때 콘택홀(9)상부에 노출된 플러그(5)가 함께 식각되면서 식각된 플러그(5')의 저부에 전극용 확산영역(3)까지 식각되어 손상부분(10)이 발생될 수가 있다.
제5a도 내지 제5c도는 본 발명의 제1실시예에 의해 콘택영역과 비콘택영역에서 비트선의 선폭을 동일한 미세선폭으로 구비하면서 콘택홀에 돌출되는 플러그를 구비하고 비트선을 형성하는 과정을 도시한 단면도이다.
제5a도는 실리콘기판(1) 상부에 소자분리 절연막(2), 전극용 확산영역(3)을 형성하고, 전체적으로 층간절연막(4)과 희생막(30)을 적층한 후, 전극용 확산영역(3)이 노출되는 콘택홀(9)을 형성하고, 콘택홀(9)에 매립되는 전도물질 플러그(6)를 형성한 단면도로서, 희생막(30)은 층간절연막(4)과 식각선 택비가 다른 물질을 사용한다. 예를 들어 희생막(30)은 예를 들어 PSG(phospho silicate glass) 또는 BPSG로 형성하고, 상기 층간절연막(4)은 USG(undoped silicate glass)으로 형성한다. 상기 전도물질 플러그(6)는 실리콘막을 두껍세 적층하여 블랭킷 에치백 식각하거나, 실리콘 혹은 금속성분막 예를들어 텅스텐등을 선택적으로 증착하여 콘택홀(9)에 매립할 수도 있다.
제5b도는 상기 희생막(30)을 제거하고, 그 상부에 전도물질(7)을 적층한 후, 비트선 콘택홀(9)에 완전히 오버랩되지 않는 미세 선폭을 갖는 비트선 마스크(60)를 형성한 단면도로서, 상기 희생막(30)을 제거하면 전도물질 플러그(6)가 층간절연막(4) 상부 표면보다 높게 돌출된다.
제5c도는 노출된 전도물질(7)을 식각하여 비트선(7')을 형성하고, 상기 비트선 마스크(60)을 제거한 단면도로서, 콘택홀(9) 상부에 비트선 마스크(60)에 의해 노출되는 전도물질(7)이 식각되면서 하부의 전도물질 플러그(6)도 함께 식각되나 전도물질 플러그(6)가 상기 층간절연층(4)보다 훨씬 돌출된 상태에서 식각됨으로 인하여 제5C도에 도시된 바와 같이 콘택홀(9)에 일정두께가 식각된 플러그(6')가 남게되어 전극용 확산영역(3)은 식각되지 않게 된다.
즉, 상기 제4a도 내지 제4c도에 도시된 접속장치에서 확산영역이 식각되는 것을 해소하기 위하여 층간절연막 상부에 희생막을 증착하였다가 플러그를 형성한 다음, 제거함으로서 플러그의 높이가 증대되어 비트선을 형성하기 위한 식각공정시 콘택홀에서 노출된 플러그가 완전히 식각되는 것을 방지할 수가 있는 것이다.
제6a도 내지 제6c도는 본 발명의 제2실시예에 의해 콘택영역과 비콘택영역에서 비트선의 선폭을 동일한 미세선폭으로 구비하면서 콘택홀에 돌출되는 플러그를 구비하고 비트선을 형성하는 과정을 도시한 단면도이다. 본 발명의 제2실시예는 본 발명의 제1실시예에서 상기 층간절연막과 희생막 사이에 전도물질을 증착하는 방법이다.
제6a도는 실리콘기판(1) 상부에 소자분리 절연막(2), 전극용 확산영역(3)을 형성하고 그 상부에 층간절연막(4), 제1전도물질(20), 희생막(30)을 순차적으로 적층한 후, 전극용 확산영역(3)이 노출되는 콘택홀(9)을 형성하고 상기 콘택홀(9)에 매립되는 전도물질 플러그(6)를 형성한 단면도이다.
상기 제1전도물질(20)은 상기 희생막(30)을 식각할 때 식각베리어 역할을 하게 된다.
제6b도는 상기 희생막(30)을 제거하여 상기 제1전도물질(20)을 노출시키는 동시에 상기 전도물질 플러그(6)가 돌출되도록 한 다음, 전체적으로 제2전도물질(17)을 적층한 후, 비트선 마스크(60)를 형성한 단면도이다.
제6c도는 비트선 마스크(60)를 이용하여 노출된 제2전도물질(17)과 하부의 제1전도물질(20)을 식각하여 비트선(17')을 형성한 단면도로서, 콘택홀상에서 비트선 마스크(60)에 의해 노출되는 제2전도물질(17)을 식각하면서 노출되는 전도물질 플러그(6)도 함께 식각되나 전도물질 플러그(6)가 상기 층간절연층(4) 보다 훨씬 돌출된 상태에서 식각됨으로 인하여 제6C도에 도시된 바와 같이 콘택홀(9)에 일정두께가 식각된 플러그(6')가 남게되어 전극용 확산영역(3)은 식각되지 않게 된다.
상기한 본 발명에 의하면 콘택영역과 비콘택영역에서 상부 배선의 선폭을 동일한 미세선폭으로 구비하면서도 하부 도전선이 손상되지 않기 때문에 접속장치의 면적을 감소시켜 반도체소자의 고집적화에 지여할 수가 있다.

Claims (5)

  1. 반도체 접속장치 제조방법에 있어서, 실리콘기판 상부에 전극용 확산영역을 형성하고, 그 상부에 층간절연막과 희생막을 적층하는 단계와, 상기 확산영역이 노출되는 콘택홀을 형성하고, 콘택홀에 매립되는 전도물질 플러그를 형성하는 단계와, 상기 희생막을 제거하여 상기 층간절연막의 표면보다 상기 플러그가 돌출되도록 하고, 상기 플러그를 포함하는 전체 구조상부에 전도물질을 적층하는 단계와, 콘택영역과 비콘택영역에서 배선의 선폭을 동일한 미세선폭으로 구비하며, 상기 플러그에 접촉되도록 상부 배선이 구비되는 배선 마스크를 형성하는 단계와, 상기 배선 마스크를 이용하여 노출되는 전도물질을 식각하여 상기 플러그를 통해 상기 전극용 확산영역에 콘택되는 상부 배선을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 접속장치 제조방법.
  2. 제1항에 있어서, 상기 층간절연막과 희생막 사이에 전도물질을 적층하는 단계를 포함하는 반도체 접속장치 제조방법.
  3. 제1항에 있어서, 상기 희생막은 층간절연막과 식각선택비가 다른 것인 것을 특징으로 하는 반도체 접속장치 제조방법.
  4. 제1항에 있어서, 상기 전도물질 플러그는 실리콘막 또는 텅스텐으로 노출된 확산영역에 선택적으로 성장시키는 것을 특징으로 하는 반도체 접속장치 제조방법.
  5. 반도체 접속장치 제조방법에 있어서, 하부전도선 상부에 층간절연막, 희생막을 적층한 후, 상기 하부도전선이 노출되는 콘택홀을 형성하고, 상기 콘택홀에 매립되는 전도물질 플러그를 형성하는 단계와, 상기 희생막을 제거하여 상기 플러그를 층간절연막의 표면보다 돌출되도록 하고, 상기 플러그를 포함하는 전체구조상부에 전도층을 증착하는 단계와, 상기 전도층 상부에 콘택영역과 비콘택영역에서 배선의 선폭을 동일한 미세선폭으로 구비하는 상부전도선 마스크를 형성하는 단계와, 상부전도선 마스크를 사용하여 노출되는 전도층을 식각하여 플러그를 통하여 하부도전선에 콘택되는 상부 도전선을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 접속장치 제조방법.
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