KR100243290B1 - 배선층의 이동을 방지할 수 있는 구조의 반도체장치 - Google Patents

Abstract

배선층의 이동을 방지할 수 있는 구조의 반도체 장치가 개시되어 있다. 이 반도체 장치는 순차적으로 적층된 제1 도전층, 절연층 및 제2 도전층을 구비한다. 또한, 이 절연층에 형성되며 제2 도전층과 제1 도전층을 전기적으로 연결시키는 제1 콘택들과, 제1 도전층이 노출되지 않도록 절연층내에 형성되며 제1 콘택들 사이에 형성된 제2 콘택을 구비한다. 특히, 제2 콘택은 제1 콘택들의 사이의 거리가 10㎛ 이상일 때 형성하며, 그 크기는 제1 콘택의 크기보다 10 ∼ 30％ 정도 작다.

Description

배선층의 이동을 방지할 수 있는 구조의 반도체 장치{Semiconductor device having a sturucture of wring for preventing shift of wiring layer}

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 배선 구조에 관한 것이다.

반도체장치의 고집적화에 따라 단위소자의 크가가 작아지고 있다. 그런데, 각 단위소자의 도전층 및 절연층의 두께를 단위소자의 크기 감소율만큼 축소시키지 않을 경우, 소자 표면의 요철이 심하게 되어 도전층 및 절연층 형성 공정후의 사진식각 공정에서 패턴불량이 야기된다. 그러나, 도전층 및 절연층의 두께의 감소는 반도체 장치의 전기적 특성 및 신뢰성에 영향을 줄 수 있다.

따라서, 이러한 문제점을 해결하기 위한 방법으로서 흐름성이 있는(reflowable) 절연막인 보론-인을 함유한 실리콘(BPSG) 또는 인을 함유한 실리콘(PSG) 막등을 이용한 평탄화방법, 화학 기상증착(CVD)법과 에치백(etchback) 공정을 통한 평탄화방법 및 스핀 온 글래스(Spin On Glass; SOG)를 이용한 평탄화방법 등을 이용하여 소자 표면의 평탄화를 이루고있다. 이 중 CVD법과 에치백 공정을 이용한 평탄화방법은 CVD법에 의해 형성된 막질의 다공성, 에치백 공정의 재현성 및 복잡성, 그리고 원하지 않는 입자로 인한 오염가능성의 문제가 있다. 그리고, SOG를 이용한 평탄화방법은 후속 열처리 공정시 SOG내에 함유되어 있던 수소의 거동으로 인하여 트랜지스터 및 소자분리영역의 전기적 특성에 악영향을 줄 수 있다. 반면, 흐름성이 있는 절연막을 이용하는 첫번째 방법은 비교적 안정된 막질의 특성과 우수한 평탄화기술로 일반적으로 사용되고 있다.

흐름성이 있는 절연막을 이용하는 첫번째 방법을 BPSG 또는 PSG 막을 2회 이상 사용하는 공정에 적용하는 경우에는, 두번째 절연막을 증착한 후 평탄화를 위해 후속열처리 공정을 실시해야한다. 그런데, 상기 열처리 공정이 이미 형성되어 있는 제1 절연막을 재차 유동시키므로 제1 절연막상에 형성되어 있는 도전막 패턴이 이동하는 문제가 발생한다. 이를 도 1a 및 도 1b, 도 2를 참조하여 설명한다.

도 1a 및 도 1b는 종래의 반도체 장치의 배선층 형성방법을 설명하기 위한 평면도이며, 도 2는 도 1a의 A-A'에 따른 단면도와 도 1b의 B'-B'에 따른 단면도를 나타낸다. 도 2에서 점선으로 표시된 부분은 도 1b의 B'-B'에 따른 단면도를 나타낸다.

도 1a를 참조하면, 제1 도전층 패턴(3)의 에지(edge)와 제2 도전층 패턴(5)의 에지가 서로 접하고 있다.

도 1b를 참조하면, 제2 도전층 패턴(5)의 상, 하에 제1 도전층 패턴(3)이 접하고 있으며, 제2 도전층 패턴(5)은 제1 도전층 패턴(3)보다 길고, 그 단부에는 또 다른 도전층 패턴(4)이 배치되어 있다. 상기 도전층 패턴(4)의 에지는 도 1a에 도시된 경우와 같이 제2 도전층 패턴(5)의 에지와 접하고 있다. 미설명된 도면부호 "10"은 제2 도전층(5)과 반도체기판의 활성영역(1')을 연결하는 콘택홀을 형성하기 위한 마스크패턴을 나타낸다.

도 2는 도 1a 및 도 1b의 평면도를 이용하여 배선층이 형성된 반도체기판의 단면도이다.

도 2를 참조하면, 반도체기판(1)의 활성영역(도 1a 및 도 1b의 참조번호 1')에 제1 도전층 패턴(3)이 형성되어 있고, 그 위에 절연층(2)이 형성되어 있다. 상기 절연층(2) 위에는 제2 도전층 패턴(5)이 형성되어 있다. 도면에서, 참조부호 "A"와 "E"는 상기 절연층(2) 위의 평탄한 영역을 나타내고, "C"는 제1 도전층 패턴(3)위의 평탄한 영역을 나타내며, "B"와 "D"는 제1 도전층 패턴(3)에 의해 단차가 형성된 절연층위의 영역을 나타낸다.

상기 제2 도전층 패턴위에 형성될 절연층의 열처리 공정과 관련하여 살펴보면, 영역 A, C 및 E는 각각 평탄한 영역이므로 이 영역에 제2 도전층 패턴(5)이 형성되어 있으면 상기 열처리 공정시 제2 도전층 패턴의 이동이 일어나지 않는다. 그러나, 도 1a 및 도 1b에 도시된 바와 같이, 제1 도전층 패턴(3)과 제2 도전층 패턴(5)의 에지가 서로 접하고 있으므로 제2 도전층 패턴(5)은 절연층(2)의 경사면에 형성된다. 따라서, 제2 도전층 패턴 위에 형성될 절연층에 열처리 공정을 실시하게되면, 제2 도전층 패턴의 이동이 발생하여 제2 도전층 패턴(5)이 A영역쪽으로 이동하게 된다. 이로 인하여 제2 도전층 패턴과 후속공정에서 형성될 금속 접촉구의 오버랩 마진 (overlap margin)이 없어지거나, 제2 도전층 패턴 위에 형성되는 접촉구가 빠져 나가 대기전류가 흐르게 되는 문제가 발생한다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 2회이상의 열처리를 받는 절연층을 가지는 반도체 장치에 있어서 절연층 위에 형성되는 도전층 패턴의 이동을 방지할 수 있는 구조의 반도체 장치를 제공하는 것이다.

도 1a 및 도 1b는 종래의 반도체 장치의 배선층 형성방법을 설명하기 위한 평면도이다.

도 2는 도 1a의 A-A'에 따른 단면도와 도 1b의 B'-B'에 따른 단면도를 나타낸다.

도 3은 본 발명의 바람직한 일 실시예에 의한 반도체 장치를 설명하기 위한 평면도이다.

도 4a 내지 도 4d 본 발명의 바람직한 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.

도 5는 본 발명의 다른 실시예에 의한 반도체 장치를 설명하기 위한 평면도이다.

상기 과제를 이루기 위하여 본 발명에 의한 반도체 장치는, 순차적으로 적층된 제1 도전층, 절연층 및 제2 도전층과, 상기 절연층에 형성되며, 상기 제2 도전층과 제1 도전층을 전기적으로 연결시키는 제1 콘택들, 및 상기 제1 도전층이 노출되지 않도록 상기 절연층내에 형성되며, 상기 제1 콘택들 사이에 형성된 제2 콘택을 구비하는 것을 특징으로 한다.

이 때, 상기 제2 콘택은 상기 제1 콘택들의 사이의 거리가 10㎛ 이상일 때 형성하며, 그 크기는 제1 콘택의 크기보다 10 ∼ 30％ 정도 작은 것이 바람직하다.

상기 과제를 이루기 위하여 본 발명에 의한 반도체 장치는 제1 도전층, 절연층, 상기 절연층에 형성되며, 상기 제1 도전층의 일부를 노출시키는 제1 콘택홀, 및 상기 제1 콘택홀을 통해 상기 제1 도전층과 연결된 제2 도전층을 구비하는 반도체 장치에 있어서, 상기 제1 도전층의 에지와 상기 제2 도전층의 에지가 상기 제1 및 제2 도전층의 신장 및 수직 방향으로 소정 거리 이격되어 있으며, 제2 도전층의 양단부에 형성된 제2 콘택을 구비하는 것을 특징으로 한다.

이 때, 상기 제2 콘택중 하나는 필드산화막 위에 형성되고 다른 하나는 상기 제2 도전층외의 도전층과 접촉되지 않도록 형성되는데, 상기 필드산화막위에 형성된 제2 콘택의 크기는 다른 제2 콘택의 크기의 90％ 이하인 것이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.

도 3은 본 발명의 바람직한 일 실시예에 의한 반도체 장치를 설명하기 위한 평면도이다.

도 3을 참조하면, 반도체기판(또는 하부 도전층)과 배선층(또는 상부 도전층)을 전기적으로 연결시키기 위한 콘택홀(CH1, CH3; 이하 정상 콘택홀이라 칭함) 사이에 상기 정상 콘택홀의 크기보다 10∼30％ 정도 작은 크기의 콘택홀(CH2)이 배치되어 있다. 이 콘택홀(CH2)은 절연층에 대한 열처리 공정시 배선층의 이동을 방지하기 위한 콘택홀(이하, 고정 콘택홀이라 칭함)이다. 이렇게 고정 콘택홀의 크기를 정상 콘택홀보다 작게 하는 이유는, 배선층과 반도체기판(또는 상부 도전층과 하부 도전층)을 연결하는 콘택홀을 형성하기 위한 사진공정에서 고정 콘택이 형성될 부분에서 포토레지스트가 완전히 오픈(open) 않도록 함으로써 실질적으로 반도체기판(또는 하부 도전층)의 표면이 노출되지 않도록 하기 위한 것이다. 즉, 고정 콘택이 절연층 내에만 형성되도록 함으로써 소자의 전기적 특성에 미치는 영향을 배제하기 위한 것이다. 특히, 상기 고정 콘택홀은 상부 배선층에서 정상 콘택홀 사이의 거리가 10㎛ 이상일 경우에 형성하는 것이 바람직하다.

도 4a 내지 도 4d 본 발명의 바람직한 실시예에 의한 반도체 장치의 배선층 형성방법을 설명하기 위한 단면도들이다.

도 4a를 참조하면, 반도체기판(100) 상에 통상의 소자분리 공정을 적용하여 활성영역과 비활성영역을 구분하는 소자분리막(10)을 형성한다. 이어서, 상기 반도체기판 상에 게이트절연막(12), 게이트전극(14) 및 소오스/ 드레인(16)을 구비하는 트랜지스터 및 스페이서(18)를 통상의 제조공정을 이용하여 형성한다. 다음에, 상기 트랜지스터를 다른 도전층과 절연시키기 위하여 결과물의 전면에 제1 절연막(20)을 형성한 후, 평탄화를 위하여 흐름성이 있는 절연막, 예를 들어 BPSG 또는 PSG를 증착하여 제2 절연막(22)을 형성한다.

도 4b를 참조하면, 제2 절연막(22)이 형성된 결과물의 전면에 포토레지스트를 도포한 후, 도 3의 마스크패턴을 이용한 노광 및 현상공정을 실시하여 반도체기판의 활성영역과 배선층을 접속시키는 콘택홀을 형성하기 위한 포토레지스트 패턴(24)을 형성한다. 이 때, 정상 콘택이 형성될 부위, 즉 비트라인과 드레인을 접속시키는 비트라인 콘택홀이 형성될 영역에서는 포토레지스트의 개구부(26)가 정확하게 형성되었으나, 고정 콘택홀이 형성될 부위에서는 바닥으로 갈수록 포토레지스트 개구부(28)의 크기가 작아지고 포토레지스트의 프로파일이 기울어진 상태를 나타낸다. 또한, 개구부(26)내에 포토레지스트의 스컴(scum)이 존재하여 정상 콘택홀이 형성될 영역에 형성된 개구부(26)에 비해 그 크기가 작아진 것을 알 수 있다.

도 4c를 참조하면, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제2 절연막(22)을 이방성식각하여 반도체기판(100)의 활성영역과 배선층을 접속시키기 위한 콘택홀(CH1, CH3)을 형성한 다음, 포토레지스트 패턴을 제거한다. 이 때, 도시된 바와 같이, 정상 콘택홀(CH1, CH3)은 정확하게 형성되었으나, 고정 콘택홀(CH2)은 크기가 작고 절연막(22)이 완전히 식각되지 않고 절연막의 상부에만 콘택홀이 형성되었다. 이는, 포토레지스트 개구부의 크기가 정상 콘택이 형성될 부분의 개구부보다 크기가 작고 그 내부에 포토레지스트가 존재하여 콘택홀을 형성하기 위한 제2 절연막(22) 식각시 포토레지스트와 절연막의 식각율의 차이에 기인한 것이다. 이렇게 포토레지스트 개구부의 내부에 찌꺼기가 존재하도록 하기 위해서는 마스크 설계단계에서 콘택홀의 크기를 도 3에 도시된 바와 같이 다르게 설계하여야 한다.

도 4d를 참조하면, 콘택홀이 형성된 결과물의 전면에 배선금속, 예를 들어 알루미늄 등을 증착한 후 패터닝하여 배선층(30)을 형성한다. 다음에, 배선층이 형성된 결과물의 전면에 절연물질을 증착하여 제3 절연막(32)을 형성한다. 도시된 바와 같이, 고정 콘택이 존재함으로써 종래의 방법에서 발생할 수 있는 배선층의 이동을 방지할 수 있다.

도 5는 본 발명의 다른 실시예에 의한 반도체 장치를 설명하기 위한 평면도이다.

도 5를 참조하면, 제1 도전층 패턴(53)의 에지(edge)와 제2 도전층 패턴(55)의 에지가 서로 접하고 있고, 상기 제1 도전층 패턴(53)과 제2 도전층 패턴(55)의 에지가 접하지 않은 영역에, 패턴의 이동을 방지하기 위한 고정 콘택홀(59)이 배치되어 있다. 특히, 상기 고정 콘택홀(59)은 기존의 정상 콘택홀(57)보다 작아서 사진공정 후의 식각공정에서 절연층이 충분히 식각되지 않기 때문에 하부의 제1 도전층 또는 반도체기판의 활성영역(51')과 접촉되지 않는다. 또한, 상기 고정 콘택홀(59)은 제1 도전층과 충분히 떨어져 있기 때문에 제1 도전층과의 단락을 방지할 수 있다.

본 발명의 바람직한 실시예에 있어서 상기 제1 도전층 패턴(53)은 게이트패턴이고, 상기 제2 도전층 패턴(55)은 비트라인 패턴이며, 상기 정상 콘택홀(57)은 비트라인과 반도체기판의 활성영역을 연결하는 콘택홀이다.

이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.

상술한 본 발명에 의한 반도체 장치에 따르면, 유동성이 있는 층간절연막을 이용하는 공정에 있어서 소정 거리를 두고 형성되는 정상 콘택들 사이, 또는 하부 도전층과 상부 도전층의 에지가 접하지 않은 영역에, 정상 콘택홀의 크기보다 10 ∼ 30％ 정도 작은 크기의 고정 콘택홀을 구비한다. 이렇게 하면, 콘택홀 형성을 위한 절연막 식각시 콘택의 크기에 의해 고정 콘택이 형성될 부위에서는 절연막이 완전히 식각되지 않고 남게 된다. 이후에 배선층을 형성하면, 소자의 특성에 영향을 미치지 않으면서도 배선층의 이동을 방지할 수 있다.

Claims (9)

1. 반도체기판 상에 형성된 제1 도전층;

   상기 제1 도전층 상에 형성된 절연층;

   상기 절연층에 형성되며, 상기 반도체기판의 표면을 노출시키도록 형성된 복수의 제1 콘택들;

   상기 제1 콘택들 사이의 절연층에, 상기 반도체기판의 표면이 노출되지 않도록 형성되며, 상기 제1 콘택들보다 작은 크기의 제2 콘택; 및

   상기 절연층 상에, 상기 제1 콘택들에 의해 상기 반도체기판과 전기적으로 접속된 제2 도전층을 구비하는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 상기 제2 콘택의 크기는,

   상기 제1 콘택의 크기보다 10∼30％ 정도 작은 것을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 제1 콘택 사이의 거리가 10㎛ 이상인 것을 특징으로 하는 반도체 장치.
4. 제1항에 있어서, 상기 제1 도전층은 게이트전극이고, 상기 제2 도전층은 비트라인인 것을 특징으로 하는 반도체 장치.
5. 반도체기판 상에 형성된 제1 도전층;

   상기 제1 도전층 상에 형성된 절연층;

   상기 절연층에 형성되며, 상기 반도체기판의 표면을 노출시키도록 형성된 복수의 제1 콘택들;

   상기 절연층 상에 형성되며, 상기 제1 콘택들에 의해 상기 반도체기판과 전기적으로 접속된 제2 도전층을 구비하고,

   상기 제2 도전층은 상기 제1 도전층보다 더 신장되어 있으며, 상기 제1 도전층의 에지와 상기 제2 도전층의 에지가 접하지 않는 상기 제2 도전층의 양단부에, 상기 반도체기판의 표면이 노출되지 않도록 형성되며 상기 제1 콘택보다 작은 크기의 제2 콘택을 구비하는 것을 특징으로 하는 반도체 장치.
6. 제5항에 있어서, 상기 제2 콘택중 하나는 필드산화막 위에 형성되고,

   다른 하나는 상기 제2 도전층 위의 도전층과 접촉되지 않도록 형성된 것을 특징으로 하는 반도체 장치.
7. 제5항에 있어서, 상기 제2 콘택중 하나는 필드산화막 위에 형성되고,

   다른 하나는 상기 제2 도전층외의 도전층과 접촉되지 않는 것을 특징으로 하는 반도체 장치.
8. 제7항에 있어서, 상기 필드산화막 위에 형성된 제2 콘택의 크기는,

   다른 제2 콘택의 크기의 90％ 이하임을 특징으로 하는 반도체 장치.
9. 제1항에 있어서, 상기 제1 도전층은 게이트전극이고,

   상기 제2 도전층은 비트라인인 것을 특징으로 하는 반도체 장치.

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