KR0147636B1 - 얇은 접합을 보호하는 배선 구조를 가지는 반도체 장치 및 그 제조방법 - Google Patents

얇은 접합을 보호하는 배선 구조를 가지는 반도체 장치 및 그 제조방법

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Abstract

얇은 접합을 보호하는 배선 구조를 가지는 반도체 장치 및 그 제조방법에 관하여 개시한다. 본 발명의 반도체 장치는 반도체 기판과, 상기 반도체 기판 상에 형성된 하부 도전층과, 상기 하부 도전층의 표면이 노출되도록 제1 접촉창을 가지는 제1 층간 절연층을 포함한다. 또한, 상기 제1 층간 절연층 위에 형성된 제1 내화 금속막 패턴과, 제1 배리어막 패턴이 상기 금속막 배선 구조에 포함된다. 그리고, 상기 제1 배리어막 패턴의 표면이 노출되도록 제2 접촉창을 가지는 제2 층간 절연층과, 상기 제2 접촉창을 통하여 상기 제1 배리어막 패턴에 전기적으로 접촉하며, 상기 제2 층간 절연층 위에 형성된 금속막 패턴도 상기 금속막 배선 구조에 포함된다. 본 발명에 의하면, 금속막 패턴을 연결하기 위하여 상기 제2 접촉창을 형성할 때 오버 에치를 실시하여도 상기 제2 내화 금속막은 충분히 견딜 수 있기 때문에 고집적 반도체 장치에서 얇은 접합이 손상되는 것을 방지한다.

Description

얇은 접합을 보호하는 배선 구조를 가지는 반도체 장치 및 그 제조방법
제1a도 및 제1c도는 종래의 반도체 장치를 제조하기 위한 배선구조의 형성 과정을 보여주는 단면도들이다.
제2a도 내지 제2f도는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 보여주는 단면도들이다.
제3a도 내지 제3d도는 본 발명에 따른 제2 실시예의 반도체 장치를 제조하는 방법을 보여주는 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 5 : 얇은 접합
7 : 게이트 전극 9 : 비트 라인
11 : 제1 층간 절연층 13 : 제1 접촉창
14a : 금속막 패턴 17 : 제1 내화 금속막 패턴
18 : 제1 배리어막 패턴 21a, 21b, 21c : 제2 층간 절연층
23 : 제2 접촉창 28 : 다결정 실리콘막 패턴
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 얇은 접합을 보호하는 배선 구조를 가지는 반도체 장치 및 그 제조방법에 관한 것이다.
최근 반도체 기억 장치의 집적도가 증가함에 따라 트랜지스터의 게이트 크기가 감소하고 소스/드레인 영역의 접합 깊이가 낮은 '얇은 접합(shallow junction)'의 사용이 필연적이다. 그러나, 트랜지스터의 게이트 크기가 감소하는 비율에 비하여 각 물질층의 두께는 같은 비율로 줄어들지 않고 반도체 기억 장치의 집적도 증가에 의하여 같은 면적 내에 더 많은 소자를 포함하여야 하기 때문에, 반도체 장치의 수직 구조는 점점 더 복잡하며 수직 두께는 두꺼워진다. 이렇게 얇은 접합 및 복잡한 수직 구조를 가지는 반도체 장치에서 금속막 배선을 형성하기 전에 하부 도전층을 노출시키는 접촉창을 형성하여야 하고, 고집적 반도체 장치에서 상기 접촉창은 건식 식각공정으로 형성한다. 그런데, 상기 접촉창을 형성할 때 하부 도전층의 종류에 따라 식각하여야 할 층간 절연층의 두께가 다르기 때문에 높은 비율로 오버 에치(over etch)를 하여야 한다. 이때, 지나친 오버 에치로 인하여 얇은 접합이 손상되는 문제점이 발생한다.
제1a도 및 제1c도는 종래의 반도체 장치를 제조하기 위한 배선 구조의 형성 과정을 보여주는 단면도들이다.
제1a도는 하부 도전층에 따라 각각 다른 두께의 층간 절연층(3)이 쌓인 것을 보여주는 단면도이다. 상세하게, 금속막 배선을 형성하기 전까지 공정을 진행한 디램(Dynamic Random Access Memory, 이하 'DRAM'이라 부른다)의 일반적인 구조를 보여주는 것으로 상기 층간 절연층(3) 아래에 금속막 배선과 전기적으로 연결하여야 할 대표적인 하부 도전층이 나타나 있다. 상기 하부 도전층은 반도체 기판(1)에 형성된 불순물 확산층으로 이루어진 얇은 접합(5), 게이트 전극(7) 및 비트(bit) 라인(9)을 포함한다. 상기 하부 도전층은 동일한 단계에서 형성된 것이 아니기 때문에 하부 도전층 위에 쌓인 상기 층간 절연층(3)의 두께는 얇은 접합(5), 게이트 전극(7) 및 비트 라인(9)에 대하여 각각 다르다. 그런데, 금속막 배선은 이들 하부 도전층에 모두 연결되어야 하기 때문에 두께가 다른 상기 층간 절연층(3)을 식각하여 상기 하부 도전층이 모두 노출되도록 하여야 한다.
제1b도는 상기 하부 도전층이 대기 중에 노출되도록 형성된 접촉장(12)을 보여주는 단면도이다. 구체적으로, 포토레지스트(photoresist) 접촉창 패턴을 마스크로 상기 층간 절연층(3)을 식각하여 상기 접촉장(12)을 형성한다. 이때, 식각하여야 할 층간 절연층(3)의 두께가 상기 접촉장(12)의 위치에 따라 다르기 때문에 상기 층간 절연층의 두께가 가장 두꺼운 부분을 기준으로 오버 에치를 실시한다. 또한, 반도체 기판 상의 복잡한 요철 및 수직 구조로 인하여 동시에 형성된 하부 도전층이라도 그 위에 쌓인 층간 절연층(3)의 두께는 변화가 심하다. 따라서, 상기 접촉장(12)을 형성할 때 오버 에치의 비율을 충분히 증가시켜야 되고, 이로 인하여 하부 도전층이 심하게 식각된다. 특히, 과도한 오버 에치에 의해서 상기 얇은 접합(5) 부분이 많이 소모되는 경우 문제가 발생한다. 이어서, 상기 포토레지스트 접촉창 패턴을 제거한다.
제1c도는 상기 접촉장(12)을 통하여 상기 하부 도전층에 접촉하는 금속막 패턴(14)이 형성된 것을 나타낸다. 상세하게, 상기 접촉장(12)을 통하여 하부 도전층에 전기적으로 접촉하는 금속막을 상기 층간 절연층(3)의 전면에 증착하고 사진 식각공정으로 상기 금속막 패턴(14)을 형성한 것이다. 종래의 반도체 장치는 상기 접촉창을 형성하는 단계에서 실시하는 높은 비율의 오버 에치로 인하여 상기 하부 도전층이 심하게 식각되고, 특히 제1b도에 보인 것처럼, 상기 얇은 접합 부분은 상대적으로 많이 소모되어 이 부분에서 접촉 저항 및 누설 전류가 증가하기 때문에 소자의 성능에 심각한 영향을 준다. 또한, 이러한 문제점을 해결하기 위하여 상기 층간 절연층의 두께에 따라 상기 접촉창 형성을 나누어서 실시하는 방안도 있지만, 얇은 접합 부분이 식각되는 문제점은 아직도 남아 접촉창 형성 후에 다시 사진공정을 사용하여 플러그(plug) 이온 주입을 실시하여야 한다. 그리고, 반복되는 추가 공정으로 인하여 원가가 상승하고, 수율은 감소하게 된다. 따라서, 본 발명의 목적은 얇은 접합 부분의 접촉 저항 및 누설전류가 증가하지 않는 배선 구조를 가지는 반도체 장치를 제공하는 것이다. 본 발명의 다른 목적은 상기 반도체 장치에 적합한 제조방법을 제공하는 것이다. 상기 목적을 달성하기 위하여 본 발명은, 반도체 기판; 상기 반도체 기판 상에 형성된 하부 도전층; 상기 하부 도전층의 표면이 노출되도록 제1 접촉창을 가지며, 상기 반도체 기판 위에 형성된 제1 층간 절연층; 상기 제1 접촉창을 통하여 상기 하부 도전층에 전기적으로 접촉하며, 제1 층간 절연층 위에 형성된 제1 내화 금속막 패턴; 상기 제1 내화 금속막 패턴 위에 형성된 제1 배리어막 패턴; 상기 제1 배리어막 패턴의 표면이 노출되도록 제2 접촉창을 가지며, 상기 제1 층간 절연막 위에 형성된 제2 층간 절연층; 및 상기 제2 접촉창을 통하여 상기 제1 배리어막 패턴에 전기적으로 접촉하며, 상기 제2 층간 절연층 위에 형성된 금속막 패턴을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 하부 도전층은 불순물 확산층, 게이트 전극 또는 비트 라인을 포함하며, 상기 제1 층간 절연층은 고온 실리콘 산화막으로 형성하고, 상기 제1 내화 금속막 패턴은 티타늄, 텅스텐, 몰리브덴 또는 탄탈륨으로 형성하는 것이 바람직하다. 또한, 상기 제1 배리어막 패턴은 TiN, WN 또는 TaN으로 형성하며, 상기 제2 층간 절연층 내에 비트 라인 또는 커패시터를 더 구비하고, 상기 비트 라인은 상기 제1 배리어막에 접촉할 수 있다. 그리고, 상기 제1 배리어막 패턴과 상기 금속막 패턴 사이 및 상기 제2 층간 절연층과 상기 금속막 패턴 사이에 제2 내화 금속막 패턴 및 제2 배리어막 패턴을 더 구비한다. 또한, 본 발명은, 반도체 기판; 상기 반도체 기판 상에 형성된 하부 도전층; 상기 하부 도전층의 표면이 노출되도록 제1 접촉창을 가지며, 상기 반도체 기판 위에 형성된 제1 층간 절연층; 상기 제1 접촉창을 통하여 상기 하부 도전층에 전기적으로 접촉하며, 제1 층간 절연층 위에 형성된 제1 내화 금속막 패턴; 상기 제1 내화 금속막 패턴 위에 형성된 제1 배리어막 패턴; 상기 제1 배리어막 패턴 위에 형성된 불순물이 포함된 다결정 실리콘막 패턴; 상기 다결정 실리콘막 패턴의 표면이 노출되도록 제2 접촉창을 가지며, 상기 제1 층간 절연막 위에 형성된 제2 층간 절연층; 상기 제2 접촉창을 통하여 상기 다결정 실리콘막 패턴에 전기적으로 접촉하며, 상기 제2 층간 절연층 위에 형성된 제2 내화 금속막 패턴; 상기 제2 내화 금속막 패턴 위에 형성된 제2 배리어막 패턴; 및 상기 제2 배리어막 패턴 위에 형성된 금속막 패턴을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 하부 도전층을 형성하는 단계; 상기 반도체 기판 위에 제1 층간 절연층을 형성하는 단계; 상기 하부 도전층의 표면이 대기 중에 노출되도록 상기 제1 층간 절연층에 제1 접촉창을 형성하는 단계; 상기 제1 접촉창을 통하여 상기 하부 도전층에 접촉하는 제1 내화 금속막을 상기 제1 층간 절연층 위에 증착하는 단계; 상기 제1 내화 금속막 위에 제1 배리어막을 증착하는 단계; 상기 제1 내화 금속막 및 상기 제1 배리어막을 사진 식각하여 상기 제1 접촉창을 덮는 제1 내화 금속막 패턴 및 제1 배리어막 패턴을 형성하는 단계; 상기 제1 층간 절연층 및 상기 제1 배리어막 패턴 위에 제2 층간 절연층을 형성하는 단계; 상기 제1 배리어막 패턴이 대기 중에 노출되도록 상기 제2 층간 절연층에 제2 접촉창을 형성하는 단계; 상기 제2 접촉창을 통하여 상기 제1 배리어막 패턴에 접촉하는 금속막을 상기 제2 층간 절연층 위에 증착하는 단계; 및 상기 금속막을 사진 식각하여 상기 제2 접촉창을 덮는 금속막 패턴을 형성하는 단계들을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 하부 도전층은 불순물 확산층, 게이트 전극 또는 비트 라인을 포함하며, 상기 제1 층간 절연층은 고온 실리콘 산화막으로 형성하고, 상기 제1 내화 금속막 패턴은 티타늄, 텅스텐, 몰리브덴 또는 탄탈륨으로 형성하는 것이 바람직하다. 또한, 상기 제1 배리어막 패턴은 TiN, WN 또는 TaN으로 형성하며, 상기 제2 층간 절연층 내에 비트 라인 또는 커패시터를 더 구비하고, 상기 비트 라인은 상기 제1 배리어막에 접촉할 수 있다. 그리고, 상기 제1 배리어막 패턴과 상기 금속막 패턴 사이 및 상기 제2 층간 절연층과 상기 금속막 패턴 사이에 제2 내화 금속막 패턴 및 제2 배리어막 패턴을 더 구비한다.
또한, 본 발명은, 반도체 기판 상에 하부 도전층을 형성하는 단계; 상기 반도체 기판 위에 제1 층간 절연층을 형성하는 단계; 상기 하부 도전층의 표면이 대기 중에 노출되도록 상기 제1 층간 절연층에 제1 접촉창을 형성하는 단계; 상기 제1 접촉창을 통하여 상기 하부 도전층에 접촉하는 제1 내화 금속막을 상기 제1 층간 절연층 위에 증착하는 단계; 상기 제1 내화 금속막 위에 제1 배리어막을 증착하는 단계; 상기 제1 배리어막 위에 불순물이 포함된 다결정 실리콘막을 증착하는 단계; 상기 제1 내화 금속막, 상기 제1 배리어막 및 상기 다결정 실리콘막을 사진 식각하여 상기 제1 접촉창을 덮는 제1 내화 금속막 패턴, 제1 배리어막 패턴 및 다결정 실리콘막 패턴을 형성하는 단계; 상기 제1 층간 절연층 및 상기 다결정 실리콘막 패턴 위에 제2 층간 절연층을 형성하는 단계; 상기 다결정 실리콘막 패턴이 대기 중에 노출되도록 상기 제2 층간 절연층에 제2 접촉창을 형성하는 단계; 상기 제2 접촉창을 통하여 상기 다결정 실리콘막 패턴에 접촉하는 제2 내화 금속막을 증착하는 단계; 상기 제2 내화 금속막 위에 제2 배리어막을 증착하는 단계; 상기 제2 배리어막 위에 금속막을 증착하는 단계; 및 상기 제2 내화 금속막, 상기 제2 배리어막 및 상기 금속막을 사진 식각하여 각각 제2 내화 금속막 패턴, 제2 배리어막 패턴 및 금속막 패턴을 형성하는 단계들을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
본 발명에 따른 반도체 장치는 하부 도전층 위에 내화 금속막 패턴을 구비하여, 상기 하부 도전층에 금속막 패턴을 연결하기 위하여 접촉창을 형성할 때 오버 에치를 실시하여도 상기 내화 금속막은 충분히 견딜 수 있기 때문에 고집적 반도체 장치에서 얇은 접합이 손상되는 것을 방지한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
최근 반도체 장치가 고집적화되어 DRAM의 경우 트랜지스터를 형성한 후에 비트 라인을 먼저 형성하고, 커패시터를 형성한다. 그리고, 본 발명은 접촉창을 형성하는 단계에서 실시하는 오버 에치로부터 하부 도전층을 보호하기 위하여 하부 도전층 위에 내화 금속막을 형성하는 것이다. 따라서, DRAM의 경우 비트 라인을 형성하는 단계 전후에 상기 내화 금속막을 형성할 수 있는데, 상기 반도체 기판의 요철 때문에 비트 라인 보다 상기 내화 금속막을 먼저 형성하는 것이 유리하다. 물론, 필요에 따라 비트 라인을 먼저 형성하는 것도 가능하다.
[실시예 1]
제2a도 내지 제2f도는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 보여주는 단면도들이다.
제2a도는 반도체 기판(1) 상에 하부 도전층을 형성하는 단계를 나타내는 도면이다. 상세하게, 반도체 기판(1) 사에 트랜지스터의 게이트 전극(7)을 형성하고, 불순물 확산층에 의해서 셀 부분에는 제1 확산층 영역(15) 및 제2 확산층 영역(16)을 형성하면서 주변 회로 부분에는 얇은 접합(5)이 만들어진다. 이때, 상기 게이트 전극(7) 및 얇은 접합(5)은 하부 도전층이다.
제2b도는 상기 하부 도전층이 대기 중에 노출되도록 제1 층간 절연층(11)에 제1 접촉창(13)을 형성하는 단계를 나타낸다. 상세하게, 상기 하부 도전층 위에 제1 층간 절연층(11)을 증착하고, 상기 하부 도전층의 표면이 대기 중에 노출되도록 상기 제1 접촉창(13)을 패턴닝한다. 이때, 후에 비트 라인에 전기적으로 연결될 제1 확산층 영역(15) 위에도 상기 제1 접촉창(13)을 형성하면, 후에 비트 라인을 연결하는 것이 용이해진다. 같은 목적으로 후에 커패시터에 연결될 제2 확산층 영역(16) 위에도 상기 제1 접촉창을 형성할 수 있다. 상기 제1 접촉창(13)을 형성하는 식각공정은 상기 제1 층간 절연층(11)의 두께가 비교적 균일하기 때문에 하부 도전층의 손상 없이 용이하게 실시할 수 있다. 또한 상기 제1 층간 절연층(11)을 고온 실리콘 산화막으로 증착하면, 절연성을 높이면서 두께를 얇게 할 수 있어 상기 제1 접촉창(13) 형성이 더욱 용이하다.
제2c도는 상기 제1 접촉창(13) 위치에 제1 내화 금속막 패턴(17) 및 제1 배리어막 패턴(18)을 형성하는 단계를 나타낸다. 상세하게, 상기 제1 접촉창(13)을 통하여 상기 하부 도전층에 접촉하는 제1 내화 금속막을 상기 제1 층간 절연층(11) 위에 증착하고, 상기 제1 내화 금속막 위에 제1 배리어막을 증착한다. 이어서, 상기 제1 내화 금속막 및 상기 제1 배리어막을 사진 식각하여 상기 제1 접촉창(13)을 덮는 제1 내화 금속막 패턴(17) 및 제1 배리어막 패턴(18)을 형성한다. 이때, 상기 제1 내화 금속막은 티타늄, 텅스텐, 몰리브덴 또는 탄탈륨으로 형성하고, 상기 제1 배리어막은 TiN, WN 또는 TaN으로 형성하는 것이 바람직하다.
제2d도는 상기 제1 층간 절연층(11) 및 상기 제1 배리어막 패턴(18) 위에 제2 층간 절연층(21a, 21b, 21c)을 형성하는 단계를 나타낸다. 상세하게, DRAM의 경우 상기 제2 층간 절연층 내에 비트 라인(9) 및 커패시터(10)를 더 구비하고 있으며, 상기 비트 라인(9)은 상기 제1 배리어막 패넌(18)을 통하여 제1 확산층 영역(15)에 전기적으로 연결되고, 상기 커패시터(10)는 제2 확산층 영역(16)에 전기적으로 연결되어 있다. 또한 상기 커패시터(10)도 상기 비트 라인(9)과 같은 방법으로 제1 배리어막 패턴(18)을 통하여 제2 확산층 영역(16)에 연결될 수 있다. 따라서, 소자의 구조가 복잡한 DRAM에서 상기 제2 층간 절연층(21a, 21b, 21c)은 여러 절연층들이 쌓여서 두껍게 형성된다.
제2e도는 상기 제1 배리어막 패턴(18)이 대기 중에 노출되도록 상기 제2 층간 절연층(21a, 21b, 21c)에 제2 접촉창(23)을 형성하는 단계를 나타낸다. 상세하게, 상기 제2 층간 절연층(21a, 21b, 21c) 위에 상기 제2 접촉창(23)의 포토레지스트 패턴을 형성하여, 이를 마스크로 상기 제2 층간 절연층(21a, 21b, 21c)을 식각하여 제2 접촉장(23)을 형성한다. 이때, 상기 제2 층간 절연층(21a, 21b, 21c)의 두께가 두껍고 균일하지 않기 때문에 상당히 높은 비율의 오버 에치를 실시하지만, 상기 제1 배리어막 패턴(18) 및 상기 제1 내화 금속막 패턴(17)은 상기 얇은 접합(5) 및 게이트 전극(7)이 식각되는 것을 방지한다. DRAM의 경우 상기 비트 라인(9) 위에도 제2 접촉창(23)을 형성한다.
제2f도는 상기 제2 접촉창(23)을 통하여 상기 제1 배리어막 패턴(18)에 접촉하는 금속막 패턴(14a)을 상기 제2 층간 절연층(21a, 21b, 21c) 위에 형성하는 단계를 나타낸다. 상세하게, 상기 제2 접촉창(23)을 통하여 상기 제1 배리어막 패턴(18)에 접촉하는 금속막을 상기 제2 층간 절연층(21a, 21b, 21c) 위에 증착하고, 상기 금속막을 사진 식각하여 상기 제2 접촉창(23)을 덮는 금속막 패턴을 형성하여 제2f도에 보인 금속막 배선 구조를 완성한다. 이때, 상기 제2 접촉창(23)에서 접촉 저항의 신뢰성의 높이기 위하여, 상기 금속막을 증착하기 전에 상기 제1 배리어막 패턴(18)에 접촉하는 제2 내화 금속막 및 제2 배리어막을 상기 제2 층간 절연층(21a, 21b, 21c) 위에 먼저 증착하고, 상기 금속막 패턴(14a)과 함께 패턴닝할 수 있다. 또한 상기 금속막은 주로 A1 또는 W등으로 형성한다.
제2a도 내지 제2f도의 단계들을 거쳐서 완성된 반도체 장치는 반도체 기판(1)과, 상기 반도체 기판(1) 상에 형성된 하부 도전층과, 상기 하부 도전층의 표면이 노출되도록 제1 접촉창(13)을 가지며, 상기 반도체 기판 위에 형성된 제1 층간 절연층(11)을 포함한다. 또한, 상기 제1 접촉창(13)을 통하여 상기 하부 도전층에 전기적으로 접촉하며, 제1 층각 절연층(11) 위에 형성된 제1 내화 금속막 패턴(17)과, 상기 제1 내화 금속막 패턴 위에 형성된 제1 배리어막 패턴(18)이 상기 금속막 배선 구조에 포함된다. 그리고, 상기 제1 배리어막 패턴(18)의 표면이 노출되도록 제2 접촉창(23)을 가지며, 상기 제1 층간 절연층(11) 위에 형성된 제2 층간 절연층(21a, 21b, 21c)과, 상기 제2 접촉창(23)을 통하여 상기 제1 배리어막 패턴(18)에 전기적으로 접촉하며, 상기 제2 층간 절연층(21a, 21b, 21c) 위에 형성된 금속막 패턴(14a)도 제1 실시예의 반도체 장치에 포함된다.
본 발명에 따른 제1 실시예의 반도체 장치는 상기 제2 접촉창을 형성하는 단계에서 실시하는 오버 에치로부터 하부 도전층을 보호하기 위하여 하부 도전층 위에 내화 금속막을 형성하여, 상기 하부 도전층에 금속막 패턴을 연결하기 위하여 접촉창을 형성할 때 오버 에치를 실시하여도 상기 내화 금속막은 충분히 견딜 수 있기 때문에 고집적 반도체 장치에서 얇은 접합이 손상되는 것을 방지한다.
또한, 상기 제1 접촉창을 형성하는 식각공정은 상기 제1 층간 절연층의 두께가 비교적 균일하기 때문에 하부 도전층의 손상 없이 용이하게 실시할 수 있고, 상기 제1 층간 절연층을 고온 실리콘 산화막으로 증착하면, 절연성을 높이면서 두께를 얇게 할 수 있어 상기 제1 접촉창 형성이 더욱 용이하다.
[실시예 2]
제3a도 내지 제3d도는 본 발명에 따른 제2 실시예의 반도체 장치를 제조하는 방법을 보여주는 단면도들이다.
제3a도는 상기 제1 접촉창(13)을 덮는 제1 내화 금속막 패턴(17), 제1 배리어막 패턴(18) 및 다결정 실리콘막 패턴(28)을 형성하는 단계를 나타낸다. 상세하게, 상기 제1 실시예를 형성하는 상기 제2a도 및 제2b도에 이어서, 상기 제1 접촉창을 통하여 상기 하부 도전층에 접촉하는 제1 내화 금속막을 상기 제1 층간 절연층(11) 위에 증착하고, 상기 제1 내화 금속막 위에 제1 배리어막 및 불순물이 포함된 다결정 실리콘막을 증착한다. 다음에, 상기 제1 내화 금속막, 상기 제1 배리어막 및 상기 다결정 실리콘막을 사진 식각하여 상기 제1 접촉창(13)을 덮는 제1 내화 금속막 패턴(17), 제1 배리어막 패턴(17) 및 다결정 실리콘막 패턴(28)을 형성한다. 상기 다결정 실리콘막 패턴(28)은 필요에 따라 그 두께를 충분히 조절할 수 있는 장점이 있기 때문에, 후에 제2 접촉창을 형성하는 식각공정에서 오버 에치를 충분히 할 수 있다. 또한 상기 제1 내화 금속막은 티타늄, 텅스텐, 몰리브덴 또는 탄탈륨으로 형성하고, 상기 제1 배리어막은 TiN, WN 또는 TaN으로 형성하는 것이 바람직하다.
제3b도는 상기 제1 층간 절연층(11) 및 상기 다결정 실리콘막 패턴(28) 위에 제2 층간 절연층(21a, 21b, 21c)을 형성하는 단계를 나타낸다. 상세하게, DRAM의 경우 상기 제2 층간 절연층 내에 비트 라인(9) 및 커패시터(10)를 더 구비하고 있으며, 상기 비트 라인(9)은 상기 다결정 실리콘막 패턴(28)을 통하여 제1 확산층 영역(15)에 전기적으로 연결되고, 상기, 커패시터(10)는 제2 확산층 영역(16)에 전기적으로 연결되어 있다. 또한 상기 커패시터(10)도 상기 비트 라인(9)과 같은 방법으로 상기 다결정 실리콘막 패턴(28)을 통하여 제2 확산층 영역(16)에 연결될 수 있다. 따라서, 소자의 구조가 복잡한 DRAM에서 상기 제2 층간 절연층(21a, 21b, 21c)은 여러 절연층들이 쌓여서 두껍게 형성된다.
제3c도는 상기 다결정 실리콘막 패턴(28)이 대기 중에 노출되도록 상기 제2 층간 절연층(21a, 21b, 21c)에 제2 접촉창(23)을 형성하는 단계를 나타낸다. 상세하게, 상기 제2 층간 절연층(21a, 21b, 21c) 위에 상기 제2 접촉창(23)의 포토레지스트 패턴을 형성하여, 이를 마스크로 상기 제2 층간 절연층(21a, 21b, 21c)을 식각하여 제2 접촉창(23)을 형성한다. 이때, 상기 제2 층간 절연층(21a, 21b, 21c)의 두께가 두껍고 균일하지 않기 때문에 상당히 높은 비율의 오버 에치를 실시하지만, 상기 다결정 실리콘막 패턴(28), 상기 제1 배리어막 패턴(18) 및 상기 제1 내화 금속막 패턴(17)은 상기 얇은 접합(5) 및 게이트 전극(7)이 식각되는 것을 방지한다. 특히, 제2 실시예는 두꺼운 상기 다결정 실리콘막 패턴(28)이 있기 때문에 더욱 안전하다. DRAM의 경우 상기 비트 라인(9) 위에도 제2 접촉창(23)을 형성한다.
제3d도는 상기 제2 접촉창(23)을 통하여 상기 다결정 실리콘막 패턴(28)에 접촉하는 제2 내화 금속막 패턴(30), 제2 배리어막 패턴(31) 및 금속막 패턴(14a)을 상기 제2 층간 절연층(21a, 21b, 21c) 위에 형성하는 단계를 나타낸다. 상세하게, 상기 제2 접촉창(23)을 통하여 상기 다결정 실리콘막 패턴(28)에 접촉하는 제2 내화 금속막, 제2 배리어막 및 금속막을 상기 제2 층간 절연층(21a, 21b, 21c) 위에 증착하고, 상기 제2 내화 금속막, 제2 배리어막 및 상기 금속막을 사진 식각하여 각각 제2 내화 금속막 패턴(30), 제2 배리어막 패턴(31) 및 금속막 패턴(14a)을 형성하여 제3d도에 보인 금속막 배선 구조를 완성한다. 이때, 상기 제2 접촉창(23)에서 접촉 저항의 신뢰성을 높이기 위하여, 상기 금속막을 증착하기 전에 상기 제1 배리어막 패턴(18)에 접촉하는 제2 내화 금속막 및 제2 배리어막을 상기 제2 층간 절연층(21a, 21b, 21c) 위에 먼저 증착하는 것은 필연적이다. 또한, 상기 제2 내화 금속막은 티타늄, 텅스텐, 몰리브덴 또는 탄탈륨으로 형성하고, 상기 제2 배리어막은 TiN, WN 또는 TaN으로 형성하는 것이 바람직하다.
본 발명에 따라 금속막 상기 과정을 통하여 완성된 제2 실시예의 반도체 장치는 반도체 기판(1)과, 상기 반도체 기판(1) 상에 형성된 하부 도전층과, 상기 하부 도전층의 표면이 노출되도록 제1 접촉창(13)을 가지며, 상기 반도체 기판 위에 형성된 제1 층간 절연층(11)을 포함한다. 또한, 상기 제1 접촉창(13)을 통하여 상기 하부 도전층에 전기적으로 접촉하며, 제1 층간 절연층(11) 위에 형성된 제1 내화 금속막 패턴(17)과, 상기 제1 내화 금속막 패턴 위에 형성된 제1 배리어막 패턴(18)과, 상기 제1 배리어막 패턴(18) 위에 형성된 불순물이 포함된 다결정 실리콘막 패턴(28)이 상기 제2 실시예의 반도체 장치에 포함된다. 그리고, 상기 다결정 실리콘막 패턴(28)의 표면이 노출되도록 제2 접촉창(23)을 가지며, 상기 제1 층간 절연막 위에 형성된 제2 층간 절연층(21a, 21b, 21c)과, 상기 제2 접촉창(23)을 통하여 상기 다결정 실리콘막 패턴(28)에 전기적으로 접촉하며, 상기 제2 층간 절연층(21a, 21b, 21c) 위에 형성된 제2 내화 금속막 패턴(30)과, 상기 제2 내화 금속막 패턴(30) 위에 형성된 제2 배리어막 패턴(31)과, 상기 제2 배리어막 패턴(31) 위에 형성된 금속막 패턴(14a)도 제2 실시예의 반도체 장치에 포함된다.
본 발명에 따른 금속막 배선 구조는 상기 제2 접촉창을 형성하는 단계에서 실시하는 오버 에치로부터 하부 도전층을 보호하기 위하여 하부 도전층 위에 내화 금속막을 형성하여, 상기 하부 도전층에 금속막 패턴을 연결하기 위하여 접촉창을 형성할 때 오버 에치를 실시하여도 상기 내화 금속막은 충분히 견딜 수 있기 때문에 고집적 반도체 장치에서 얇은 접합이 손상되는 것을 방지한다. 특히, 본 발명의 제2 실시예는 두꺼운 상기 다결정 실리콘막 패턴(28)이 있기 때문에 더욱 안전하다.
또한, 상기 제1 접촉창을 형성하는 식각공정은 상기 제1 층간 절연층의 두께가 비교적 균일하기 때문에 하부 도전층의 손상 없이 용이하게 실시할 수 있고, 상기 제1 층간 절연층을 고온 실리콘 산화막으로 증착하면, 절연성을 높이면서 두께를 얇게 할 수 있어 상기 제1 접촉창 형성이 더욱 용이하다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.

Claims (22)

  1. 반도체 기판; 상기 반도체 기판 상에 형성된 하부 도전층; 상기 하부 도전층의 표면이 노출되도록 제1 접촉창을 가지며, 상기 반도체 기판 위에 형성된 제1 층간 절연층; 상기 제1 접촉창을 통하여 상기 하부 도전층에 전기적으로 접촉하며, 제1 층간 절연층 위에 형성된 제1 내화 금속막 패턴; 상기 제1 내화 금속막 패턴 위에 형성된 제1 배리어(barrier)막 패턴; 상기 제1 배리어막 패턴의 표면이 노출되도록 제2 접촉창을 가지며, 상기 제1 층간 절연막 위에 형성된 제2 층간 절연층; 및 상기 제2 접촉창을 통하여 상기 제1 배리어막 패턴에 전기적으로 접촉하며, 상기 제2 층간 절연층 위에 형성된 금속막 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 하부 도전층은 불순물 확산층, 게이트 전극 또는 비트 라인을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 층간 절연층이 고온 실리콘 산화막으로 형성된 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 내화 금속막 패턴이 티타늄, 텅스텐, 몰리브덴 또는 탄탈륨으로 형성된 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1 배리어막 패턴이 TiN, WN 또는 TaN으로 형성된 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제2 층간 절연층 내에 비트 라인을 더 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 비트 라인은 상기 제1 배리어막에 접촉하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 제2 층간 절연층 내에 커패시터를 더 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 커패시터는 상기 제1 배리어막에 접촉하는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 제1 배리어막 패턴과 상기 금속막 패턴 사이 및 상기 제2 층간 절연층과 상기 금속막 패턴 사이에 제2 내화 금속막 패턴 및 제2 배리어막 패턴을 더 구비하는 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판; 상기 반도체 기판 상에 형성된 하부 도전층; 상기 하부 도전층의 표면이 노출되도록 제1 접촉창을 가지며, 상기 반도체 기판 위에 형성된 제1 층간 절연층; 상기 제1 접촉창을 통하여 상기 하부 도전층에 전기적으로, 접촉하며, 제1 층간 절연층 위에 형성된 제1 내화 금속막 패턴; 상기 제1 내화 금속막 패턴 위에 형성된 제1 배리어막 패턴; 상기 제1 배리어막 패턴 위에 형성된 불순물이 포함된 다결정 실리콘막 패턴; 상기 다결정 실리콘막 패턴의 표면이 노출되도록 제2 접촉창을 가지며, 상기 제1 층간 절연막 위에 형성된 제2 층간 절연층; 상기 제2 접촉창을 통하여 상기 다결정 실리콘막 패턴에 전기적으로 접촉하며, 상기 제2 층간 절연층 위에 형성된 제2 내화 금속막 패턴; 상기 제2 내화 금속막 패턴 위에 형성된 제2 배리어막 패턴; 및 상기 제2 배리어막 패턴 위에 형성된 금속막 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 반도체 기판 상에 하부 도전층을 형성하는 단계; 상기 반도체 기판 위에 제1 층간 절연층을 형성하는 단계; 상기 하부 도전층의 표면이 대기 중에 노출되도록 상기 제1 층간 절연층에 제1 접촉창을 형성하는 단계; 상기 제1 접촉창을 통하여 상기 하부 도전층에 접촉하는 제1 내화 금속막을 상기 제1 층간 절연층 위에 증착하는 단계; 상기 제1 내화 금속막 위에 제1 배리어막을 증착하는 단계; 상기 제1 내화 금속막 및 상기 제1 배리어막을 사진 식각하여 상기 제1 접촉창을 덮는 제1 내화 금속막 패턴 및 제1 배리어막 패턴을 형성하는 단계; 상기 제1 층간 절연층 및 상기 제1 배리어막 패턴 위에 제2 층간 절연층을 형성하는 단계; 상기 제1 배리어막 패턴이 대기 중에 노출되도록 상기 제2 층간 절연층에 제2 접촉창을 형성하는 단계; 상기 제2 접촉창을 통하여 상기 제1 배리어막 패턴에 접촉하는 금속막을 상기 제2 층간 절연층 위에 증착하는 단계; 및 상기 금속막을 사진 식각하여 상기 제2 접촉창을 덮는 금속막 패턴을 형성하는 단계들을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제12항에 있어서, 상기 하부 도전층은 불순물 확산층, 게이트 전극 또는 비트 라인을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제12항에 있어서, 상기 제1 층간 절연층은 고온 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제12항에 있어서, 상기 제1 내화 금속막 패턴은 티타늄, 텅스텐, 몰리브덴 또는 탄탈륨으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제12항에 있어서, 상기 제1 배리어막 패턴은 TiN, WN 또는 TaN으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제12항에 있어서, 상기 제2 층간 절연층 내에 비트 라인을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제12항에 있어서, 상기 비트 라인은 상기 제1 배리어막에 접촉하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제12항에 있어서, 상기 제2 층간 절연층 내에 커패시터를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제19항에 있어서, 상기 커패시터는 상기 제1 배리어막에 접촉하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제12항에 있어서, 상기 제1 배리어막 패턴과 상기 금속막 패턴 사이 및 상기 제2 층간 절연층과 상기 금속막 패턴 사이에 제2 내화 금속막 패턴 및 제2 배리어막 패턴을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 반도체 기판 상에 하부 도전층을 형성하는 단계; 상기 반도체 기판 위에 제1 층간 절연층을 형성하는 단계; 상기 하부 도전층의 표면이 대기 중에 노출되도록 상기 제1 층간 절연층에 제1 접촉창을 형성하는 단계; 상기 제1 접촉창을 통하여 상기 하부 도전층에 접촉하는 제1 내화 금속막을 상기 제1 층간 절연층 위에 증착하는 단계; 상기 제1 내화 금속막 위에 제1 배리어막을 증착하는 단계; 상기 제1 배리어막 위에 불순물이 포함된 다결정 실리콘막을 증착하는 단계; 상기 제1 내화 금속막, 상기 제1 배리어막 및 상기 다결정 실리콘막을 사진 식각하여 상기 제1 접촉창을 덮는 제1 내화 금속막 패턴, 제1 배리어막 패턴 및 다결정 실리콘막 패턴을 형성하는 단계; 상기 제1 층간 절연층 및 상기 다결정 실리콘막 패턴 위에 제2 층간 절연층을 형성하는 단계; 상기 다결정 실리콘막 패턴이 대기 중에 노출되도록 상기 제2 층간 절연층에 제2 접촉창을 형성하는 단계; 상기 제2 접촉창을 통하여 상기 다결정 실리콘막 패턴에 접촉하는 제2 내화 금속막을 증착하는 단계; 상기 제2 내와 금속막 위에 제2 배리어막을 증착하는 단계; 상기 제2 배리어막 위에 금속막을 증착하는 단계; 및 상기 제2 내화 금속막, 상기 제2 배리어막 및 상기 금속막을 사진 식각하여 가각 제2 내화 금속막 패턴, 제2 배리어막 패턴 및 금속막 패턴을 형성하는 단계들을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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