JPH05275644A - 半導体メモリ素子及びその製造方法 - Google Patents
半導体メモリ素子及びその製造方法Info
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- JPH05275644A JPH05275644A JP4070827A JP7082792A JPH05275644A JP H05275644 A JPH05275644 A JP H05275644A JP 4070827 A JP4070827 A JP 4070827A JP 7082792 A JP7082792 A JP 7082792A JP H05275644 A JPH05275644 A JP H05275644A
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Abstract
(57)【要約】
【目的】 シリコン窒化膜による庇の発生をなくすこ
と。 【構成】 コンタクトホール１１ａとコンタクトホール
１１を開口する前にキャパシタの上部電極をなすプレー
ト電極７の下部に存在する絶縁層の内、予めコンタクト
部分のシリコン窒化膜９を取り除く。 【効果】 シリコン窒化膜によって生起するコンタクト
ホール形成上の問題点及び電気接続をする上での問題点
が解消される。更にシリコン窒化膜の除去はキャパシタ
上部電極に対して自己整合的に行う事ができる為、シリ
コン窒化膜９の除去の工程が新たに増えても、そのため
のフォト工程が増加する事はなく、工程数の増加はわず
かである。
と。 【構成】 コンタクトホール１１ａとコンタクトホール
１１を開口する前にキャパシタの上部電極をなすプレー
ト電極７の下部に存在する絶縁層の内、予めコンタクト
部分のシリコン窒化膜９を取り除く。 【効果】 シリコン窒化膜によって生起するコンタクト
ホール形成上の問題点及び電気接続をする上での問題点
が解消される。更にシリコン窒化膜の除去はキャパシタ
上部電極に対して自己整合的に行う事ができる為、シリ
コン窒化膜９の除去の工程が新たに増えても、そのため
のフォト工程が増加する事はなく、工程数の増加はわず
かである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリ素子及
びその製造方法に関し、更に詳しくはビット線上にキャ
パシタを形成する構造のＤＲＡＭ（ダイナミック ラン
ダム アクセス メモリ）において、シリコン酸化膜を
鋳型ないしはスペーサとして用いた後、ＨＦ水溶液でエ
ッチングする工程の際に下部構造をエッチングから保護
する為に、キャパシタ形成前にＨＦ水溶液に侵されにく
いシリコン窒化膜を堆積する方法に関するものである。
びその製造方法に関し、更に詳しくはビット線上にキャ
パシタを形成する構造のＤＲＡＭ（ダイナミック ラン
ダム アクセス メモリ）において、シリコン酸化膜を
鋳型ないしはスペーサとして用いた後、ＨＦ水溶液でエ
ッチングする工程の際に下部構造をエッチングから保護
する為に、キャパシタ形成前にＨＦ水溶液に侵されにく
いシリコン窒化膜を堆積する方法に関するものである。
【０００２】
【従来の技術】集積度の向上と共にＤＲＡＭ素子では縮
小されるメモリセル面積の中で十分大きい容量を有する
キャパシタを形成する為、プレーナ型メモリセルに代わ
ってスタック型メモリセル、トレンチ型メモリセル等の
３次元構造メモリセルが使用されている。特にスタック
型メモリセルが多くのメーカーで使用されている。スタ
ック型メモリセルではセル面積の縮小に対応するため、
従来のキャパシタ上にビット線を作製する構造から、ビ
ット線上にキャパシタを形成する構造が提案されてい
る。更にセル面積の縮小に対応する為に、キャパシタの
下部電極を円筒型、フィン型、リング付き構造、トンネ
ル型、ボックス型等の表面積を増加できる構造にする事
が提案がされている。これらの構造ではこれらの複雑な
構造を形成する為にシリコン酸化膜を鋳型ないしはスペ
ーサとして用いた後、ＨＦ水溶液でエッチングする工程
が用いられる。このエッチングの際に下部構造を保護す
る為に、キャパシタ形成前にＨＦ水溶液に侵されにくい
シリコン窒化膜を堆積する。この様な構造のＤＲＡＭ素
子ではメモリセル領域以外の領域に形成されるコンタク
トホールは前記シリコン窒化膜を貫いて形成される事に
なる。
小されるメモリセル面積の中で十分大きい容量を有する
キャパシタを形成する為、プレーナ型メモリセルに代わ
ってスタック型メモリセル、トレンチ型メモリセル等の
３次元構造メモリセルが使用されている。特にスタック
型メモリセルが多くのメーカーで使用されている。スタ
ック型メモリセルではセル面積の縮小に対応するため、
従来のキャパシタ上にビット線を作製する構造から、ビ
ット線上にキャパシタを形成する構造が提案されてい
る。更にセル面積の縮小に対応する為に、キャパシタの
下部電極を円筒型、フィン型、リング付き構造、トンネ
ル型、ボックス型等の表面積を増加できる構造にする事
が提案がされている。これらの構造ではこれらの複雑な
構造を形成する為にシリコン酸化膜を鋳型ないしはスペ
ーサとして用いた後、ＨＦ水溶液でエッチングする工程
が用いられる。このエッチングの際に下部構造を保護す
る為に、キャパシタ形成前にＨＦ水溶液に侵されにくい
シリコン窒化膜を堆積する。この様な構造のＤＲＡＭ素
子ではメモリセル領域以外の領域に形成されるコンタク
トホールは前記シリコン窒化膜を貫いて形成される事に
なる。
【０００３】図４は従来のＤＲＡＭを示す。図４におい
て、ゲート電極３１、ビット線４０をキャパシタ形成領
域Ａ1 にもつ半導体基板３２上にキャパシタ下部電極３
４，キャパシタ絶縁膜３５，キャパシタ上部電極（プレ
ート電極）３６からなるキャパシタが配設され、キャパ
シタ上にＢＰＳＧ膜等の層間絶縁膜３７を介してアルミ
合金配線（メタル膜）３８が配設されている。キャパシ
タ下部電極３４はコンタクト部３３を介して不純物拡散
層３２ａと接続されている。一方、キャパシタ形成領域
Ａ1 以外の領域Ｂ1 はメモリセル以外の回路領域であ
り、この領域Ｂ1 ではビット線４０とアルミ合金配線３
８を接続するためのコンタクトホール４１と、不純物拡
散層３２ａとアルミ合金配線３８を接続するためのコン
タクトホール４４が形成されている。符号３９はキャパ
シタ形成前にＨＦ水溶液に侵されるのを防止するシリコ
ン窒化膜３９である。コンタクトホール４１，４４はそ
のシリコン窒化膜を貫いて形成されている。
て、ゲート電極３１、ビット線４０をキャパシタ形成領
域Ａ1 にもつ半導体基板３２上にキャパシタ下部電極３
４，キャパシタ絶縁膜３５，キャパシタ上部電極（プレ
ート電極）３６からなるキャパシタが配設され、キャパ
シタ上にＢＰＳＧ膜等の層間絶縁膜３７を介してアルミ
合金配線（メタル膜）３８が配設されている。キャパシ
タ下部電極３４はコンタクト部３３を介して不純物拡散
層３２ａと接続されている。一方、キャパシタ形成領域
Ａ1 以外の領域Ｂ1 はメモリセル以外の回路領域であ
り、この領域Ｂ1 ではビット線４０とアルミ合金配線３
８を接続するためのコンタクトホール４１と、不純物拡
散層３２ａとアルミ合金配線３８を接続するためのコン
タクトホール４４が形成されている。符号３９はキャパ
シタ形成前にＨＦ水溶液に侵されるのを防止するシリコ
ン窒化膜３９である。コンタクトホール４１，４４はそ
のシリコン窒化膜を貫いて形成されている。
【０００４】
【発明が解決しようとする課題】前述の構造のスタック
型メモリセルを作製する場合、キャパシタを形成した後
のメタルコンタクト形成工程でメタルスパッタ前のＨＦ
処理によって図５に示すようなシリコン窒化膜３９によ
る庇３９ａができる。これは上述したようにこのシリコ
ン窒化膜がＨＦ水溶液に殆ど侵されない為である。この
様な庇３９ａが形成されるとスパッタリングによるメタ
ル膜４３の堆積工程でコンタクトホール４４の底周辺部
にメタル膜４３ａが堆積されない場合がある（図６参
照）。極端な場合には断線の恐れもある。また、コンタ
クトホール４４に窒化チタン（ＴｉＮ）等のバリアメタ
ルを堆積した後、ＣＶＤ法によるタングステン膜（Ｗ）
を堆積する場合にはコンタクトホール４４の底が完全に
ＴｉＮで覆われていない為、Ｗ膜堆積の際のフッ素の影
響によって接合リーク電流が増加する場合がある。コン
タクトホール４１の場合も同様のことが起こるおそれが
ある。
型メモリセルを作製する場合、キャパシタを形成した後
のメタルコンタクト形成工程でメタルスパッタ前のＨＦ
処理によって図５に示すようなシリコン窒化膜３９によ
る庇３９ａができる。これは上述したようにこのシリコ
ン窒化膜がＨＦ水溶液に殆ど侵されない為である。この
様な庇３９ａが形成されるとスパッタリングによるメタ
ル膜４３の堆積工程でコンタクトホール４４の底周辺部
にメタル膜４３ａが堆積されない場合がある（図６参
照）。極端な場合には断線の恐れもある。また、コンタ
クトホール４４に窒化チタン（ＴｉＮ）等のバリアメタ
ルを堆積した後、ＣＶＤ法によるタングステン膜（Ｗ）
を堆積する場合にはコンタクトホール４４の底が完全に
ＴｉＮで覆われていない為、Ｗ膜堆積の際のフッ素の影
響によって接合リーク電流が増加する場合がある。コン
タクトホール４１の場合も同様のことが起こるおそれが
ある。
【０００５】しかもシリコン窒化膜はＳｉＯ2 等の酸化
膜に比べエッチング速度が遅く、シリコン窒化膜がある
ためにエッチング時間が長くなる。条件によってはコン
タクトホール形状の制御が難しい場合がある。
膜に比べエッチング速度が遅く、シリコン窒化膜がある
ためにエッチング時間が長くなる。条件によってはコン
タクトホール形状の制御が難しい場合がある。
【０００６】
【課題を解決するための手段】この発明は、ビット線上
にキャパシタ及びこのキャパシタを覆う層間絶縁膜を有
し、かつその層間絶縁膜上に配線部を有し、ビット線と
キャパシタとを絶縁するための絶縁膜をキャパシタ形成
領域のみに設け、キャパシタ形成領域以外の領域に層間
絶縁膜の開口により少なくともビット線に至るコンタク
トホールが形成される半導体メモリ素子である。
にキャパシタ及びこのキャパシタを覆う層間絶縁膜を有
し、かつその層間絶縁膜上に配線部を有し、ビット線と
キャパシタとを絶縁するための絶縁膜をキャパシタ形成
領域のみに設け、キャパシタ形成領域以外の領域に層間
絶縁膜の開口により少なくともビット線に至るコンタク
トホールが形成される半導体メモリ素子である。
【０００７】また、この発明は、別の観点から、ビット
線をキャパシタ形成領域にもつ半導体基板上の全面に絶
縁膜を積層した後絶縁膜上にキャパシタを形成し、キャ
パシタ形成領域以外の領域の絶縁膜を除去し、次いで、
キャパシタ上に層間絶縁膜を積層し、続いて、キャパシ
タ形成領域以外の領域の層間絶縁膜を開口して少なくと
もビット線に至るコンタクトホールを形成し、配線部を
形成することからなる半導体メモリ素子の製造方法が提
供される。
線をキャパシタ形成領域にもつ半導体基板上の全面に絶
縁膜を積層した後絶縁膜上にキャパシタを形成し、キャ
パシタ形成領域以外の領域の絶縁膜を除去し、次いで、
キャパシタ上に層間絶縁膜を積層し、続いて、キャパシ
タ形成領域以外の領域の層間絶縁膜を開口して少なくと
もビット線に至るコンタクトホールを形成し、配線部を
形成することからなる半導体メモリ素子の製造方法が提
供される。
【０００８】この発明において、ビット線とキャパシタ
とを絶縁するための絶縁膜として、シリコン窒化膜が用
いられる。キャパシタ形成領域以外の領域の絶縁膜（シ
リコン窒化膜）の除去はキャパシタ（プレート電極）を
マスクとして行っても良いし、フォトリソグラフィ工程
を用いて、レジストパターンを形成しこれをマスクにエ
ッチングを行っても良い。後者の場合、コンタクトホー
ル周辺部のみエッチングを行っても良いし、コンタクト
ホールを含む広い範囲について行っても良い。
とを絶縁するための絶縁膜として、シリコン窒化膜が用
いられる。キャパシタ形成領域以外の領域の絶縁膜（シ
リコン窒化膜）の除去はキャパシタ（プレート電極）を
マスクとして行っても良いし、フォトリソグラフィ工程
を用いて、レジストパターンを形成しこれをマスクにエ
ッチングを行っても良い。後者の場合、コンタクトホー
ル周辺部のみエッチングを行っても良いし、コンタクト
ホールを含む広い範囲について行っても良い。
【０００９】この発明において、キャパシタ形成領域以
外の領域に層間絶縁膜の開口により形成されるコンタク
トホールとは、層間絶縁膜上に形成される配線部とビッ
ト線を接続するものや、配線部と不純物拡散層を接続す
るものが挙げられる。
外の領域に層間絶縁膜の開口により形成されるコンタク
トホールとは、層間絶縁膜上に形成される配線部とビッ
ト線を接続するものや、配線部と不純物拡散層を接続す
るものが挙げられる。
【００１０】
【作用】コンタクトホール形成領域の内、少なくともキ
ャパシタ形成領域以外の領域では、ビット線とキャパシ
タとを絶縁するための絶縁膜（シリコン窒化膜）が除去
される為、その後キャパシタ形成領域以外の領域に層間
絶縁膜の開口によりコンタクトホールを形成しても従来
のようなコンタクトホール中にシリコン窒化膜の庇が存
在する事によって生起される問題点は全く発生しない。
ャパシタ形成領域以外の領域では、ビット線とキャパシ
タとを絶縁するための絶縁膜（シリコン窒化膜）が除去
される為、その後キャパシタ形成領域以外の領域に層間
絶縁膜の開口によりコンタクトホールを形成しても従来
のようなコンタクトホール中にシリコン窒化膜の庇が存
在する事によって生起される問題点は全く発生しない。
【００１１】
【実施例】以下この発明の一実施例について説明する。
なお、それによってこの発明は限定を受けるものではな
い。図３にビット線上にキャパシタを形成した構造のメ
モリセルを有するＤＲＡＭ示す。
なお、それによってこの発明は限定を受けるものではな
い。図３にビット線上にキャパシタを形成した構造のメ
モリセルを有するＤＲＡＭ示す。
【００１２】図３において、ＤＲＡＭは、メモリセルを
形成したキャパシタ形成領域Ａ2 とメモリセル以外の回
路領域領Ｂ2 を有する。そして、ＤＲＡＭは、メモリセ
ルのトランスファゲートとなるセルトランジスタのゲー
ト電極（ワード線）３、ビット線５をキャパシタ形成領
域Ａ2 にもつ半導体基板３２上にキャパシタ下部電極
６，キャパシタ絶縁膜１０，キャパシタ上部電極（プレ
ート電極）７からなるキャパシタが配設され、キャパシ
タ上にＢＰＳＧ膜等の層間絶縁膜１３を介してアルミ合
金配線（メタル膜）１２が配設されている。更に、キャ
パシタ下部電極６は本実施例では中心電極６１の周囲に
自己整合的にリング上の電極６２を配置した構造となっ
ているが、フィン構造、円柱構造でもよい。このキャパ
シタ下部電極６はコンタクト部３３を介して不純物拡散
層３２ａと接続されている。一方、キャパシタ形成領域
Ａ2 以外の領域Ｂ2 はメモリセル以外の回路領域であ
り、この領域Ｂ2 ではビット線５とアルミ合金配線１２
を接続するためのコンタクトホール１１ａと、不純物拡
散層３２ａとアルミ合金配線１２を接続するためのコン
タクトホール１１が形成されている。
形成したキャパシタ形成領域Ａ2 とメモリセル以外の回
路領域領Ｂ2 を有する。そして、ＤＲＡＭは、メモリセ
ルのトランスファゲートとなるセルトランジスタのゲー
ト電極（ワード線）３、ビット線５をキャパシタ形成領
域Ａ2 にもつ半導体基板３２上にキャパシタ下部電極
６，キャパシタ絶縁膜１０，キャパシタ上部電極（プレ
ート電極）７からなるキャパシタが配設され、キャパシ
タ上にＢＰＳＧ膜等の層間絶縁膜１３を介してアルミ合
金配線（メタル膜）１２が配設されている。更に、キャ
パシタ下部電極６は本実施例では中心電極６１の周囲に
自己整合的にリング上の電極６２を配置した構造となっ
ているが、フィン構造、円柱構造でもよい。このキャパ
シタ下部電極６はコンタクト部３３を介して不純物拡散
層３２ａと接続されている。一方、キャパシタ形成領域
Ａ2 以外の領域Ｂ2 はメモリセル以外の回路領域であ
り、この領域Ｂ2 ではビット線５とアルミ合金配線１２
を接続するためのコンタクトホール１１ａと、不純物拡
散層３２ａとアルミ合金配線１２を接続するためのコン
タクトホール１１が形成されている。
【００１３】符号９はキャパシタ形成前にＨＦ水溶液に
侵されるのを防止するシリコン窒化膜である。すなわ
ち、キャパシタ下部電極６の形成工程で不要な酸化膜を
取り除くため、ＨＦ（フッ酸水溶液又は緩衝フッ酸水溶
液）処理が行なわれるが、ビット線５上の層間絶縁膜で
ある酸化膜８をエッチングしないようＨＦ水溶液に腐食
されにくいシリコン窒化膜９がキャパシタ下部電極６の
下に形成されている。このシリコン窒化膜９は領域Ｂ2
では全て除去された後コンタクトホール１１ａとコンタ
クトホール１１が形成されている。このシリコン窒化膜
９は反応性イオンエッチングで除去される。
侵されるのを防止するシリコン窒化膜である。すなわ
ち、キャパシタ下部電極６の形成工程で不要な酸化膜を
取り除くため、ＨＦ（フッ酸水溶液又は緩衝フッ酸水溶
液）処理が行なわれるが、ビット線５上の層間絶縁膜で
ある酸化膜８をエッチングしないようＨＦ水溶液に腐食
されにくいシリコン窒化膜９がキャパシタ下部電極６の
下に形成されている。このシリコン窒化膜９は領域Ｂ2
では全て除去された後コンタクトホール１１ａとコンタ
クトホール１１が形成されている。このシリコン窒化膜
９は反応性イオンエッチングで除去される。
【００１４】以下製造方法について説明する。図１に示
すように、ゲート電極３、ビット線５をキャパシタ形成
領域Ａ2 にもつ半導体基板３２上にビット線５の層間絶
縁膜であるＳｉＯ2 膜（酸化膜）８及びシリコン窒化膜
を順次積層し、その後領域Ａ2 では、シリコン窒化膜、
ＳｉＯ 2 膜８を順次開口して不純物拡散層３２ａ上にコ
ンタクト部３３を形成し、コンタクト部３３を含むシリ
コン窒化膜９上にキャパシタ下部電極６を形成する。こ
の際、シリコン窒化膜９は領域Ｂ2 に渡り形成されてい
る。
すように、ゲート電極３、ビット線５をキャパシタ形成
領域Ａ2 にもつ半導体基板３２上にビット線５の層間絶
縁膜であるＳｉＯ2 膜（酸化膜）８及びシリコン窒化膜
を順次積層し、その後領域Ａ2 では、シリコン窒化膜、
ＳｉＯ 2 膜８を順次開口して不純物拡散層３２ａ上にコ
ンタクト部３３を形成し、コンタクト部３３を含むシリ
コン窒化膜９上にキャパシタ下部電極６を形成する。こ
の際、シリコン窒化膜９は領域Ｂ2 に渡り形成されてい
る。
【００１５】続いて、キャパシタ下部電極６上にキャパ
シタ絶縁膜１０及びキャパシタ上部電極７を順次形成す
る（図１参照）。ここまでの工程は従来と同一工程であ
る。次に、キャパシタ上部電極７に覆われていない部分
を含むコンタクトホール１１ａとコンタクトホール１１
が形成される領域Ｂ2 のシリコン窒化膜９を除去する
（図２参照）。すなわち、キャパシタ上部電極７を形成
した後、熱濃燐酸に浸してキャパシタ上部電極７に覆わ
れていない部分のシリコン窒化膜９を選択的にエッチン
グする。熱濃燐酸ではキャパシタ上部電極７を構成する
多結晶シリコン膜や層間絶縁膜８を構成する酸化膜は殆
ど腐食されない。これによって領域Ｂ2のシリコン窒化
膜９はすべて除去することができる。なお、このシリコ
ン窒化膜９は反応性イオンエッチングで除去しても良
い。この際、下層の層間絶縁膜８は若干エッチングされ
るが素子の形成に関しては影響は無い。
シタ絶縁膜１０及びキャパシタ上部電極７を順次形成す
る（図１参照）。ここまでの工程は従来と同一工程であ
る。次に、キャパシタ上部電極７に覆われていない部分
を含むコンタクトホール１１ａとコンタクトホール１１
が形成される領域Ｂ2 のシリコン窒化膜９を除去する
（図２参照）。すなわち、キャパシタ上部電極７を形成
した後、熱濃燐酸に浸してキャパシタ上部電極７に覆わ
れていない部分のシリコン窒化膜９を選択的にエッチン
グする。熱濃燐酸ではキャパシタ上部電極７を構成する
多結晶シリコン膜や層間絶縁膜８を構成する酸化膜は殆
ど腐食されない。これによって領域Ｂ2のシリコン窒化
膜９はすべて除去することができる。なお、このシリコ
ン窒化膜９は反応性イオンエッチングで除去しても良
い。この際、下層の層間絶縁膜８は若干エッチングされ
るが素子の形成に関しては影響は無い。
【００１６】次いで、キャパシタ上部電極７上に層間絶
縁膜１３を堆積し、領域Ｂ2 にコンタクトホール１１ａ
とコンタクトホール１１を開口し、メタル配線１２を形
成する（図３参照）。このようにしてＤＲＡＭが形成さ
れる。このように本実施例では、ビット線上にキャパシ
タを形成するＤＲＡＭ素子において、回路領域Ｂ2 にコ
ンタクトホール１１ａとコンタクトホール１１を開口す
る前にキャパシタの上部電極をなすプレート電極の下部
に存在する絶縁層の内、予めコンタクト部分のシリコン
窒化膜９を取り除いた為、コンタクトホール１１ａ，１
１内に図５に示すようなシリコン窒化膜による庇３９ａ
ができる恐れがなくなった。また、シリコン窒化膜９の
除去はキャパシタ上部電極７に対して自己整合的に行う
事ができる為、シリコン窒化膜９の除去の工程が新たに
増えても、そのためのフォト工程が増加するという事は
ない。
縁膜１３を堆積し、領域Ｂ2 にコンタクトホール１１ａ
とコンタクトホール１１を開口し、メタル配線１２を形
成する（図３参照）。このようにしてＤＲＡＭが形成さ
れる。このように本実施例では、ビット線上にキャパシ
タを形成するＤＲＡＭ素子において、回路領域Ｂ2 にコ
ンタクトホール１１ａとコンタクトホール１１を開口す
る前にキャパシタの上部電極をなすプレート電極の下部
に存在する絶縁層の内、予めコンタクト部分のシリコン
窒化膜９を取り除いた為、コンタクトホール１１ａ，１
１内に図５に示すようなシリコン窒化膜による庇３９ａ
ができる恐れがなくなった。また、シリコン窒化膜９の
除去はキャパシタ上部電極７に対して自己整合的に行う
事ができる為、シリコン窒化膜９の除去の工程が新たに
増えても、そのためのフォト工程が増加するという事は
ない。
【００１７】
【発明の効果】以上のようにこの発明では、シリコン窒
化膜によって生起するコンタクトホール形成上の問題点
及び電気接続をする上での問題点が解消される。更にシ
リコン窒化膜の除去はキャパシタ上部電極に対して自己
整合的に行う事ができる為、シリコン窒化膜９の除去の
工程が新たに増えても、そのためのフォト工程が増加す
る事はなく、工程数の増加はわずかである。
化膜によって生起するコンタクトホール形成上の問題点
及び電気接続をする上での問題点が解消される。更にシ
リコン窒化膜の除去はキャパシタ上部電極に対して自己
整合的に行う事ができる為、シリコン窒化膜９の除去の
工程が新たに増えても、そのためのフォト工程が増加す
る事はなく、工程数の増加はわずかである。
【図１】この発明の一実施例による製造方法の第１ステ
ップを示す構成説明図である。
ップを示す構成説明図である。
【図２】上記実施例による製造方法の第２ステップを示
す構成説明図である。
す構成説明図である。
【図３】上記実施例による製造方法の第３ステップを示
す構成説明図である。
す構成説明図である。
【図４】従来例を示す構成説明図である。
【図５】従来例の問題点を示す構成説明図である。
【図６】従来例の問題点を示す構成説明図である。
５ ビット線 ６ キャパシタ下部電極 ７ キャパシタ上部電極 ９ シリコン窒化膜（絶縁膜） １０ キャパシタ絶縁膜 １１，１１ａ コンタクトホール １２ メタル配線 １３ 層間絶縁膜 ３２ 半導体基板
Claims (3)
- 【請求項１】 ビット線上にキャパシタ及びこのキャパ
シタを覆う層間絶縁膜を有し、かつその層間絶縁膜上に
配線部を有し、ビット線とキャパシタとを絶縁するため
の絶縁膜をキャパシタ形成領域のみに設け、キャパシタ
形成領域以外の領域に層間絶縁膜の開口により少なくと
もビット線に至るコンタクトホールが形成される半導体
メモリ素子。 - 【請求項２】 絶縁膜がシリコン窒化膜である請求項１
よる半導体メモリ素子。 - 【請求項３】 ビット線をキャパシタ形成領域にもつ半
導体基板上の全面に絶縁膜を積層した後絶縁膜上にキャ
パシタを形成し、キャパシタ形成領域以外の領域の絶縁
膜を除去し、次いで、キャパシタ上に層間絶縁膜を積層
し、続いて、キャパシタ形成領域以外の領域の層間絶縁
膜を開口して少なくともビット線に至るコンタクトホー
ルを形成し、配線部を形成することからなる半導体メモ
リ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070827A JPH05275644A (ja) | 1992-03-27 | 1992-03-27 | 半導体メモリ素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070827A JPH05275644A (ja) | 1992-03-27 | 1992-03-27 | 半導体メモリ素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275644A true JPH05275644A (ja) | 1993-10-22 |
Family
ID=13442804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4070827A Pending JPH05275644A (ja) | 1992-03-27 | 1992-03-27 | 半導体メモリ素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275644A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714779A (en) * | 1992-06-30 | 1998-02-03 | Siemens Aktiengesellschaft | Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor |
| JP2005236321A (ja) * | 2005-03-30 | 2005-09-02 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| JP2010056578A (ja) * | 2009-12-07 | 2010-03-11 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
| US8199083B2 (en) | 2007-12-19 | 2012-06-12 | Sony Corporation | Display device |
-
1992
- 1992-03-27 JP JP4070827A patent/JPH05275644A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714779A (en) * | 1992-06-30 | 1998-02-03 | Siemens Aktiengesellschaft | Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
| JP2005236321A (ja) * | 2005-03-30 | 2005-09-02 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US8199083B2 (en) | 2007-12-19 | 2012-06-12 | Sony Corporation | Display device |
| JP2010056578A (ja) * | 2009-12-07 | 2010-03-11 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
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