JP2907097B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2907097B2 JP2907097B2 JP8041403A JP4140396A JP2907097B2 JP 2907097 B2 JP2907097 B2 JP 2907097B2 JP 8041403 A JP8041403 A JP 8041403A JP 4140396 A JP4140396 A JP 4140396A JP 2907097 B2 JP2907097 B2 JP 2907097B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特にスタック型容量素子を有する半導体装
置の製造方法に関する。
法に係わり、特にスタック型容量素子を有する半導体装
置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、メモリセ
ルも縮小化される。この際、放射線によるソフトエラー
を防止すると共に、十分なＳ／Ｎ比を確保するため、メ
モリセル内の電荷蓄積容量を増加させるのが大きな課題
となっていた。
ルも縮小化される。この際、放射線によるソフトエラー
を防止すると共に、十分なＳ／Ｎ比を確保するため、メ
モリセル内の電荷蓄積容量を増加させるのが大きな課題
となっていた。
【０００３】このような要求に対処するために、セル表
面積を増大させるための方法として、スタック型メモリ
セル構造が使用されるようになった。
面積を増大させるための方法として、スタック型メモリ
セル構造が使用されるようになった。
【０００４】しかしながら、スタック型メモリセルはそ
の構造上、メモリセルの高集積化により次第に小さくな
るセルの大きさにより、電極の絶対有効面積が必然的に
決定してしまう。
の構造上、メモリセルの高集積化により次第に小さくな
るセルの大きさにより、電極の絶対有効面積が必然的に
決定してしまう。
【０００５】
【発明が解決しようとする課題】一方、電荷容量を増加
させるための他の方法として、誘電体膜として高誘電物
質の酸化タンタル膜（Ｔａ2 Ｏ5 ）等を使用する場合が
ある。しかし、酸化タンタル膜を使用する場合、シリコ
ン酸化膜やシリコン窒化膜に比べ、リーク電流が増加す
るという問題がある。
させるための他の方法として、誘電体膜として高誘電物
質の酸化タンタル膜（Ｔａ2 Ｏ5 ）等を使用する場合が
ある。しかし、酸化タンタル膜を使用する場合、シリコ
ン酸化膜やシリコン窒化膜に比べ、リーク電流が増加す
るという問題がある。
【０００６】このリーク電流対策として、特公平４−５
９８号公報に開示されているように、下部電極をバリア
メタルとしても作用する窒化タンタル（ＴａＮ）や窒化
チタン（ＴｉＮ）を使用する方法がある。しかしなが
ら、これらの材料は厚く成膜することが困難なため、ス
タック電極の垂直方向、すなわちスタック電極の側面積
を有効に活用できないという問題がある。
９８号公報に開示されているように、下部電極をバリア
メタルとしても作用する窒化タンタル（ＴａＮ）や窒化
チタン（ＴｉＮ）を使用する方法がある。しかしなが
ら、これらの材料は厚く成膜することが困難なため、ス
タック電極の垂直方向、すなわちスタック電極の側面積
を有効に活用できないという問題がある。
【０００７】セル表面積を拡張させるための他の方法と
して、シリンダー構造やフィン構造のメモリセルが提案
されている。特開平４−２１６６６５号公報、特開平６
−１８８３６５号公報あるいは特開平６−２２４３８８
号公報等ではシリンダー型、フィン型あるいはそれらの
共存型等が開示されているが、いずれも電極材料として
シリコンを用いているため、前述のリーク電流の問題か
ら高誘電物質である酸化タンタルが使用できない。更
に、それらを製造する際に工程数が増加し、製造コスト
が増加してしまうという問題がある。
して、シリンダー構造やフィン構造のメモリセルが提案
されている。特開平４−２１６６６５号公報、特開平６
−１８８３６５号公報あるいは特開平６−２２４３８８
号公報等ではシリンダー型、フィン型あるいはそれらの
共存型等が開示されているが、いずれも電極材料として
シリコンを用いているため、前述のリーク電流の問題か
ら高誘電物質である酸化タンタルが使用できない。更
に、それらを製造する際に工程数が増加し、製造コスト
が増加してしまうという問題がある。
【０００８】したがって本発明の目的は、メモリセルの
表面積を増加し、更に高誘電膜にも対応可能であり、か
つ容易に製造可能な容量素子を有する半導体装置および
その製造方法を提供することである。
表面積を増加し、更に高誘電膜にも対応可能であり、か
つ容易に製造可能な容量素子を有する半導体装置および
その製造方法を提供することである。
【０００９】
【００１０】
【００１１】
【課題を解決するための手段】 本発明の特徴は、トラン
ジスタが設けられた半導体基板の表面を覆う絶縁膜を形
成する工程と、前記コンタクトホールを含めた前記半導
体基板表面にチタンもしくはチタン化合物あるいはそれ
らの積層膜からなるバリアメタルを形成する工程と、前
記バリアメタル上に第一の高融点金属膜を形成し、該第
一の高融点金属膜の上に該第一の高融点金属膜と選択的
にエッチング可能で、かつシリコンを含まない第二の膜
を形成する工程と、前記第二の膜をキャパシタ電極形状
にパターニングする工程と、前記パターニングされた第
二の膜をマスクにして前記第一の高融点金属膜をパター
ニングする工程と、前記第二の膜を含めた前記半導体基
板表面に第三の高融点金属膜を形成する工程と、前記第
三の高融点金属膜を、前記バリアメタルと前記第二の膜
の膜が露出するまでエッチバックを行ない、前記パター
ニングされた前記第二の膜および第一の高融点金属膜の
側面に該第三の高融点金属膜のサイドウォールを形成す
る工程と、前記第一の高融点金属膜、前記第二の膜およ
び前記第三の高融点金属膜をマスクにして前記バリアメ
タルをエッチングする工程と、前記第二の膜を選択的に
除去する工程と、前記第一に高融点金属膜および第三の
高融点金属膜上に、シリコンを含まない誘電体膜を形成
する工程と、前記誘電体膜上に前記第一に高融点金属膜
および第三の高融点金属膜に対向して第四の高融点金属
膜を形成する工程とを有する半導体装置の製造方法にあ
る。
ジスタが設けられた半導体基板の表面を覆う絶縁膜を形
成する工程と、前記コンタクトホールを含めた前記半導
体基板表面にチタンもしくはチタン化合物あるいはそれ
らの積層膜からなるバリアメタルを形成する工程と、前
記バリアメタル上に第一の高融点金属膜を形成し、該第
一の高融点金属膜の上に該第一の高融点金属膜と選択的
にエッチング可能で、かつシリコンを含まない第二の膜
を形成する工程と、前記第二の膜をキャパシタ電極形状
にパターニングする工程と、前記パターニングされた第
二の膜をマスクにして前記第一の高融点金属膜をパター
ニングする工程と、前記第二の膜を含めた前記半導体基
板表面に第三の高融点金属膜を形成する工程と、前記第
三の高融点金属膜を、前記バリアメタルと前記第二の膜
の膜が露出するまでエッチバックを行ない、前記パター
ニングされた前記第二の膜および第一の高融点金属膜の
側面に該第三の高融点金属膜のサイドウォールを形成す
る工程と、前記第一の高融点金属膜、前記第二の膜およ
び前記第三の高融点金属膜をマスクにして前記バリアメ
タルをエッチングする工程と、前記第二の膜を選択的に
除去する工程と、前記第一に高融点金属膜および第三の
高融点金属膜上に、シリコンを含まない誘電体膜を形成
する工程と、前記誘電体膜上に前記第一に高融点金属膜
および第三の高融点金属膜に対向して第四の高融点金属
膜を形成する工程とを有する半導体装置の製造方法にあ
る。
【００１２】本発明の他の特徴は、トランジスタが設け
られた半導体基板の表面を覆う絶縁膜を形成してからス
ペーサ膜を形成する工程と、前記絶縁膜にコンタクトホ
ールを形成する工程と、前記コンタクトホールを含めた
前記半導体基板表面にチタンもしくはチタン化合物ある
いはそれらの積層膜からなるバリアメタルを形成する工
程と、前記バリアメタル上に第一の高融点金属膜を形成
する工程と、前記第一の高融点金属膜および前記バリア
メタルをキャパシタ電極形状にパターニングする工程
と、前記スペーサ膜を選択的に除去する工程と、前記バ
リアメタル上および前記第一の高融点金属膜上に、シリ
コンを含まない誘電体膜を形成する工程と、前記誘電体
膜上に前記第一の高融点金属膜に対向して第二の高融点
金属膜を形成する工程とを有する半導体装置の製造方法
にある。
られた半導体基板の表面を覆う絶縁膜を形成してからス
ペーサ膜を形成する工程と、前記絶縁膜にコンタクトホ
ールを形成する工程と、前記コンタクトホールを含めた
前記半導体基板表面にチタンもしくはチタン化合物ある
いはそれらの積層膜からなるバリアメタルを形成する工
程と、前記バリアメタル上に第一の高融点金属膜を形成
する工程と、前記第一の高融点金属膜および前記バリア
メタルをキャパシタ電極形状にパターニングする工程
と、前記スペーサ膜を選択的に除去する工程と、前記バ
リアメタル上および前記第一の高融点金属膜上に、シリ
コンを含まない誘電体膜を形成する工程と、前記誘電体
膜上に前記第一の高融点金属膜に対向して第二の高融点
金属膜を形成する工程とを有する半導体装置の製造方法
にある。
【００１３】ここで上記それぞれの製造方法において、
前記第一、第二、第三および第四の高融点金属膜はタン
グステン膜であることが出来る。
前記第一、第二、第三および第四の高融点金属膜はタン
グステン膜であることが出来る。
【００１４】上記本発明の半導体装置の製造方法によれ
ば、容量電極の材料として高融点金属を用いているた
め、従来技術では困難であった、高誘電膜を容量膜とし
て採用することが可能となり、蓄積電荷容量の増大が達
成される。
ば、容量電極の材料として高融点金属を用いているた
め、従来技術では困難であった、高誘電膜を容量膜とし
て採用することが可能となり、蓄積電荷容量の増大が達
成される。
【００１５】すなわち酸化タンタル（Ｔａ2 Ｏ5 ）等の
酸化膜系高誘電膜はシリコンと反応しやすく、反応した
場合にはリーク電流が増加するが、本発明では上下の電
極にシリコンを含まない材料である高融点金属を用いて
いるから、誘電体膜として酸化膜系高誘電膜を採用して
もリーク電流が増加するような不都合は発生しない。ま
た、高融点金属は加工性、実用性からもキャパシタの電
極材料として優れた材料であることが判明した。
酸化膜系高誘電膜はシリコンと反応しやすく、反応した
場合にはリーク電流が増加するが、本発明では上下の電
極にシリコンを含まない材料である高融点金属を用いて
いるから、誘電体膜として酸化膜系高誘電膜を採用して
もリーク電流が増加するような不都合は発生しない。ま
た、高融点金属は加工性、実用性からもキャパシタの電
極材料として優れた材料であることが判明した。
【００１６】更に、電極材料とエッチング選択比がとれ
る材料をスペーサに採用することで、シリンダー型、フ
ィン型スタック電極を従来技術に比較し、より容易に製
造することが可能となる。
る材料をスペーサに採用することで、シリンダー型、フ
ィン型スタック電極を従来技術に比較し、より容易に製
造することが可能となる。
【００１７】また、高融点金属としてタングステンを採
用した場合には、タングステン自身の表面モフォロジー
により、実質的な表面積が増加する。
用した場合には、タングステン自身の表面モフォロジー
により、実質的な表面積が増加する。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明を説
明する。
明する。
【００１９】図１乃至図４は本発明に関係のある技術の
半導体装置およびその製造方法を説明するための断面図
である。
半導体装置およびその製造方法を説明するための断面図
である。
【００２０】まず図１において、半導体基板１を選択酸
化して、素子分離領域であるフィールド絶縁膜２を形成
した後、ワード線ＷＬ、ビット線ＢＬを作り込み、それ
らの表面を層間絶縁膜３で覆う。その後、通常のリソグ
ラフィー技術とドライエッチング技術により、活性領域
上にコンタクトホール４を開口する。
化して、素子分離領域であるフィールド絶縁膜２を形成
した後、ワード線ＷＬ、ビット線ＢＬを作り込み、それ
らの表面を層間絶縁膜３で覆う。その後、通常のリソグ
ラフィー技術とドライエッチング技術により、活性領域
上にコンタクトホール４を開口する。
【００２１】すなわち図１では、フィールド酸化膜２で
区画されたＰ型シリコン基板１の活性領域に一対のＮ型
拡散領域１１、１２がソース、ドレインの一方および他
方として形成され、Ｎ型拡散領域１１、１２間のチャネ
ル領域上のゲート絶縁膜上のワード線の箇所をゲート電
極としてメモリセルのトランスファゲートのトランジス
タを構成し、Ｎ型拡散領域１２をトランジスタの一端子
部としてここにビット線が接続され、Ｎ型拡散領域１１
をトランジスタの他の一端子部として、ここにコンタク
トホール４を通して、本発明のキャパシタがメモリセル
の容量素子として接続形成される。
区画されたＰ型シリコン基板１の活性領域に一対のＮ型
拡散領域１１、１２がソース、ドレインの一方および他
方として形成され、Ｎ型拡散領域１１、１２間のチャネ
ル領域上のゲート絶縁膜上のワード線の箇所をゲート電
極としてメモリセルのトランスファゲートのトランジス
タを構成し、Ｎ型拡散領域１２をトランジスタの一端子
部としてここにビット線が接続され、Ｎ型拡散領域１１
をトランジスタの他の一端子部として、ここにコンタク
トホール４を通して、本発明のキャパシタがメモリセル
の容量素子として接続形成される。
【００２２】次に図２において、コンタクトホール４を
含めた半導体基板１の全面にバリアメタル５であるチタ
ンと窒化チタンをそれぞれ膜厚３０ｎｍ、１００ｎｍ成
膜する。ここでバリアメタル５の下層にチタンを選択し
た理由は、この後の半導体基板（シリコン基板）１が比
較的高温になる工程（例えばＣＶＤ成長工程や配線層間
膜のリフロー工程等）において、チタンが活性領域のシ
リコンと反応し、抵抗の低いチタンシリサイド（ＴｉＳ
ｉX ）が形成されるためである。
含めた半導体基板１の全面にバリアメタル５であるチタ
ンと窒化チタンをそれぞれ膜厚３０ｎｍ、１００ｎｍ成
膜する。ここでバリアメタル５の下層にチタンを選択し
た理由は、この後の半導体基板（シリコン基板）１が比
較的高温になる工程（例えばＣＶＤ成長工程や配線層間
膜のリフロー工程等）において、チタンが活性領域のシ
リコンと反応し、抵抗の低いチタンシリサイド（ＴｉＳ
ｉX ）が形成されるためである。
【００２３】その後、容量素子の下部電極層となる第一
の高融点金属６ａとして、タングステン（Ｗ）６ａをＣ
ＶＤ法で膜厚５００ｎｍ成膜する。この時、スパッタ法
で成膜しても構わないが、タングステン６ａ自身の表面
モフォロジーを効果的に利用するのであれば、ＣＶＤ法
の方が好ましい。
の高融点金属６ａとして、タングステン（Ｗ）６ａをＣ
ＶＤ法で膜厚５００ｎｍ成膜する。この時、スパッタ法
で成膜しても構わないが、タングステン６ａ自身の表面
モフォロジーを効果的に利用するのであれば、ＣＶＤ法
の方が好ましい。
【００２４】次に図３において、タングステン６ａ上に
フォトレジスト７をリソグラフィー技術により、容量電
極形状にパターニングを行なう。次にこのパターン７を
マスクにしてタングステン６ａをフッ素系ガスで、バリ
アメタル５を塩素系ガスでそれぞれドライエッチングに
より容量電極形状にパターニングする。
フォトレジスト７をリソグラフィー技術により、容量電
極形状にパターニングを行なう。次にこのパターン７を
マスクにしてタングステン６ａをフッ素系ガスで、バリ
アメタル５を塩素系ガスでそれぞれドライエッチングに
より容量電極形状にパターニングする。
【００２５】次に図４において、フォトレジスト７を剥
離した後、シリコンを含まない誘電体膜８である酸化タ
ンタル膜（Ｔａ2 Ｏ5 ）をＣＶＤ法により膜厚１０ｎｍ
成膜する。次に容量電極の対向電極である上層電極層と
なる第二の高融点金属６ｂとして、タングステン６ｂを
成膜することで高誘電体の誘電体膜（容量膜９にも対応
可能なキャパシタが得られる。
離した後、シリコンを含まない誘電体膜８である酸化タ
ンタル膜（Ｔａ2 Ｏ5 ）をＣＶＤ法により膜厚１０ｎｍ
成膜する。次に容量電極の対向電極である上層電極層と
なる第二の高融点金属６ｂとして、タングステン６ｂを
成膜することで高誘電体の誘電体膜（容量膜９にも対応
可能なキャパシタが得られる。
【００２６】図５乃至図８は本発明の第１の実施の形態
の半導体装置の製造方法を説明するための断面図であ
る。
の半導体装置の製造方法を説明するための断面図であ
る。
【００２７】図５においてキャパシタの下部電極層とな
る第一の高融点金属６ａとして、タングステン６ａを成
膜するまでは、前述した第１の実施の形態の図１乃至図
２と同様であるから、重複する説明は省略する。
る第一の高融点金属６ａとして、タングステン６ａを成
膜するまでは、前述した第１の実施の形態の図１乃至図
２と同様であるから、重複する説明は省略する。
【００２８】次に図６において、タングステン６ａ成膜
後、その上に第二の膜９でありシリコンを含まない膜で
あるアルミニウム（以下アルミと記す）９をスパッタ法
で膜厚５００ｎｍ成膜する。このアルミ９の膜厚が、後
に形成されるシリンダー部分の実効的な高さになる。
後、その上に第二の膜９でありシリコンを含まない膜で
あるアルミニウム（以下アルミと記す）９をスパッタ法
で膜厚５００ｎｍ成膜する。このアルミ９の膜厚が、後
に形成されるシリンダー部分の実効的な高さになる。
【００２９】アルミ９上にフォトレジスト（図示省略）
を容量電極形状にパターニングし、これをマスクにアル
ミ９を塩素系ガスで、タングステン６ａをフッ素系ガス
でそれぞれ順次ドライエッチングによりパターニングす
る。この時、バリアメタル５はエッチングしない。
を容量電極形状にパターニングし、これをマスクにアル
ミ９を塩素系ガスで、タングステン６ａをフッ素系ガス
でそれぞれ順次ドライエッチングによりパターニングす
る。この時、バリアメタル５はエッチングしない。
【００３０】次に図７において、フォトレジストを剥離
後、アルミ９を含めた半導体基板１に第三の高融点金属
６ｃであるタングステン６ｃを膜厚２００〜３００ｎｍ
成膜する。
後、アルミ９を含めた半導体基板１に第三の高融点金属
６ｃであるタングステン６ｃを膜厚２００〜３００ｎｍ
成膜する。
【００３１】次にタングステン６ｃに対してフッ素系ガ
スで全面エッチバックを行ない、アルミ９とタングステ
ン６ａの側壁にタングステン６ｃのサイドウォールを形
成する。尚、エッチング時間は波長７０４ｎｍの光学フ
ィルターを用いて終点判定を行ない、タングステン６ｃ
に対し、約５０％のオーバーエッチングを行った。この
時に十分なオーバーエッチングを行ない、サイドウォー
ル以外のタングステン６ｃを完全に除去しないと、バリ
アメタル５のエッチング中、もしくはエッチング後にエ
ッチング残渣が生じてしまう。
スで全面エッチバックを行ない、アルミ９とタングステ
ン６ａの側壁にタングステン６ｃのサイドウォールを形
成する。尚、エッチング時間は波長７０４ｎｍの光学フ
ィルターを用いて終点判定を行ない、タングステン６ｃ
に対し、約５０％のオーバーエッチングを行った。この
時に十分なオーバーエッチングを行ない、サイドウォー
ル以外のタングステン６ｃを完全に除去しないと、バリ
アメタル５のエッチング中、もしくはエッチング後にエ
ッチング残渣が生じてしまう。
【００３２】次に図８において、アルミ９と露出するバ
リアメタル５を塩素系のガスを用いて同時にエッチング
除去する。この時、アルミ９とバリアメタル５の膜厚は
それぞれ５００ｎｍと１００ｎｍ（バリアメタル５の成
膜時の膜厚は１３０ｎｍであるが、タングステン６ｃの
全面エッチバック時に約３０ｎｍエッチングされてい
る）であるが、一般的に塩素ガスを用いた場合、アルミ
の方がエッチレートが早いので、膜厚に差があっても問
題にはならない。この時のエッチング条件を以下に示
す。
リアメタル５を塩素系のガスを用いて同時にエッチング
除去する。この時、アルミ９とバリアメタル５の膜厚は
それぞれ５００ｎｍと１００ｎｍ（バリアメタル５の成
膜時の膜厚は１３０ｎｍであるが、タングステン６ｃの
全面エッチバック時に約３０ｎｍエッチングされてい
る）であるが、一般的に塩素ガスを用いた場合、アルミ
の方がエッチレートが早いので、膜厚に差があっても問
題にはならない。この時のエッチング条件を以下に示
す。
【００３３】Ｃｌ2 ／ＢＣｌ3 ＝８０／２０ｓｃｃｍ，
ＲＦ＝５０Ｗ，Ｐｒｅｓｓ．＝１２ｍＴｏｒｒ，エッチ
ング時間＝９０ｓｅｃ またタングステン６ｃのエッチバック時に、アルミ９の
表面にはアルミのフッ化物が生成されているため、アル
ミ９およびバリアメタル５除去時のエッチング条件は、
最初の１０秒程度はイオンエネルギーの高い条件、いわ
ゆるブレークスルーステップを導入するのが好ましい。
ＲＦ＝５０Ｗ，Ｐｒｅｓｓ．＝１２ｍＴｏｒｒ，エッチ
ング時間＝９０ｓｅｃ またタングステン６ｃのエッチバック時に、アルミ９の
表面にはアルミのフッ化物が生成されているため、アル
ミ９およびバリアメタル５除去時のエッチング条件は、
最初の１０秒程度はイオンエネルギーの高い条件、いわ
ゆるブレークスルーステップを導入するのが好ましい。
【００３４】アルミ９とバリアメタル５除去時に、タン
グステン６ａ、６ｃも同時に塩素プラズマにさらされる
が、タングステンは塩素でほとんどエッチングされない
ので、シリンダー形状が変化することは無い。
グステン６ａ、６ｃも同時に塩素プラズマにさらされる
が、タングステンは塩素でほとんどエッチングされない
ので、シリンダー形状が変化することは無い。
【００３５】尚、アルミ９の除去は混酸ＰＨＣ（リン
酸、フッ酸、酢酸の混合液）等のウェット処理を行なっ
ても可能であるが、ドライエッチングで行なうと、タン
グステン６ｃの全面エッチバック、アルミ９およびバリ
アメタル５のエッチングが同一のエッチング装置を用い
てインラインで処理可能なため、製造工程数の削減が可
能となる。
酸、フッ酸、酢酸の混合液）等のウェット処理を行なっ
ても可能であるが、ドライエッチングで行なうと、タン
グステン６ｃの全面エッチバック、アルミ９およびバリ
アメタル５のエッチングが同一のエッチング装置を用い
てインラインで処理可能なため、製造工程数の削減が可
能となる。
【００３６】このようにして、パターニングされたタン
グステン６ａとサイドウォールに形成されたタングステ
ン６ｃとから成るシリンダー電極の形成後、図１乃至図
４の技術と同様に、誘電体膜８としての酸化タンタル
膜、対向電極の上部電極層である第四の高融点金属６ｄ
としてタングステン６ｄを順次成膜することで、高誘電
体の容量膜にも対応可能なシリンダー型のキャパシタが
得られる。
グステン６ａとサイドウォールに形成されたタングステ
ン６ｃとから成るシリンダー電極の形成後、図１乃至図
４の技術と同様に、誘電体膜８としての酸化タンタル
膜、対向電極の上部電極層である第四の高融点金属６ｄ
としてタングステン６ｄを順次成膜することで、高誘電
体の容量膜にも対応可能なシリンダー型のキャパシタが
得られる。
【００３７】図９乃至図１２は本発明の第２の実施の形
態の半導体装置の製造方法を説明するための断面図であ
る。
態の半導体装置の製造方法を説明するための断面図であ
る。
【００３８】まず図９において、前述した第１および第
２の実施の形態と同様に、半導体基板１上を層間絶縁膜
３で覆った後、フィン型スタックのスペーサ膜１０とな
るチタンシリサイド（ＴｉＳｉX ）１０を膜厚１００〜
２００ｎｍ成膜する。その後、チタンシリサイド１０を
通してコンタクトホールを開口し、バリアメタル５であ
るチタンタングステン（ＴｉＷ）５、下部電極層となる
タングステン６ａを順次成膜する。尚、この時のスペー
サー材料としては、塩素系でエッチングされやすいリン
ドープポリシリコンでも可能である。
２の実施の形態と同様に、半導体基板１上を層間絶縁膜
３で覆った後、フィン型スタックのスペーサ膜１０とな
るチタンシリサイド（ＴｉＳｉX ）１０を膜厚１００〜
２００ｎｍ成膜する。その後、チタンシリサイド１０を
通してコンタクトホールを開口し、バリアメタル５であ
るチタンタングステン（ＴｉＷ）５、下部電極層となる
タングステン６ａを順次成膜する。尚、この時のスペー
サー材料としては、塩素系でエッチングされやすいリン
ドープポリシリコンでも可能である。
【００３９】次に図１０において、フォトレジスト７を
マスクにして用い、タングステン６ａとチタンタングス
テン５をフッ素系ガスにより容量電極形状にパターニン
グする。
マスクにして用い、タングステン６ａとチタンタングス
テン５をフッ素系ガスにより容量電極形状にパターニン
グする。
【００４０】次に図１１において、引き続き、塩素ガス
を用いてスペーサー膜１０であるチタンシリサイド１０
をエッチングする。タングステン６ａとチタンタングス
テン５は塩素ではエッチングされにくいのに対し、チタ
ンシリサイド１０は塩素プラズマでは等方的にエッチン
グされるため、チタンシリサイドのみのエッチングが可
能となる。以下にチタンシリサイド１０のエッチング条
件を示す。
を用いてスペーサー膜１０であるチタンシリサイド１０
をエッチングする。タングステン６ａとチタンタングス
テン５は塩素ではエッチングされにくいのに対し、チタ
ンシリサイド１０は塩素プラズマでは等方的にエッチン
グされるため、チタンシリサイドのみのエッチングが可
能となる。以下にチタンシリサイド１０のエッチング条
件を示す。
【００４１】Ｃｌ2 ＝１００ｓｃｃｍ，ＲＦ＝５０Ｗ，
Ｐｒｅｓｓ．＝１２ｍＴｏｒｒ，エッチング時間＝１２
０ｓｅｃ スペーサ膜１０のエッチング除去後、フォトレジスト７
を除去する。
Ｐｒｅｓｓ．＝１２ｍＴｏｒｒ，エッチング時間＝１２
０ｓｅｃ スペーサ膜１０のエッチング除去後、フォトレジスト７
を除去する。
【００４２】次に図１２において、形状形成されたフィ
ン型下部電極の表面上に、第１および第２の実施の形態
と同様に、容量膜である誘電体膜８としてタンタル酸化
膜を成膜後、上部対向電極層であるタングステン６ｂを
成膜することで高誘電体の容量膜８にも対応可能なフィ
ン型のキャパシタが得られる。
ン型下部電極の表面上に、第１および第２の実施の形態
と同様に、容量膜である誘電体膜８としてタンタル酸化
膜を成膜後、上部対向電極層であるタングステン６ｂを
成膜することで高誘電体の容量膜８にも対応可能なフィ
ン型のキャパシタが得られる。
【００４３】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、キャパシタの有効面積を充分に確
保しながら、かつ、その電極材料に高融点金属を用いる
ため、容量膜として高誘電膜が採用できる。
の製造方法によれば、キャパシタの有効面積を充分に確
保しながら、かつ、その電極材料に高融点金属を用いる
ため、容量膜として高誘電膜が採用できる。
【００４４】更に、これらキャパシタ電極をウェット工
程無しで製造できるため、製造工程削減も達成できる。
程無しで製造できるため、製造工程削減も達成できる。
【図１】本発明に関係のある技術における一工程を示す
断面図である。
断面図である。
【図２】図１の後の工程を示す断面図である。
【図３】図２の後の工程を示す断面図である。
【図４】図３の後の工程を示す断面図である。
【図５】本発明の第１の実施の形態における一工程を示
す断面図である。
す断面図である。
【図６】図５の後の工程を示す断面図である。
【図７】図６の後の工程を示す断面図である。
【図８】図７の後の工程を示す断面図である。
【図９】本発明の第２の実施の形態における一工程を示
す断面図である。
す断面図である。
【図１０】図９の後の工程を示す断面図である。
【図１１】図１０の後の工程を示す断面図である。
【図１２】図１１の後の工程を示す断面図である。
１ 半導体基板（シリコン基板） ２ フィールド絶縁膜 ３ 層間絶縁膜 ４ コンタクトホール ５ バリアメタル ６ａ 第一の高融点金属 ６ｂ 第二の高融点金属 ６ｃ 第三の高融点金属 ６ｄ 第四の高融点金属 ７ フォトレジスト ８ 誘電体膜 ９ 第二の膜 １０ スペーサ膜 １１、１２ 拡散領域
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (5)
- 【請求項１】 トランジスタが設けられた半導体基板の
表面を覆う絶縁膜を形成する工程と、 前記絶縁膜にコンタクトホールを開口する工程と、 前記コンタクトホールを含めた前記半導体基板表面にチ
タンもしくはチタン化合物あるいはそれらの積層膜から
なるバリアメタルを形成する工程と、 前記バリアメタル上に第一の高融点金属膜を形成し、該
第一の高融点金属膜の上に該第一の高融点金属膜と選択
的にエッチング可能で、かつシリコンを含まない第二の
膜を形成する工程と、 前記第二の膜をキャパシタ電極形状にパターニングする
工程と、 前記パターニングされた第二の膜をマスクにして前記第
一の高融点金属膜をパターニングする工程と、 前記第二の膜を含めた前記半導体基板表面に第三の高融
点金属膜を形成する工程と、 前記第三の高融点金属膜を、前記バリアメタルと前記第
二の膜の膜が露出するまでエッチバックを行ない、前記
パターニングされた前記第二の膜および第一の高融点金
属膜の側面に該第三の高融点金属膜のサイドウォールを
形成する工程と、 前記第一の高融点金属膜、前記第二の膜および前記第三
の高融点金属膜をマスクにして前記バリアメタルをエッ
チングする工程と、 前記第二の膜を選択的に除去する工程と、 前記第一に高融点金属膜および第三の高融点金属膜上
に、シリコンを含まない誘電体膜を形成する工程と、 前記誘電体膜上に前記第一に高融点金属膜および第三の
高融点金属膜に対向して第四の高融点金属膜を形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 トランジスタが設けられた半導体基板の
表面を覆う絶縁膜を形成してからスペーサ膜を形成する
工程と、 前記絶縁膜にコンタクトホールを形成する工程と、 前記コンタクトホールを含めた前記半導体基板表面にチ
タンもしくはチタン化合物あるいはそれらの積層膜から
なるバリアメタルを形成する工程と、 前記バリアメタル上に第一の高融点金属膜を形成する工
程と、 前記第一の高融点金属膜および前記バリアメタルをキャ
パシタ電極形状にパターニングする工程と、 前記スペーサ膜を選択的に除去する工程と、 前記バリアメタル上および前記第一の高融点金属膜上
に、シリコンを含まない誘電体膜を形成する工程と、 前記誘電体膜上に前記第一の高融点金属膜に対向して第
二の高融点金属膜を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項３】 前記高融点金属膜はそれぞれタングステ
ン膜であることを特徴とする請求項１又は請求項２記載
の半導体装置の製造方法。 - 【請求項４】 前記シリコンを含まない誘電体膜はキャ
パシタの容量膜であることを特徴とする請求項１又は請
求項２記載の半導体装置の製造方法。 - 【請求項５】 前記シリコンを含まない誘電体膜は酸化
タンタル膜であることを特徴とする請求項１又は請求項
２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041403A JP2907097B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041403A JP2907097B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09237873A JPH09237873A (ja) | 1997-09-09 |
| JP2907097B2 true JP2907097B2 (ja) | 1999-06-21 |
Family
ID=12607412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041403A Expired - Lifetime JP2907097B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907097B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011258811A (ja) * | 2010-06-10 | 2011-12-22 | Ulvac Japan Ltd | 半導体装置の製造方法 |
-
1996
- 1996-02-28 JP JP8041403A patent/JP2907097B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09237873A (ja) | 1997-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990302 |