JP3039449B2

JP3039449B2 - 半導体装置の製造方法

Info

Publication number: JP3039449B2
Application number: JP9145566A
Authority: JP
Inventors: 啓仁渡辺
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-06-04
Filing date: 1997-06-03
Publication date: 2000-05-08
Anticipated expiration: 2017-06-03
Also published as: JPH1056156A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体記憶装置のキャパシタ電極の形成
方法に関する。

【０００２】

【従来の技術】半導体記憶装置の中で、記憶情報を任意
に入出力することが可能なものとしてＤＲＡＭがある。
このＤＲＡＭの中の１個のメモリセルは、１個のトラン
スファトランジスタと１個のキャパシタとからなるもの
が構造的に簡単であり、半導体記憶装置の高集積化に最
も適するものとして広く用いられている。

【０００３】このようなメモリセルのキャパシタでは、
半導体記憶装置のさらなる高集積化に伴い、３次元構造
のものが開発されて使用されてきている。このキャパシ
タの３次元化は次のような理由による。半導体素子の微
細化および高密度化に伴いキャパシタの占有面積の縮小
化が必須となっている。しかし、ＤＲＡＭの安定した動
作および信頼性を確保するためには、一定以上の容量値
の確保が必要とされる。そこで、キャパシタの電極を平
面構造から３次元構造に変えて、縮小した占有面積の中
でキャパシタ電極の表面積を拡大することが必須とな
る。

【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック型のものとトレンチ型のものと
がある。これらの構造にはそれぞれ一長一短があるが、
スタック型のものはアルファ線の入射または回路等から
のノイズに対する耐性が高く、比較的容量値が小さい場
合でも安定した動作を行う。このために、半導体素子の
設計基準が０．１５μｍ程度となる１ギガビットＤＲＡ
Ｍにおいても、スタック型のキャパシタは有効であると
考えられている。

【０００５】このスタック型のキャパシタ（以下、スタ
ックトキャパシタと記述する）としては、フィン構造ま
たはシリンダ構造のものが精力的に検討され、種々の改
良が加えられてきている。そこで、このようなスタック
トキャパシタについて、最近に提案されているものを以
下に説明する。

【０００６】（１）フィン構造のキャパシタの説明図１７および図１８は、従来例におけるフィン構造のキ
ャパシタの形成工程を示す断面図であり、特開平５−８
２７５０号公報（以下、公報１と記述する）に記載され
ている技術を示している。以下、公報１に示されている
技術を第１の従来例と記述する。

【０００７】図１７（ａ）に示すように、シリコン基板
１０１の表面に選択的にフィールド酸化膜１０２が形成
される。そして、シリコン基板１０１上の１つのセル領
域となる部分に、ゲート酸化膜１０３を介してゲート電
極１０４が形成される。さらに、ゲート電極１０４の両
側のシリコン基板１０１の表面に、ビット線（不図示）
に接続される第１のＮ+拡散層１０５と蓄積ノードとな
る第２のＮ+拡散層１０６とが形成されて、トランスフ
ァトランジスタが構成される。なお、フィールド酸化膜
１０２上のゲート電極配線１０７は、隣接する他のセル
（不図示）のゲート電極に接続される。

【０００８】次に、化学気相成長法（以下、ＣＶＤ法と
記述する）によってシリコン酸化膜が堆積され、層間絶
縁膜１０８が形成される。また、ＣＶＤ法で堆積したシ
リコン窒化膜によってエッチングストッパ膜１０９が形
成される。そして、厚さ３０ｎｍ程度の第１のＳｉＯ2
スペーサ膜１１０、厚さ２０ｎｍ程度の第１のＮ＋型ド
ープドポリシリコン膜１１１、厚さ３０ｎｍ程度の第２
のＳｉＯ2スペーサ膜１１２、厚さ２０ｎｍ程度の第２
のＮ+型ドープドポリシリコン膜１１３および厚さ３０
ｎｍ程度の第３のＳｉＯ2スペーサ膜１１４が、それぞ
れ順に堆積される。

【０００９】図１７（ｂ）に示すように、第３のＳｉＯ
2スペーサ膜１１４、第２のＮ+型ドープドポリシリコン
膜１１３、第２のＳｉＯ2スペーサ膜１１２、第１のＮ
＋型ドープドポリシリコン膜１１１、第１のＳｉＯ2ス
ペーサ膜１１０、エッチングストッパ膜１０９および層
間絶縁膜１０８が、反応性イオンエッチング法（以下、
ＲＩＥと記述する）によって順にドライエッチングされ
る。そして、これらを貫通して、第２のＮ+拡散層１０
６面が表出するコンタクト孔１１５が設けられる。

【００１０】図１７（ｃ）に示すように、コンタクト孔
１１５の内面および第３のＳｉＯ2スペーサ膜１１４上
に、厚さ５０ｎｍ程度の第３のＮ+型ドープドポリシリ
コン膜１１６が形成される。

【００１１】図１８（ａ）に示すように、フォトリソグ
ラフィ技術とドライエッチング技術とによって、図１７
（ｃ）に示した多層に積層されたＳｉＯ2スペーサ膜１
１０，１１２，１１４およびＮ+型ドープドポリシリコ
ン膜１１１，１１３，１１６が微細加工されて、所定の
蓄積電極形状１１７にパターニングされる。ここで、エ
ッチングストッパ膜１０９は、図１８（ａ）におけるド
ライエッチング処理の工程で層間絶縁膜１０８がドライ
エッチングされないように保護する役割を果たす。

【００１２】図１８（ｂ）に示すように、弗酸系の化学
薬液によるウェットエッチング技術によって、第１、第
２および第３のＳｉＯ2スペーサ膜１１０，１１２，１
１４を除去する。この場合においても、エッチングスト
ッパ膜１０９は、層間絶縁膜１０８がウェットエッチン
グされないように保護する役割を有する。

【００１３】このようにして、第１層フィン１１８、第
２層フィン１１９および第３層フィン１２０が形成され
る。ここで、第３層フィン１２０は、第１層フィン１１
８および第２層フィン１１９よりも膜厚が厚く、第１層
フィン１１８および第２層フィン１１９を覆うように形
成される。このようにして、３層フィン構造の蓄積電極
１２１が形成される。

【００１４】図１８（ｃ）に示すように、３層フィン構
造の蓄積電極１２１の表面に容量絶縁膜１２２が堆積さ
れる。次いで、第４のＮ+型ドープドポリシリコン膜
（不図示）が堆積されてＲＩＥによるドライエッチング
処理でパターニングされ、第４のＮ+型ドープドポリシ
リコン膜からなるプレート電極１２３が形成される。こ
のようにして、セルを構成する１個のトランジスタと１
個のキャパシタとが形成される。

【００１５】これ以後の工程で、第１のＮ+拡散層１０
５に接続するビット線（不図示）が形成される。

【００１６】（２）シリンダ構造のキャパシタの説明図１９は、従来例におけるシリンダ構造のキャパシタを
示す断面図であり、蓄積電極が同心円状に形成される多
重シリンダ構造を有するセル領域の断面図を示してお
り、特開平４−２６４７６７号公報（以下、公報２と記
述する）に記載されている技術である。以下、公報２に
示されている技術を第２の従来例と記述する。

【００１７】図１９に示すように、シリコン基板２０１
上の所定の領域にフィールド酸化膜２０２が形成されて
いる。そして、ゲート酸化膜２０３を介してゲート電極
２０４が形成され、ゲート電極２０４の両側のシリコン
基板２０１の表面に第１のＮ+拡散層２０５と第２のＮ+
拡散層２０６とが形成されている。このようにして、セ
ル領域のトランスファトランジスタが構成されている。
そして、フィールド酸化膜２０２およびトランスファト
ランジスタを被覆するようにして層間絶縁膜２０７が形
成されている。

【００１８】また、第２のＮ+拡散層２０６上の層間絶
縁膜２０７の所定の部分にコンタクト孔が形成され、蓄
積ノードである第２のＮ+拡散層２０６に電気的に接続
される下部電極２０８が形成されている。下部電極２０
８に電気的に接続して、複数の円筒電極２０９，２１
０，２１１が形成されている。図１９においては、下部
電極２０８に第１の円筒電極２０９、第２の円筒電極２
１０および第３の円筒電極２１１が設けられ、３重シリ
ンダ構造の蓄積電極２１２が形成されている。

【００１９】さらに、容量絶縁膜２１３が蓄積電極２１
２の表面に被覆され、その上にプレート電極２１４が形
成されている。このようにして、１個のトランジスタと
１個の３重シリンダ構造の蓄積電極とを有するセル領域
が形成されている。

【００２０】上述したように、フィン構造、シリンダ構
造等の３次元構造を有する蓄積電極は、シリコン膜およ
びシリコン酸化膜を積層して電極の形状加工を行うこと
によって形成される方法が一般的である。このため、蓄
積電極を形成した後には、電極の形状加工に用いたシリ
コン酸化膜を除去しなくてはならない。このとき、半導
体記憶装置の絶縁に用いられている蓄積電極下部の層間
絶縁膜がエッチングされないような手段を講じる必要が
ある。

【００２１】この電極の形状加工用の酸化膜の除去中に
電極下部の層間絶縁膜を保護する手法として、特開平６
−２９４６３号公報（以下、公報３と記述する）には、
層間絶縁膜上部にシリコン窒化膜を用いる方法が記載さ
れている。公報３の発明は、シリコン窒化膜のエッチン
グレートがシリコン酸化膜に比べて遅いことを利用し
て、層間絶縁膜のエッチングを抑制するように試みてい
る一例である。

【００２２】また、特開平６−１９６６４９号公報（以
下、公報４と記述する）には、さらに詳しく、層間絶縁
膜のエッチングを抑えながら電極の形状加工用の酸化膜
を除去する手法が記載されている。公報４においては、
気相ＨＦエッチング処理プロセスにおいて、不純物を含
まない酸化膜に比べてリン等の不純物を含んだ酸化膜の
エッチングレートが飛躍的に大きいことが記述されてい
る。具体的には、電極の形状加工用の酸化膜としてはリ
ン等の不純物が導入されたエッチングレートの大きい酸
化膜を用い、層間絶縁膜上部には不純物を含まないエッ
チングレートの小さい酸化膜を用いる方法である。これ
らの方法によって、層間絶縁膜の保護が実現されてい
る。

【００２３】

【発明が解決しようとする課題】しかしながら、層間絶
縁膜と電極の形状加工用の酸化膜とが同じシリコン系の
材料である場合には、エッチング処理時の選択比を大き
くしにくい。また、エッチング処理時の選択比を大きく
するためには、気相ＨＦ処理のような特殊なエッチング
プロセスが必要となる。さらに、層間絶縁膜を保護する
ためには、限定された材料を使用する必要がある。

【００２４】層間絶縁膜を保護する材料を使用する方法
の例として、シリコン窒化膜を用いる方法が提案されて
いるが、窒化膜は応力が強いために、デバイス特性を劣
化させてしまうという問題がある。また、窒化膜を層間
絶縁膜に用いた場合には、水素が窒化膜に拡散しにくい
ために、デバイス試作後に水素アニール処理を行っても
水素がトランジスタ部にまで拡散せず、基板中の欠陥を
回復させにくいという問題も残る。

【００２５】理想的には、層間絶縁膜の膜種としては、
デバイス特性が最も良好となる材料を使用すべきであ
り、電極の形状加工用の酸化膜を除去するプロセスに依
存して層間絶縁膜の膜種を決定すべきでない。また、比
較的広いプロセス条件においてシリコン系の層間絶縁膜
との間のエッチング選択比を大きくするためには、電極
の形状加工用の膜としてエッチングメカニズムが全く異
なる材料を選ぶことが有利であると考えられる。

【００２６】本発明の目的は、理想的なスタックトキャ
パシタの形成工程を備える半導体記憶装置の製造方法を
提供することである。

【００２７】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜上に第１のシリコン電極膜を形成する工程と、
前記第１のシリコン電極膜上に前記第1のシリコン電極
膜と後工程で形成される高融点金属膜との密着性を向上
させる密着改善層を設ける工程と、前記密着改善層上に
前記高融点金属膜を形成する工程と、前記高融点金属膜
をパターニングする工程と、前記高融点金属膜の表面上
に第２のシリコン電極膜を形成する工程と、前記第２の
シリコン電極膜を選択的にエッチングして前記高融点金
属膜の上面を露出させる工程と、前記高融点金属膜をエ
ッチングにより除去する工程とを含むことを特徴とす
る。また、半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜上に第1のシリコン電極膜を形成する工程と、
前記第1のシリコン電極膜上に前記第1のシリコン電極膜
と後工程で形成される高融点金属膜との密着性を向上さ
せる密着改善層を形成する工程と、前記密着改善層上に
前記高融点金属膜を形成する工程と、前記高融点金属
膜、前記密着改善層、前記第1のシリコン膜および前記
絶縁膜にコンタクトホールを開口する工程と、前記コン
タクトホール内および前記高融点金属膜上に第２のシリ
コン電極膜を形成する工程と、前記第２のシリコン電極
膜を選択的にエッチングして前記高融点金属膜の一部を
露出させる工程と、前記高融点金属膜をエッチングによ
り除去する工程とを含むことを特徴とする。

【００２８】さらに、本発明の半導体装置の製造方法
は、半導体基板上に絶縁膜を形成する工程と、前記絶縁
膜上に第１のシリコン電極膜を形成する工程と、前記第
１のシリコン電極膜上に高融点金属膜を形成する工程
と、前記高融点金属膜をパターニングする工程と、前記
高融点金属膜に前記高融点金属膜と後工程で形成される
第２のシリコン電極膜との反応を抑制するための表面処
理を行う工程と、前記高融点金属膜の表面上に前記第２
のシリコン電極膜を形成する工程と、前記第２のシリコ
ン電極膜を選択的にエッチングして前記高融点金属膜の
上面を露出させる工程と、前記高融点金属膜をエッチン
グにより除去する工程とを含むことを特徴とする。ま
た、半導体基板上に絶縁膜を形成する工程と、前記絶縁
膜上に第1のシリコン電極膜を形成する工程と、前記第1
のシリコン電極膜上に高融点金属膜を形成する工程と、
前記高融点金属膜、前記第1のシリコン膜および前記絶
縁膜にコンタクトホールを開口する工程と、前記高融点
金属膜に前記高融点金属膜と後工程で形成される第２の
シリコン電極膜との反応を抑制するための表面処理を行
なう工程と、前記コンタクトホール内および前記高融点
金属膜上に第２のシリコン電極膜を形成する工程と、前
記第２のシリコン電極膜を選択的にエッチングして前記
高融点金属膜の一部を露出させる工程と、前記高融点金
属膜をエッチングにより除去する工程とを含むことを特
徴とする。

【００２９】上記密着改善層としては、ＴｉＮ／Ｔｉシ
リサイド層を用いることができる。また、上記表面処理
は、窒化または酸化またはシリサイド化により行なうこ
とができる。

【００３０】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００３１】［第１の実施の形態］本発明を用いた蓄積
電極の形成工程における第１の実施の形態を、シリンダ
構造のスタックトキャパシタを用いて説明する。

【００３２】図１は、本発明の第１の実施の形態によっ
て製造されたＤＲＡＭセルの平面図である。図２は、図
１に示したＤＲＡＭセルの断面図である。ここで、図１
は、図の簡明化のために、後述するワード線よりも上層
に位置する構成要素のみを示している。また、図２は、
図１に示したＡ−Ａ’面における切断面を示している。

【００３３】図１および図２に示すように、シリコン基
板１上に非活性領域であるフィールド酸化膜２が選択的
に形成され、フィールド酸化膜２によって取り囲まれる
素子活性領域が形成されている。そして、素子活性領域
上にゲート酸化膜３、ゲート電極４、容量用拡散層５、
ビット線用拡散層６を有するＭＯＳトランジスタが形成
されている。このＭＯＳトランジスタがメモリセルのト
ランスファトランジスタとなる。また、ワード線４＊が
フィールド酸化膜２上に形成されている。ワード線４＊
は、隣接するメモリセルのトランスファトランジスタ
（不図示）のゲート電極に接続されている。そして、層
間絶縁膜７ａがゲート電極４およびワード線４＊を被覆
している。

【００３４】そして、ＭＯＳトランジスタのビット線用
拡散層６上にビット線コンタクト孔８０が開口され、ビ
ット線コンタクト孔８０にビット線コンタクトプラグ８
が充填されている。ビット線９は、Ｗ等の導電体材で形
成されている。ビット線９は、ビット線パッド９ａを介
してビット線コンタクトプラグ８に電気的に接続されて
いる。そして、層間絶縁膜７ｂがビット線９を被覆して
いる。

【００３５】さらに、容量用拡散層５上の層間絶縁膜７
ａ，７ｂに容量コンタクト孔１０が開口され、容量コン
タクト孔１０に容量コンタクトプラグ１１が埋設され
る。ここで、容量コンタクトプラグ１１はＮ+型ドープ
ドポリシリコンを備える構成となっている。そして、容
量コンタクトプラグ１１に電気的に接続する下部電極１
２が形成され、さらにシリンダ型電極１３が下部電極１
２に接続して形成されている。ここで、シリンダ型電極
１３は、膜厚１００ｎｍ程度の極薄のＮ+型ドープドポ
リシリコン膜（不図示）によって形成される。そして、
シリンダ型電極１３の表面および下部電極１２の表面に
容量絶縁膜１４が形成され、プレート電極１５が容量絶
縁膜１４に被着している。

【００３６】以上のようにして、１個のトランジスタと
１個のシリンダ構造の蓄積電極を備えるキャパシタとを
有する構成のＤＲＡＭセルが形成される。

【００３７】次に本発明のポイントであるスタックトキ
ャパシタの形成方法について、焦点を絞って説明する。

【００３８】図３ないし図１０は、本発明の第１の実施
の形態におけるスタックトキャパシタの形成工程を示す
断面図であり、電極の形状加工に用いる膜としてＴｉＮ
を使用する場合を示している。

【００３９】図３に示すように、シリコン基板１上に５
００ｎｍのボロフォスフォシリケートガラス（以下、Ｂ
ＰＳＧと記述する）膜１６を常厚ＣＶＤ法によって、シ
ラン（ＳｉＨ4）ガス、ホスフィン（ＰＨ3）ガス、ジボ
ラン（Ｂ2Ｈ6）ガスおよび酸素（Ｏ2）ガスを用いて堆
積する。窒素中で８００℃，３０分のアニール処理を行
って、その上にレジスト１７を塗布してパターニングす
る。

【００４０】図４に示すように、レジスト１７をマスク
にしてドライエッチング処理で層間絶縁膜であるＢＰＳ
Ｇ膜１６をエッチングする。

【００４１】図５に示すように、リンドープドシリコン
膜１８をＬＰＣＶＤ法によって１００ｎｍ堆積する。こ
の上にＴｉＮ膜１９をスパッタリング法によって４００
ｎｍ堆積する。ＴｉＮ膜１９上にレジスト１７を塗布し
てパターニングする。ここではＴｉＮ膜１９の堆積方法
としてスパッタリング法を用いたが、熱ＣＶＤ法で堆積
しても良いし、プラズマＣＶＤ法を用いても良い。その
他の方法でもＴｉＮ膜１９が堆積できる方法であれば良
い。

【００４２】図６に示すように、レジスト１７をマスク
にしてＴｉＮ膜１９とリンドープドシリコン膜１８とを
ドライエッチングする。次に、酸素プラズマ処理および
有機処理によって、レジスト１７を剥離して表面を清浄
にする。ただし、エッチング処理後の電極表面の清浄化
には、ＨＦ溶液を用いても良いし、水洗でも良い。

【００４３】図７に示すように、リンドープドシリコン
膜１８を再び堆積し、ポリシリコン膜の異方性エッチン
グ処理を施す。これによって、層間絶縁膜であるＢＰＳ
Ｇ膜１６上およびＴｉＮ膜１９上部のリンドープドシリ
コン膜１８は除去される。しかし、図８に示すようにＴ
ｉＮ膜１９の側面に堆積したリンドープドシリコン膜１
８は残る。この残った部分を以後サイドウォール電極１
８＊と呼ぶ。

【００４４】図９に示すように、サイドウォール電極１
８＊内部のＴｉＮ膜１９を除去する。具体的には、６０
℃に加熱した硫酸溶液を用いてＴｉＮの除去を行う。５
分間のエッチング処理後にはＴｉＮが完全に除去されて
いることが確認できた。したがってＴｉＮのエッチング
レートは８０ｎｍ／分よりも高速であることが分かる。
一方、ＢＰＳＧ膜は、硫酸ではエッチングされない。
したがって、この方法を用いることによって、層間絶縁
膜であるＢＰＳＧ膜１６のエッチングを完全に抑制し、
シリンダ型電極１３を形成することができる。このと
き、図８に示したサイドウォール電極１８＊が、電極面
積の増加に寄与する。したがって、シリコン基板１上の
キャパシタ形成部分の面積を増加することなく、デバイ
スの動作に必要となる大きい蓄積容量を得ることができ
る。

【００４５】図１０に示すように、シリンダ型電極１３
の表面を洗浄した後にアンモニア雰囲気中で加熱処理
し、シリンダ型電極１３の表面を１．５ｎｍ程度熱窒化
する。その後、シリコン窒化膜を熱ＣＶＤ法によって
５．５ｎｍ程度堆積し、酸化炉で酸化処理を行って、Ｓ
ｉＯ2／Ｓｉ3Ｎ4膜２０を形成する。リンドープドポリ
シリコン膜をＣＶＤ法によって堆積して電極加工を施
し、上部電極２１を形成する。以上のようにしてシリン
ダ構造のキャパシタを形成する。

【００４６】第１の実施の形態においては、シリンダ型
電極の形状加工に用いたＴｉＮ膜１９を除去する際に
は、６０℃に加熱した硫酸溶液を用いたが、これ以外の
液体でも良い。この液体としては硫酸、硝酸、塩酸、燐
酸、過酸化水素水およびアンモニアのうちのいずれか１
つまたは複数の薬品を含む溶液または水溶液が適してい
る。エッチング速度は加熱することによって短時間化を
図ることができるので、加熱して使用することによって
スループットの向上を図ることができる。ただし、室温
においてもエッチング性が強いので、スループットを気
にしなければ、室温で使用することが可能である。

【００４７】また、シリンダ型電極の形成においては、
ＴｉＮの代わりにＷ等他の高融点金属膜を用いても良
い。

【００４８】［第２の実施の形態］本発明を用いた蓄積
電極の形成工程における第２の実施の形態を、フィン構
造のスタックトキャパシタを用いて説明する。

【００４９】図１１ないし図１６は、本発明の第２の実
施の形態におけるスタックトキャパシタの形成工程を示
す断面図であり、電極の形状加工に用いる膜としてＷを
使用する場合を示している。

【００５０】図１１に示すように、第１の実施の形態の
場合と同様に、シリコン基板１上に５００ｎｍのＢＰＳ
Ｇ膜１６を堆積する。その上にＷ膜２２、リンドープド
シリコン膜１８、Ｗ膜２２の順で、それぞれ１００ｎｍ
単位で堆積する。その上にレジスト（不図示）を塗布し
てパターニングする。

【００５１】図１２に示すように、レジストをマスクに
して反応性ドライエッチング処理で上部のＷ膜２２、リ
ンドープドシリコン膜１８および下部のＷ膜２２をエッ
チングして、最終的には層間絶縁膜であるＢＰＳＧ膜１
６をエッチングする。これによってシリコン基板１に到
達するコンタクト孔を形成する。

【００５２】図１３に示すように、上部のＷ膜２２上の
レジストを除去してリンドープドシリコン膜１８を１０
０ｎｍ堆積し、コンタクトホールにも埋め込む。

【００５３】ドライエッチング処理によってレジスト
（不図示）を保護膜として異方性エッチング処理を施
し、下部のＷ膜２２に到達するまでエッチングを行い、
図１４に示すように、スタック電極のパターンを形成す
る。

【００５４】図１５に示すように、リンドープドシリコ
ン膜１８で形成された電極の間および電極下部のＷ膜２
２を除去する。具体的には、６０℃に加熱した硝酸と硫
酸との混合溶液を用いてＷの除去を行う。１０分間のエ
ッチング処理後にはＷが完全に除去されていることが確
認できた。したがってＷのエッチングレートが１００ｎ
ｍ／分よりも高速であることが分かる。

【００５５】一方、ＢＰＳＧ膜は、硝酸と硫酸の混合溶
液ではエッチングされない。したがって、この方法を用
いることによって、層間絶縁膜であるＢＰＳＧ膜１６の
エッチングを完全に抑制し、フィン型電極２３を形成す
ることができる。このとき、図１４に示したリンドープ
ドシリコン膜１８のフィン部が、電極面積の増加に寄与
する。したがって、シリコン基板１上のキャパシタ形成
部分の面積を増加することなく、デバイスの動作に必要
となる大きい蓄積容量を得ることができる。

【００５６】図１６に示すように、フィン型電極２３の
表面を洗浄した後にアンモニア雰囲気中で加熱処理し、
フィン型電極２３の表面を１．５ｎｍ程度熱窒化する。
その後、シリコン窒化膜を熱ＣＶＤ法によって５．５ｎ
ｍ程度堆積し、酸化炉で８５０℃において３０分間のパ
イロジェニック酸化処理を行って、ＳｉＯ2／Ｓｉ3Ｎ4
膜２０を形成する。リンドープドポリシリコン膜をＣＶ
Ｄ法によって堆積して電極加工を施し、上部電極２１を
形成する。以上のようにしてフィン構造のキャパシタを
形成する。

【００５７】第２の実施の形態においては、フィン型電
極の形状加工に用いたＷ膜２２を除去する際に硝酸と硫
酸との混合溶液を用いたが、これ以外の溶液でも良い。
この液体としては硫酸、硝酸、塩酸、燐酸、過酸化水素
水およびアンモニアのうちのいずれか１つまたは複数の
薬品を含む溶液または水溶液が適している。エッチング
速度は加熱することによって短時間化を図ることができ
るので、加熱して使用することによってスループットの
向上を図ることができる。ただし、室温においてもエッ
チング性が強いので、スループットを気にしなければ、
室温で使用することが可能である。

【００５８】また、フィン型電極の形成においては、Ｗ
の代わりにＴｉＮ等他の高融点金属膜を用いても良い。

【００５９】上記実施例において、プロセス温度によっ
てシリコン電極の表面が荒れる場合があるが問題にはな
らない。むしろ、その表面の荒れによって電極面積が増
加するので、蓄積容量が増加するという利点となる。

【００６０】本発明においては、さらに、キャパシタ電
極の形状加工用のＴｉＮやＷ等の高融点金属膜が下地の
シリコン電極膜から剥がれることを防止するために、シ
リコン電極膜と高融点金属膜との間に、密着改善層を設
けても良い。例えば、Ｗ膜とシリコン電極膜との密着性
を向上させるために、シリコン電極膜上にＴｉＮ／Ｔｉ
シリサイド層を形成すると良い。

【００６１】しかしながら、後の工程でキャパシタ電極
表面に形成される容量絶縁膜であるシリコン窒化膜の電
気的ストレス耐性は、ＴｉＮ上よりもシリコン電極膜上
の方が高い。このため、密着改善層であるＴｉＮ／Ｔｉ
シリサイド層は、高融点金属膜をエッチングする際、あ
るいは高融点金属膜エッチング後に除去することが望ま
しい。

【００６２】さらに、高融点金属膜上にシリコン電極膜
を堆積する際に、高融点金属膜とシリコン電極膜とが反
応することを抑制するために、シリコン電極膜堆積前
に、高融点金属膜の表面を窒化あるいは酸化あるいはシ
リサイド化しても良い。これらの表面処理により、シリ
コン電極中への不純物取り込みが抑制され、信頼性の高
いキャパシタが得られる。

【００６３】また、キャパシタ電極の面積を増加させる
ために、電極表面にＨＳＧ等の凹凸を設けても良い。

【００６４】

【発明の効果】以上の説明したように本発明の半導体記
憶装置の製造方法は、キャパシタ電極の形状加工用の膜
として高融点金属膜を用いるため、電極の下部に堆積さ
れるシリコン酸化膜や不純物含むシリコン酸化膜で形成
される絶縁膜を全くエッチングすることなく、エッチン
グ選択比を高く維持しながら電極の形状加工用の膜のみ
を除去することが可能となる。

【００６５】したがって、絶縁膜上にシリコン窒化膜等
のエッチング防止膜を形成することも、気相ＨＦ処理の
ような特殊なエッチングプロセスも不要になるという効
果が得られる。

【００６６】これにより、理想的なスタックトキャパシ
タの形成工程が提供され、信頼性の高いデバイスを得る
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によって製造された
ＤＲＡＭセルの平面図

【図２】図１に示したＤＲＡＭセルの断面図

【図３】本発明の第１の実施の形態におけるスタックト
キャパシタの形成工程を示す断面図

【図４】本発明の第１の実施の形態におけるスタックト
キャパシタの形成工程を示す断面図

【図５】本発明の第１の実施の形態におけるスタックト
キャパシタの形成工程を示す断面図

【図６】本発明の第１の実施の形態におけるスタックト
キャパシタの形成工程を示す断面図

【図７】本発明の第１の実施の形態におけるスタックト
キャパシタの形成工程を示す断面図

【図８】本発明の第１の実施の形態におけるスタックト
キャパシタの形成工程を示す断面図

【図９】本発明の第１の実施の形態におけるスタックト
キャパシタの形成工程を示す断面図

【図１０】本発明の第１の実施の形態におけるスタック
トキャパシタの形成工程を示す断面図

【図１１】本発明の第２の実施の形態におけるスタック
トキャパシタの形成工程を示す断面図

【図１２】本発明の第２の実施の形態におけるスタック
トキャパシタの形成工程を示す断面図

【図１３】本発明の第２の実施の形態におけるスタック
トキャパシタの形成工程を示す断面図

【図１４】本発明の第２の実施の形態におけるスタック
トキャパシタの形成工程を示す断面図

【図１５】本発明の第２の実施の形態におけるスタック
トキャパシタの形成工程を示す断面図

【図１６】本発明の第２の実施の形態におけるスタック
トキャパシタの形成工程を示す断面図

【図１７】第１の従来例におけるフィン構造のキャパシ
タの形成工程を示す断面図

【図１８】第１の従来例におけるフィン構造のキャパシ
タの形成工程を示す断面図

【図１９】第２の従来例におけるシリンダ構造のキャパ
シタを示す断面図

【符号の説明】

１，１０１，２０１シリコン基板２，１０２，２０２フィールド酸化膜３，１０３，２０３ゲート酸化膜４，１０４，２０４ゲート電極４＊ワード線５容量用拡散層６ビット線用拡散層７ａ，７ｂ，１０８，２０７層間絶縁膜８ビット線コンタクトプラグ９ビット線９ａビット線パッド１０容量コンタクト孔１１容量コンタクトプラグ１２，２０８下部電極１３シリンダ型電極１４，２０，１２２，２１３容量絶縁膜１５，１２３，２１４プレート電極１６ＢＰＳＧ膜１７レジスト１８リンドープドシリコン膜１８＊サイドウォール電極１９ＴｉＮ膜２１上部電極２２Ｗ膜２３フィン型電極８０ビット線コンタクト孔１０５，２０５第１のＮ+拡散層１０６，２０６第２のＮ+拡散層１０７ゲート電極配線１０９エッチングストッパ膜１１０第１のＳｉＯ2スペーサ膜１１１第１のＮ+型ドープドポリシリコン膜１１２第２のＳｉＯ２2スペーサ膜１１３第２のＮ+型ドープドポリシリコン膜１１４第３のＳｉＯ2スペーサ膜１１５コンタクト孔１１６第３のＮ+型ドープドポリシリコン膜１１７蓄積電極形状１１８第１層フィン１１９第２層フィン１２０第３層フィン１２１３層フィン構造の蓄積電極２０９第１の円筒電極２１０第２の円筒電極２１１第３の円筒電極２１２３重シリンダ構造の蓄積電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8229 H01L 21/8239 - 21/8247 H01L 27/10 - 27/115

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜上に第１のシリコン電極膜を形成する工
程と、前記第１のシリコン電極膜上に前記第1のシリコ
ン電極膜と後工程で形成される高融点金属膜との密着性
を向上させる密着改善層を設ける工程と、前記密着改善
層上に前記高融点金属膜を形成する工程と、前記高融点
金属膜をパターニングする工程と、前記高融点金属膜の
表面上に第２のシリコン電極膜を形成する工程と、前記
第２のシリコン電極膜を選択的にエッチングして前記高
融点金属膜の上面を露出させる工程と、前記高融点金属
膜をエッチングにより除去する工程とを含むことを特徴
とする半導体装置の製造方法。
【請求項２】半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜上に第1のシリコン電極膜を形成する工
程と、前記第1のシリコン電極膜上に前記第1のシリコン
電極膜と後工程で形成される高融点金属膜との密着性を
向上させる密着改善層を形成する工程と、前記密着改善
層上に前記高融点金属膜を形成する工程と、前記高融点
金属膜、前記密着改善層、前記第1のシリコン膜および
前記絶縁膜にコンタクトホールを開口する工程と、前記
コンタクトホール内および前記高融点金属膜上に第２の
シリコン電極膜を形成する工程と、前記第２のシリコン
電極膜を選択的にエッチングして前記高融点金属膜の一
部を露出させる工程と、前記高融点金属膜をエッチング
により除去する工程とを含むことを特徴とする半導体装
置の製造方法。
【請求項３】前記密着改善層はＴｉＮ／Ｔｉシリサイ
ド層であることを特徴とする特徴とする請求項１または
２記載の半導体装置の製造方法。
【請求項４】前記密着改善層を除去する工程をさらに
有することを特徴とする請求項１または２記載の半導体
装置の製造方法。
【請求項５】半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜上に第１のシリコン電極膜を形成する工
程と、前記第１のシリコン電極膜上に高融点金属膜を形
成する工程と、前記高融点金属膜をパターニングする工
程と、前記高融点金属膜に前記高融点金属膜と後工程で
形成される第２のシリコン電極膜との反応を抑制するた
めの表面処理を行う工程と、前記高融点金属膜の表面上
に前記第２のシリコン電極膜を形成する工程と、前記第
２のシリコン電極膜を選択的にエッチングして前記高融
点金属膜の上面を露出させる工程と、前記高融点金属膜
をエッチングにより除去する工程とを含むことを特徴と
する半導体装置の製造方法。
【請求項６】半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜上に第1のシリコン電極膜を形成する工
程と、前記第1のシリコン電極膜上に高融点金属膜を形
成する工程と、前記高融点金属膜、前記第1のシリコン
膜および前記絶縁膜にコンタクトホールを開口する工程
と、前記高融点金属膜に前記高融点金属膜と後工程で形
成される第２のシリコン電極膜との反応を抑制するため
の表面処理を行なう工程と、前記コンタクトホール内お
よび前記高融点金属膜上に第２のシリコン電極膜を形成
する工程と、前記第２のシリコン電極膜を選択的にエッ
チングして前記高融点金属膜の一部を露出させる工程
と、前記高融点金属膜をエッチングにより除去する工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項７】前記表面処理は、窒化または酸化または
シリサイド化であることを特徴とする請求項５または６
記載の半導体装置の製造方法。
【請求項８】前記高融点金属膜がＴｉＮ膜であること
を特徴とする請求項１または２または５または６記載の
半導体装置の製造方法。
【請求項９】前記高融点金属膜がＷ膜であることを特
徴とする請求項１または２または５または６記載の半導
体装置の製造方法。
【請求項１０】前記高融点金属膜を除去する工程は、
硫酸、硝酸、塩酸、燐酸、過酸化水素水またはアンモニ
アうち少なくとも一つを含む溶液を用いたウェットエッ
チングにより行われることを特徴とする請求項１または
２または５または６記載の半導体装置の製造方法。
【請求項１１】前記絶縁膜は、シリコン酸化膜または
不純物を含むシリコン酸化膜であることを特徴とする請
求項１または２または５または６記載の半導体装置の製
造方法。