JPH08236713A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH08236713A JPH08236713A JP7332310A JP33231095A JPH08236713A JP H08236713 A JPH08236713 A JP H08236713A JP 7332310 A JP7332310 A JP 7332310A JP 33231095 A JP33231095 A JP 33231095A JP H08236713 A JPH08236713 A JP H08236713A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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Abstract
(57)【要約】
【課題】本発明は、隣接する電極間の絶縁特性を改善し
集積度を向上し得る半導体素子の製造方法を提供しよう
とするものである。 【解決手段】ゲート電極用第１導電層上にキャップ層を
形成し、該キャップ層の側面にスペーサを形成してビッ
トライン用第２導電層を形成するとき、該第２導電層が
自己整合的に形成される半導体素子の製造方法を提供す
る。
集積度を向上し得る半導体素子の製造方法を提供しよう
とするものである。 【解決手段】ゲート電極用第１導電層上にキャップ層を
形成し、該キャップ層の側面にスペーサを形成してビッ
トライン用第２導電層を形成するとき、該第２導電層が
自己整合的に形成される半導体素子の製造方法を提供す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に係り、特に、隣接する電極間の絶縁特性を改善し
高集積度に適合し得る半導体素子の製造方法に関するも
のである。
方法に係り、特に、隣接する電極間の絶縁特性を改善し
高集積度に適合し得る半導体素子の製造方法に関するも
のである。
【０００２】
【従来の技術】一般に、半導体素子中ＤＲＡＭにおいて
は、一つのセル(cell)選択トランジスタと一つのキャパ
シターとを基本セルとするメモリ素子であって、前記セ
ル選択トランジスタのゲート端子はワードラインに連結
されドレイン端子はビットラインに連結されソース端子
は一方側端の接地された前記キャパシターに連結され
て、該キャパシターに蓄積された電荷の有無に従い情報
の貯蔵が行われる。
は、一つのセル(cell)選択トランジスタと一つのキャパ
シターとを基本セルとするメモリ素子であって、前記セ
ル選択トランジスタのゲート端子はワードラインに連結
されドレイン端子はビットラインに連結されソース端子
は一方側端の接地された前記キャパシターに連結され
て、該キャパシターに蓄積された電荷の有無に従い情報
の貯蔵が行われる。
【０００３】そして、１９７９年代末から最近開発され
たＤＲＡＭに至るまで、情報の大容量化及び高速化に適
合し得るように高集積度の半導体素子を製造する研究が
行われている。且つ、このような研究は、前述したよう
に、情報記憶に必要なキャパシターの確保に集中され、
初期には誘電体膜の構造を変更して高誘電率を有する誘
電体を使用したり、叉は、初めの平面構造の基板上に溝
を形成し該溝をキャパシターとして用いたり、或いは、
基板上に導電層を積層し３次元的構造のキャパシターを
開発する等、多様な形態のキャパシターの開発研究がお
こなわれている。
たＤＲＡＭに至るまで、情報の大容量化及び高速化に適
合し得るように高集積度の半導体素子を製造する研究が
行われている。且つ、このような研究は、前述したよう
に、情報記憶に必要なキャパシターの確保に集中され、
初期には誘電体膜の構造を変更して高誘電率を有する誘
電体を使用したり、叉は、初めの平面構造の基板上に溝
を形成し該溝をキャパシターとして用いたり、或いは、
基板上に導電層を積層し３次元的構造のキャパシターを
開発する等、多様な形態のキャパシターの開発研究がお
こなわれている。
【０００４】且つ、従来、前記３次元構造のスタックタ
イプ（stack type）キャパシターにおいては、図１１に
示すように、基板上に溝を形成するトレンチ（trench)
型と比べ製造が容易で、大量のキャパシタンスの確保が
可能であるという長点があるため、トランジスタのソー
ス／ドレイン領域に連結され書き入れ信号叉は読み入れ
信号を伝達するビットラインＢＬをワードラインＷＬと
交差するように配列していた。
イプ（stack type）キャパシターにおいては、図１１に
示すように、基板上に溝を形成するトレンチ（trench)
型と比べ製造が容易で、大量のキャパシタンスの確保が
可能であるという長点があるため、トランジスタのソー
ス／ドレイン領域に連結され書き入れ信号叉は読み入れ
信号を伝達するビットラインＢＬをワードラインＷＬと
交差するように配列していた。
【０００５】即ち、図１２に示すように、活性領域と非
活性領域とを区分するため形成されたフィールド酸化膜
２０と、該フィルド酸化膜２０上に絶縁物質と導電物質
とを順次積層し形成されたゲート絶縁膜及びゲート電極
４と、該ゲート電極４をマスクとし前記半導体基板上に
不純物を注入し形成されたソース／ドレイン領域２と、
前記ゲート電極４を上部構造物と絶縁させるゲート酸化
膜５と、後述のコンタクトホールを通って前記ソース／
ドレイン領域２に連結させる導電物質を蒸着して形成さ
れたストレージ電極（storage electrodi）６と、該ス
トレージ電極６上に誘電物質を蒸着して形成された誘電
体膜と、該誘電体膜上に導電物質を蒸着して形成された
プレート電極（plate electrode）７と、該プレート電
極７上に形成され中央部位にコンタクトホールを有した
コンタクト酸化膜８と、該コンタクト酸化膜８上に導電
物質を蒸着して形成されたビットライン９と、該ビット
ライン９の形成後ビットラインと金属配線層１２とを絶
縁させるため絶縁物質を蒸着して形成された層間絶縁膜
１０と、該層間絶縁膜上に形成された金属配線層１２
と、から構成されていた。
活性領域とを区分するため形成されたフィールド酸化膜
２０と、該フィルド酸化膜２０上に絶縁物質と導電物質
とを順次積層し形成されたゲート絶縁膜及びゲート電極
４と、該ゲート電極４をマスクとし前記半導体基板上に
不純物を注入し形成されたソース／ドレイン領域２と、
前記ゲート電極４を上部構造物と絶縁させるゲート酸化
膜５と、後述のコンタクトホールを通って前記ソース／
ドレイン領域２に連結させる導電物質を蒸着して形成さ
れたストレージ電極（storage electrodi）６と、該ス
トレージ電極６上に誘電物質を蒸着して形成された誘電
体膜と、該誘電体膜上に導電物質を蒸着して形成された
プレート電極（plate electrode）７と、該プレート電
極７上に形成され中央部位にコンタクトホールを有した
コンタクト酸化膜８と、該コンタクト酸化膜８上に導電
物質を蒸着して形成されたビットライン９と、該ビット
ライン９の形成後ビットラインと金属配線層１２とを絶
縁させるため絶縁物質を蒸着して形成された層間絶縁膜
１０と、該層間絶縁膜上に形成された金属配線層１２
と、から構成されていた。
【０００６】
【発明が解決しようとする課題】然るに、このような従
来スタック型キャパシターにおいては、前記コンタクト
酸化膜を食刻してコンタクトホール（contact hole）８
を形成する時、ビットライン９の段差の増大を防止する
ため該コンタクトホールの上部を下部よりも広く加工し
傾斜されたコンタクトホールを形成すべきであるが、図
１２（Ａ）に示したように、ゲート電極とビットライン
間を離隔させる絶縁膜の厚さが薄くなって半導体の集積
度向上に従い素子が縮小されると、ゲート電極とビット
ラインとが短絡する憂いがあるので半導体素子の信頼性
が低下されるという不都合な点があった。
来スタック型キャパシターにおいては、前記コンタクト
酸化膜を食刻してコンタクトホール（contact hole）８
を形成する時、ビットライン９の段差の増大を防止する
ため該コンタクトホールの上部を下部よりも広く加工し
傾斜されたコンタクトホールを形成すべきであるが、図
１２（Ａ）に示したように、ゲート電極とビットライン
間を離隔させる絶縁膜の厚さが薄くなって半導体の集積
度向上に従い素子が縮小されると、ゲート電極とビット
ラインとが短絡する憂いがあるので半導体素子の信頼性
が低下されるという不都合な点があった。
【０００７】本発明の目的は、ゲート電極の上部にキャ
ップ層を形成し、それらゲート電極とキャップ層との側
面に側壁スペーサを形成し、ビットラインを自己整合的
に形成させて絶縁特性を向上し得る半導体素子の製造方
法を提供しようとするものである。
ップ層を形成し、それらゲート電極とキャップ層との側
面に側壁スペーサを形成し、ビットラインを自己整合的
に形成させて絶縁特性を向上し得る半導体素子の製造方
法を提供しようとするものである。
【０００８】
【課題を解決するための手段】そして、このような目的
を達成するため本発明に係る半導体素子の製造方法にお
いては、フィールド酸化膜により活性領域と非活性領域
とに区分された半導体基板の活性領域上に導電物質を塗
布し第１導電層を形成する工程と、前記第１導電層と上
部構造物とを絶縁させるため第１キャップ層及び第２キ
ャップ層を順次積層し同様なマスクを用いて食刻する工
程と、それら食刻された第１導電層、第１キャップ層、
及び第２キャップ層をマスクとし半導体基板にイオンを
注入しソース／ドレイン領域を形成する工程と、それら
食刻された第１導電層、第１キャップ層、及び第２キャ
ップ層の側面に側壁スペーサを形成し該スペーサの包含
された全ての積層物上に保護膜及びコンタクト酸化膜を
順次積層する工程と、該コンタクト酸化膜上に写真食刻
マスクを形成しこれをマスクとし下部のソース／ドレイ
ンの所定領域が露出されるように前記保護膜とコンタク
ト酸化膜とを食刻しコンタクトホールを形成する工程
と、該コンタクトホールの包含された全ての積層物上に
導電物質を塗布し該コンタクトホールを通って前記ソー
ス／ドレイン領域に接続される第２導電層を形成する工
程と、を順次行うようになっている。
を達成するため本発明に係る半導体素子の製造方法にお
いては、フィールド酸化膜により活性領域と非活性領域
とに区分された半導体基板の活性領域上に導電物質を塗
布し第１導電層を形成する工程と、前記第１導電層と上
部構造物とを絶縁させるため第１キャップ層及び第２キ
ャップ層を順次積層し同様なマスクを用いて食刻する工
程と、それら食刻された第１導電層、第１キャップ層、
及び第２キャップ層をマスクとし半導体基板にイオンを
注入しソース／ドレイン領域を形成する工程と、それら
食刻された第１導電層、第１キャップ層、及び第２キャ
ップ層の側面に側壁スペーサを形成し該スペーサの包含
された全ての積層物上に保護膜及びコンタクト酸化膜を
順次積層する工程と、該コンタクト酸化膜上に写真食刻
マスクを形成しこれをマスクとし下部のソース／ドレイ
ンの所定領域が露出されるように前記保護膜とコンタク
ト酸化膜とを食刻しコンタクトホールを形成する工程
と、該コンタクトホールの包含された全ての積層物上に
導電物質を塗布し該コンタクトホールを通って前記ソー
ス／ドレイン領域に接続される第２導電層を形成する工
程と、を順次行うようになっている。
【０００９】
【発明の実施の形態】以下本発明に係る実施の形態に対
し添付図面を用いて説明する。
し添付図面を用いて説明する。
【００１０】先ず、本発明に係る第１実施形態の半導体
素子の製造方法においては、図１（Ａ）に示すように、
半導体基板２１上に絶縁物質及び導電物質として例えば
不純物のドーピングされた多結晶シリコンを順次積層し
ゲート絶縁膜及びゲート電極用第１導電層２３を形成
し、該第１導電層２３上に再び酸化膜を成長させ第１キ
ャップ層２４を形成する。次いで、該第１キャップ層２
４上に窒化物、シリコン、及びポリイミド中何れ一つを
蒸着し第２キャップ層２５を形成し、該第２キャップ層
２５上にフォトレジストを塗布し露光及び現像を行って
食刻マスクを形成しこれをマスクとし前記ゲート絶縁
膜、第１導電層２３、及び第１、第２キャップ層２４、
２５を夫々食刻する。次いで、それら食刻されたゲート
絶縁膜、第１導電層２３、及び第１、第２キャップ層２
４、２５をマスクとして半導体基板２１上にｎ型不純物
を注入し低濃度不純物ドレインと（以下、ＬＤＤ；Ligh
tlyDoped drain ）領域を形成する。
素子の製造方法においては、図１（Ａ）に示すように、
半導体基板２１上に絶縁物質及び導電物質として例えば
不純物のドーピングされた多結晶シリコンを順次積層し
ゲート絶縁膜及びゲート電極用第１導電層２３を形成
し、該第１導電層２３上に再び酸化膜を成長させ第１キ
ャップ層２４を形成する。次いで、該第１キャップ層２
４上に窒化物、シリコン、及びポリイミド中何れ一つを
蒸着し第２キャップ層２５を形成し、該第２キャップ層
２５上にフォトレジストを塗布し露光及び現像を行って
食刻マスクを形成しこれをマスクとし前記ゲート絶縁
膜、第１導電層２３、及び第１、第２キャップ層２４、
２５を夫々食刻する。次いで、それら食刻されたゲート
絶縁膜、第１導電層２３、及び第１、第２キャップ層２
４、２５をマスクとして半導体基板２１上にｎ型不純物
を注入し低濃度不純物ドレインと（以下、ＬＤＤ；Ligh
tlyDoped drain ）領域を形成する。
【００１１】次いで、図１（Ｂ）及び（Ｃ）に示すよう
に、該ＬＤＤ領域を包含した全ての積層物上に低圧化学
気相蒸着（ＬＰＣＶＤ；Low Pressure Chemical Vapor
Deposition）法により１０００Åー１５００Å厚さの酸
化膜を形成し、反応性イオン食刻（RIF;Reactive Ion E
tching）の異方性乾式食刻法によりエッチバック（etch
back）して、それら食刻されたゲート絶縁膜、第１導
電層２３、及び第１、第２キャップ層２４、２５の側面
に側壁スペーサ２６を形成する。且つ、図１（Ｄ）に示
すように、該側壁スペーサ２６をマスクとして前記半導
体基板２１上に再びｎ型不純物をイオン注入しソース／
ドレイン領域２２を形成するが、この工程は省略するこ
ともできる。
に、該ＬＤＤ領域を包含した全ての積層物上に低圧化学
気相蒸着（ＬＰＣＶＤ；Low Pressure Chemical Vapor
Deposition）法により１０００Åー１５００Å厚さの酸
化膜を形成し、反応性イオン食刻（RIF;Reactive Ion E
tching）の異方性乾式食刻法によりエッチバック（etch
back）して、それら食刻されたゲート絶縁膜、第１導
電層２３、及び第１、第２キャップ層２４、２５の側面
に側壁スペーサ２６を形成する。且つ、図１（Ｄ）に示
すように、該側壁スペーサ２６をマスクとして前記半導
体基板２１上に再びｎ型不純物をイオン注入しソース／
ドレイン領域２２を形成するが、この工程は省略するこ
ともできる。
【００１２】次いで、図１（Ｅ）及び（Ｆ）に示すよう
に、該ソース／ドレイン領域２２の包含された全ての積
層物上に保護膜２７とコンタクト酸化膜２９とを順次積
層するが、この時、該保護膜２７はシリコンと窒化物中
何れ一つを低圧化学気相蒸着法により２００Åー１００
０Åの厚さで蒸着して形成し、前記コンタクト酸化膜２
９は化学気相蒸着法によりＢＰＳＧ（Boro-Phospho Si
licated Glass）だけ蒸着し、叉は不純物のドーピング
されない酸化膜とＢＰＳＧの積層膜とを同様な方法によ
り５０００Åー６０００Å厚さで蒸着し２９００℃以上
の温度に熱処理して平坦化させる。
に、該ソース／ドレイン領域２２の包含された全ての積
層物上に保護膜２７とコンタクト酸化膜２９とを順次積
層するが、この時、該保護膜２７はシリコンと窒化物中
何れ一つを低圧化学気相蒸着法により２００Åー１００
０Åの厚さで蒸着して形成し、前記コンタクト酸化膜２
９は化学気相蒸着法によりＢＰＳＧ（Boro-Phospho Si
licated Glass）だけ蒸着し、叉は不純物のドーピング
されない酸化膜とＢＰＳＧの積層膜とを同様な方法によ
り５０００Åー６０００Å厚さで蒸着し２９００℃以上
の温度に熱処理して平坦化させる。
【００１３】次いで、図１（Ｇ）に示すように、前記コ
ンタクト酸化膜２９上にフォトレジストを塗布し、露光
及び現像してコンタクトホールを形成するための食刻マ
スク３０を形成し、図１（Ｈ）に示すように、該食刻マ
スク３０を用いてＨＦの包含されたエッチ液にて食刻処
理し前記コンタクト酸化膜２９を部分的に除去する。こ
のとき、前記保護膜２７は前記コンタクト酸化膜２９に
対し食刻選択性を有するため食刻阻止層として作用す
る。
ンタクト酸化膜２９上にフォトレジストを塗布し、露光
及び現像してコンタクトホールを形成するための食刻マ
スク３０を形成し、図１（Ｈ）に示すように、該食刻マ
スク３０を用いてＨＦの包含されたエッチ液にて食刻処
理し前記コンタクト酸化膜２９を部分的に除去する。こ
のとき、前記保護膜２７は前記コンタクト酸化膜２９に
対し食刻選択性を有するため食刻阻止層として作用す
る。
【００１４】その後、図１（Ｉ）（Ｊ）に示すように、
前記食刻マスク３０を除去し、前記食刻されたコンタク
ト酸化膜２９をマスクとして前記保護膜２７を食刻した
後、全ての積層物上に多結晶シリコンとＷＳｉ2 とを順
次積層しビットライン用の第２導電層３２を形成する。
このとき、該ビットライン用第２導電層はＴｉＮ、Ｔｉ
Ｗ及びＷの高融点金属物質の積層構造を使用することも
できる。
前記食刻マスク３０を除去し、前記食刻されたコンタク
ト酸化膜２９をマスクとして前記保護膜２７を食刻した
後、全ての積層物上に多結晶シリコンとＷＳｉ2 とを順
次積層しビットライン用の第２導電層３２を形成する。
このとき、該ビットライン用第２導電層はＴｉＮ、Ｔｉ
Ｗ及びＷの高融点金属物質の積層構造を使用することも
できる。
【００１５】叉、本発明に係る第２実施形態の半導体素
子の製造方法においては、図２（Ａ）（Ｈ）に示したよ
うに、前記第１実施形態と同様に第１導電層２３、第１
キャップ層２４、第２キャップ層２５、側壁スペーサ２
６、保護膜２７、コンタクト酸化膜２９及びショックマ
スク３０を順次積層し、その後、図２（Ｉ）（Ｊ）に示
した工程を行う。
子の製造方法においては、図２（Ａ）（Ｈ）に示したよ
うに、前記第１実施形態と同様に第１導電層２３、第１
キャップ層２４、第２キャップ層２５、側壁スペーサ２
６、保護膜２７、コンタクト酸化膜２９及びショックマ
スク３０を順次積層し、その後、図２（Ｉ）（Ｊ）に示
した工程を行う。
【００１６】即ち、図２（Ｉ）及び（Ｊ）に示すよう
に、前記食刻マスク３０を除去した後、前記コンタクト
酸化膜２９及び保護膜２７を順次エッチバックし前記第
２キャップ層２５と前記側壁スペーサ２６間のソース／
ドレイン領域２２を露出させ、前記第２キャップ層を湿
式食刻と乾式食刻中何れ一つの食刻法により除去した
後、多結晶シリコン及びＷＳｉ2 を順次積層しビットラ
イン用第２導電層３２を形成する。
に、前記食刻マスク３０を除去した後、前記コンタクト
酸化膜２９及び保護膜２７を順次エッチバックし前記第
２キャップ層２５と前記側壁スペーサ２６間のソース／
ドレイン領域２２を露出させ、前記第２キャップ層を湿
式食刻と乾式食刻中何れ一つの食刻法により除去した
後、多結晶シリコン及びＷＳｉ2 を順次積層しビットラ
イン用第２導電層３２を形成する。
【００１７】叉、本発明に係る第３実施形態及び第４実
施形態の半導体素子の製造方法においては、図３及び図
４に示すように、ゲート電極用第１導電層２３がゲート
絶縁膜及び第１、第キャップ層よりも内方側に位置する
ように形成され離隔特性を向上させたものであって、図
３（Ａ）−（Ｊ）及び図４（Ａ）−（Ｊ）に示したよう
に、半導体基板２１上に活性領域と非活性領域とを区分
するためフィルド酸化膜を形成した後、該活性領域上に
ゲート絶縁膜、ゲート電極用第１導電層２３、及び第
１、第２キャップ層２４、２５を順次積層し、該第２キ
ャップ層２５上にフォトレジストを塗布した後露光及び
現像して食刻マスクを形成し、これを用いて前記ゲート
絶縁膜、第１導電層２３、及び第１、第２キャップ層２
４、２５を夫々食刻する。このとき、前記第１導電層２
３は不純物のドーピングされた多結晶シリコンを他の層
と一緒に食刻した後、Ｈ3 ＰＯ4 の包含された湿式溶液
叉はＣＨＦ3 及びＯ2 の包含された化学的乾式食刻方式
を用いその側面を３００Åー１０００Åの深さに異方性
食刻して得られる。且つ、前記第１キャップ層２４は１
０００Åー３０００Å厚さの酸化膜に形成され、第２キ
ャップ層２５は２００Åー１０００Å厚さの窒化物叉は
シリコンにより形成される。その後、そられ食刻された
第１、第２キャップ層２４、２５をマスクとして半導体
基板２１上にｎ型不純物を注入しＬＤＤ領域を形成し、
その後は、前記第１及び第２実施形態と同様に施して第
２導電層を形成する。
施形態の半導体素子の製造方法においては、図３及び図
４に示すように、ゲート電極用第１導電層２３がゲート
絶縁膜及び第１、第キャップ層よりも内方側に位置する
ように形成され離隔特性を向上させたものであって、図
３（Ａ）−（Ｊ）及び図４（Ａ）−（Ｊ）に示したよう
に、半導体基板２１上に活性領域と非活性領域とを区分
するためフィルド酸化膜を形成した後、該活性領域上に
ゲート絶縁膜、ゲート電極用第１導電層２３、及び第
１、第２キャップ層２４、２５を順次積層し、該第２キ
ャップ層２５上にフォトレジストを塗布した後露光及び
現像して食刻マスクを形成し、これを用いて前記ゲート
絶縁膜、第１導電層２３、及び第１、第２キャップ層２
４、２５を夫々食刻する。このとき、前記第１導電層２
３は不純物のドーピングされた多結晶シリコンを他の層
と一緒に食刻した後、Ｈ3 ＰＯ4 の包含された湿式溶液
叉はＣＨＦ3 及びＯ2 の包含された化学的乾式食刻方式
を用いその側面を３００Åー１０００Åの深さに異方性
食刻して得られる。且つ、前記第１キャップ層２４は１
０００Åー３０００Å厚さの酸化膜に形成され、第２キ
ャップ層２５は２００Åー１０００Å厚さの窒化物叉は
シリコンにより形成される。その後、そられ食刻された
第１、第２キャップ層２４、２５をマスクとして半導体
基板２１上にｎ型不純物を注入しＬＤＤ領域を形成し、
その後は、前記第１及び第２実施形態と同様に施して第
２導電層を形成する。
【００１８】叉、本発明に係る第５実施形態の半導体素
子の製造方法においては、図５に示すように、前記第
１、第２キャップ層の代わりに単一のキャップ層２４を
形成し、第３実施形態のように、ゲート電極用第１導電
層を前記キャップ層２４よりも内側方に位置するように
形成して前記保護膜２７をエッチバックする方法であっ
て、次のように行われる。
子の製造方法においては、図５に示すように、前記第
１、第２キャップ層の代わりに単一のキャップ層２４を
形成し、第３実施形態のように、ゲート電極用第１導電
層を前記キャップ層２４よりも内側方に位置するように
形成して前記保護膜２７をエッチバックする方法であっ
て、次のように行われる。
【００１９】即ち、図５（Ａ）に示すように、半導体基
板上に活性領域と非活性領域とを区分するためフィール
ド酸化膜を形成した後、該活性領域上に絶縁物質を所定
厚さに塗布してゲート絶縁膜を形成し、該ゲート絶縁膜
上に不純物のドーピングされた多結晶シリコンを塗布し
てゲート電極用第１導電層２３を形成し、該第１導電層
２３上に１０００Åー３０００Å厚さの酸化膜を成長さ
せ第１キャップ層２４を形成した後、同様な食刻マスク
を用いてそれらゲート絶縁膜、第１導電層２３、及び第
１キャップ層２４を夫々食刻する。
板上に活性領域と非活性領域とを区分するためフィール
ド酸化膜を形成した後、該活性領域上に絶縁物質を所定
厚さに塗布してゲート絶縁膜を形成し、該ゲート絶縁膜
上に不純物のドーピングされた多結晶シリコンを塗布し
てゲート電極用第１導電層２３を形成し、該第１導電層
２３上に１０００Åー３０００Å厚さの酸化膜を成長さ
せ第１キャップ層２４を形成した後、同様な食刻マスク
を用いてそれらゲート絶縁膜、第１導電層２３、及び第
１キャップ層２４を夫々食刻する。
【００２０】次いで、図３及び図４に示した第３及び第
４実施形態と同様に、Ｈ3 ＰＯ4の包含された湿式溶
液、叉はＣＨＦ3 とＯ2 との包含された化学的乾式食刻
方式を用いて第１導電層２３の側面を３００Åー１００
０Å厚さに等方性食刻する。その後、図５（Ｂ）ー
（Ｈ）に示したように、図１（Ｂ）−（Ｈ）に示した第
１実施形態と同様な方法にて側壁スペーサ２６、保護膜
２７、コンタクト酸化膜２９及び食刻マスク３０を夫々
順次積層する。
４実施形態と同様に、Ｈ3 ＰＯ4の包含された湿式溶
液、叉はＣＨＦ3 とＯ2 との包含された化学的乾式食刻
方式を用いて第１導電層２３の側面を３００Åー１００
０Å厚さに等方性食刻する。その後、図５（Ｂ）ー
（Ｈ）に示したように、図１（Ｂ）−（Ｈ）に示した第
１実施形態と同様な方法にて側壁スペーサ２６、保護膜
２７、コンタクト酸化膜２９及び食刻マスク３０を夫々
順次積層する。
【００２１】次いで、図５（Ｉ）に示すように、前記食
刻マスク３０を乾式叉は湿式食刻により除去し、コンタ
クト酸化膜２９をエッチバックして保護膜２７が露出さ
れるようにした後、再び図５（Ｊ）に示すように、該保
護膜２７をエッチバックし前記側壁スペーサ２６間のソ
ース／ドレイン領域を露出させてコンタクトホールを形
成する。
刻マスク３０を乾式叉は湿式食刻により除去し、コンタ
クト酸化膜２９をエッチバックして保護膜２７が露出さ
れるようにした後、再び図５（Ｊ）に示すように、該保
護膜２７をエッチバックし前記側壁スペーサ２６間のソ
ース／ドレイン領域を露出させてコンタクトホールを形
成する。
【００２２】次いで、図５（Ｋ）に示すように、該コン
タクトホールの包含された全ての積層物上に多結晶シリ
コン及びＷＳｉ2 を順次積層するか、叉はＴｉＮ若しく
はＴｉＷの接着物質とＷの高融点金属物質とを積層した
後、該積層物質をパターニングし前記コンタクトホール
を通ってソース／ドレイン領域に接触されるビットライ
ン用第２導電層３２を形成する。
タクトホールの包含された全ての積層物上に多結晶シリ
コン及びＷＳｉ2 を順次積層するか、叉はＴｉＮ若しく
はＴｉＷの接着物質とＷの高融点金属物質とを積層した
後、該積層物質をパターニングし前記コンタクトホール
を通ってソース／ドレイン領域に接触されるビットライ
ン用第２導電層３２を形成する。
【００２３】叉、本発明に係る第６実施形態の半導体素
子の製造方法においては、図６に示すように、前記第５
実施形態と同様な酸化膜の単一キャップ層２４を形成す
るが、該酸化膜の代わりに窒化膜とポリイミド中何れ一
つを使用して形成することもできる。且つ、第３実施形
態と同様にゲート電極用第１導電層２３が前記キャップ
層２４よりも内方側に位置するように形成する。以下そ
の形成方法について説明する。
子の製造方法においては、図６に示すように、前記第５
実施形態と同様な酸化膜の単一キャップ層２４を形成す
るが、該酸化膜の代わりに窒化膜とポリイミド中何れ一
つを使用して形成することもできる。且つ、第３実施形
態と同様にゲート電極用第１導電層２３が前記キャップ
層２４よりも内方側に位置するように形成する。以下そ
の形成方法について説明する。
【００２４】即ち、図６（Ａ）に示すように、半導体基
板上に活性領域と非活性領域とを区分するためフィール
ド酸化膜を形成し、該活性領域上に絶縁物質を所定厚さ
で塗布してゲート絶縁膜を形成し、該ゲート絶縁膜上に
不純物の塗布された多結晶シリコンを塗布してゲート電
極用第１導電層２３を形成し、該第１導電層２３上に１
０００Åー３０００Å厚さに窒化膜とポリイミド中何れ
一つを蒸着して第１キャップ層２４を形成した後、同様
な食刻マスクを用いてそれらゲート絶縁膜、第１導電層
２３、及び第１キャップ層２４を夫々食刻する。
板上に活性領域と非活性領域とを区分するためフィール
ド酸化膜を形成し、該活性領域上に絶縁物質を所定厚さ
で塗布してゲート絶縁膜を形成し、該ゲート絶縁膜上に
不純物の塗布された多結晶シリコンを塗布してゲート電
極用第１導電層２３を形成し、該第１導電層２３上に１
０００Åー３０００Å厚さに窒化膜とポリイミド中何れ
一つを蒸着して第１キャップ層２４を形成した後、同様
な食刻マスクを用いてそれらゲート絶縁膜、第１導電層
２３、及び第１キャップ層２４を夫々食刻する。
【００２５】次いで、前記第１導電層２３は、図３及び
図４に示した第３及び第４実施形態と同様に、Ｈ3 ＰＯ
4 の包含された湿式溶液、叉はＣＨＦ3 及びＯ2 の包含
された化学的乾式食刻方式を用いその側面を３００Åー
１０００Å厚さに等方性食刻を施して得る。その後、以
後の図６（Ｂ）ー（Ｄ）の工程を図１（Ｂ）ー（Ｄ）に
示した第１実施形態と同様に施す。その後の工程から説
明する。
図４に示した第３及び第４実施形態と同様に、Ｈ3 ＰＯ
4 の包含された湿式溶液、叉はＣＨＦ3 及びＯ2 の包含
された化学的乾式食刻方式を用いその側面を３００Åー
１０００Å厚さに等方性食刻を施して得る。その後、以
後の図６（Ｂ）ー（Ｄ）の工程を図１（Ｂ）ー（Ｄ）に
示した第１実施形態と同様に施す。その後の工程から説
明する。
【００２６】次いで、図６（Ｅ）、（Ｆ）に示すよう
に、前記ソース／ドレイン領域の包含された全ての積層
物上に所定厚さの保護膜２７を形成し、該保護膜２７上
にドーピングされないグラスを１０００Åー３０００Å
厚さで塗布した後、不純物のドーピングされないＢＰＳ
Ｇを５０００Åー６０００Å厚さで蒸着し、酸素の包含
された雰囲気で２９００℃以上に熱処理し平坦性の良好
なコンタクト酸化膜２９を形成する。
に、前記ソース／ドレイン領域の包含された全ての積層
物上に所定厚さの保護膜２７を形成し、該保護膜２７上
にドーピングされないグラスを１０００Åー３０００Å
厚さで塗布した後、不純物のドーピングされないＢＰＳ
Ｇを５０００Åー６０００Å厚さで蒸着し、酸素の包含
された雰囲気で２９００℃以上に熱処理し平坦性の良好
なコンタクト酸化膜２９を形成する。
【００２７】次いで、図６（Ｇ）に示したようにコンタ
クト酸化膜２９上にフォトレジストを塗布し露光及び現
像して食刻マスク３０を形成し、図６（Ｈ）に示すよう
に、該食刻マスク３０を用いて前記コンタクト酸化膜２
９を等方性食刻して保護膜２７を露出させ、その後、図
６（Ｉ）−（Ｊ）に示すように、前記食刻マスク３０を
除去してコンタクト酸化膜２９と保護膜２７とを順次エ
ッチバックし、第１キャップ層２４の上部領域を露出さ
せると共に、ソース／ドレイン領域を露出させてコンタ
クトホールを形成し、図６（Ｋ）に示すように、該コン
タクトホールの包含された全ての積層物上に多結晶シリ
コンとＷＳｉ2 とを順次積層するか、若しくはＴｉＮ叉
はＴｉＷの接着物質とＷの高融点金属物質とを積層して
パターニングし、前記コンタクトホールを通ってソース
／ドレイン領域に接触されるビットライン用第２導電層
３２を形成する。
クト酸化膜２９上にフォトレジストを塗布し露光及び現
像して食刻マスク３０を形成し、図６（Ｈ）に示すよう
に、該食刻マスク３０を用いて前記コンタクト酸化膜２
９を等方性食刻して保護膜２７を露出させ、その後、図
６（Ｉ）−（Ｊ）に示すように、前記食刻マスク３０を
除去してコンタクト酸化膜２９と保護膜２７とを順次エ
ッチバックし、第１キャップ層２４の上部領域を露出さ
せると共に、ソース／ドレイン領域を露出させてコンタ
クトホールを形成し、図６（Ｋ）に示すように、該コン
タクトホールの包含された全ての積層物上に多結晶シリ
コンとＷＳｉ2 とを順次積層するか、若しくはＴｉＮ叉
はＴｉＷの接着物質とＷの高融点金属物質とを積層して
パターニングし、前記コンタクトホールを通ってソース
／ドレイン領域に接触されるビットライン用第２導電層
３２を形成する。
【００２８】叉、本発明に係る第７実施形態の半導体素
子の製造方法においては、図７に示すように、前記第５
実施形態と同様に酸化膜の単一キャップ層２４を形成
し、ゲート電極用第１導電層２４の側面を食刻せず保護
膜２７もエッチバックしない方法であって、次のように
形成される。
子の製造方法においては、図７に示すように、前記第５
実施形態と同様に酸化膜の単一キャップ層２４を形成
し、ゲート電極用第１導電層２４の側面を食刻せず保護
膜２７もエッチバックしない方法であって、次のように
形成される。
【００２９】即ち、図７（Ａ）に示すように、半導体基
板上に活性領域と非活性領域とを区分するためのフィー
ルド酸化膜を形成し、該活性領域上に絶縁物質を所定厚
さに塗布してゲート絶縁膜を形成し、該ゲート絶縁膜上
に不純物のドーピングされた多結晶シリコンを塗布して
ゲート電極用第１導電層２３を形成し、該第１導電層上
に酸化膜を成長させて第１キャップ層２４を形成し、同
様な食刻マスクを用いてそれらゲート絶縁膜、第１導電
層２３、及び第１キャップ層２４を夫々食刻する。その
後、図７（Ｂ）−（Ｊ）に示したように、図１（Ｂ）−
（Ｊ）に示した前記第１実施形態と同様な工程を施す。
板上に活性領域と非活性領域とを区分するためのフィー
ルド酸化膜を形成し、該活性領域上に絶縁物質を所定厚
さに塗布してゲート絶縁膜を形成し、該ゲート絶縁膜上
に不純物のドーピングされた多結晶シリコンを塗布して
ゲート電極用第１導電層２３を形成し、該第１導電層上
に酸化膜を成長させて第１キャップ層２４を形成し、同
様な食刻マスクを用いてそれらゲート絶縁膜、第１導電
層２３、及び第１キャップ層２４を夫々食刻する。その
後、図７（Ｂ）−（Ｊ）に示したように、図１（Ｂ）−
（Ｊ）に示した前記第１実施形態と同様な工程を施す。
【００３０】叉、本発明に係る第８実施形態の半導体素
子の製造方法においては、図８（Ａ）−（Ｋ）に示した
ように、前記第５実施形態と同様に酸化膜の単一キャッ
プ層２７を形成し、ゲート電極用第１導電層２３の側面
を食刻せず保護膜２７はエッチバックする方法であっ
て、次のように行われる。
子の製造方法においては、図８（Ａ）−（Ｋ）に示した
ように、前記第５実施形態と同様に酸化膜の単一キャッ
プ層２７を形成し、ゲート電極用第１導電層２３の側面
を食刻せず保護膜２７はエッチバックする方法であっ
て、次のように行われる。
【００３１】即ち、図８（Ａ）に示たように、図７
（Ａ）に示した第７実施形態と同様に単一キャップ層２
４を形成した後、図８（Ｂ）−（Ｈ）に示したように、
図１（Ｂ）−（Ｈ）に示した第１実施形態と同様に施し
て側壁スペーサ２６、保護膜２７、コンタクト酸化膜２
９及び食刻マスク３０を順次積層する。
（Ａ）に示した第７実施形態と同様に単一キャップ層２
４を形成した後、図８（Ｂ）−（Ｈ）に示したように、
図１（Ｂ）−（Ｈ）に示した第１実施形態と同様に施し
て側壁スペーサ２６、保護膜２７、コンタクト酸化膜２
９及び食刻マスク３０を順次積層する。
【００３２】次いで、図８（Ｉ）に示すように、食刻マ
スク３０を乾式叉は湿式食刻により除去し、コンタクト
酸化膜２９をエッチバックして保護膜２７を露出させ、
図８（Ｊ）に示すように、再び該保護膜２７をエッチバ
ックし前記側壁スペーサ２６間のソース／ドレイン領域
を露出させてコンタクトホールを形成し、図８（Ｋ）に
示すように、該コンタクトホールを通ってソース／ドレ
イン領域に接触されるビットライン用第２導電層３２を
形成する。
スク３０を乾式叉は湿式食刻により除去し、コンタクト
酸化膜２９をエッチバックして保護膜２７を露出させ、
図８（Ｊ）に示すように、再び該保護膜２７をエッチバ
ックし前記側壁スペーサ２６間のソース／ドレイン領域
を露出させてコンタクトホールを形成し、図８（Ｋ）に
示すように、該コンタクトホールを通ってソース／ドレ
イン領域に接触されるビットライン用第２導電層３２を
形成する。
【００３３】叉、本発明に係る第９実施形態の半導体素
子の製造方法においては、図９に示すように、側壁スペ
ーサ２６及びゲート電極用第１導電層２３上に酸化膜の
第１キャップ層２４を形成し、その表面を窒化し、叉は
シリル化させその変化された部分を保護膜として使用す
る方法であって、先ず、図９（Ａ）−（Ｃ）に示したよ
うに、図８（Ａ）−（Ｃ）に示した第８実施形態と同様
に施して基板２１上に、第１導電層２３及び第１キャッ
プ層２４を順次形成し、それらの側面に側壁スペーサー
２６を形成する。
子の製造方法においては、図９に示すように、側壁スペ
ーサ２６及びゲート電極用第１導電層２３上に酸化膜の
第１キャップ層２４を形成し、その表面を窒化し、叉は
シリル化させその変化された部分を保護膜として使用す
る方法であって、先ず、図９（Ａ）−（Ｃ）に示したよ
うに、図８（Ａ）−（Ｃ）に示した第８実施形態と同様
に施して基板２１上に、第１導電層２３及び第１キャッ
プ層２４を順次形成し、それらの側面に側壁スペーサー
２６を形成する。
【００３４】次いで、図９（Ｄ）に示すように、窒化工
程を行う場合、前記酸化膜の第１キャップ層２４及び側
壁スペーサ２６の表面をＮＨ3 とＮ2 中何れ一つの雰囲
気で高温急速熱処理して窒化膜を形成する。このとき、
高温急速熱処理の代わりにプラズマ処理を行うこともで
きる。且つ、シリル化工程を行う場合は、ＳｉＨ4とＳ
ｉＨ2 Ｃｌ2 中何れ一つの雰囲気で高温急速熱処理しシ
リル膜を形成する。このときも、高温急速熱処理の代わ
りにプラズマ処理をすることができる。このように窒化
叉はシリル化された部分は酸化膜及び食刻選択性の異な
る表面変化層３１となり、前記ソース／ドレイン領域の
表面も一緒に窒化叉はシリル化される。この場合、前記
表面変化層３１を形成する他の方法として窒化時にＮ、
シリル化時にＳｉの包含されたソースを用いイオン注入
するこのもできる。
程を行う場合、前記酸化膜の第１キャップ層２４及び側
壁スペーサ２６の表面をＮＨ3 とＮ2 中何れ一つの雰囲
気で高温急速熱処理して窒化膜を形成する。このとき、
高温急速熱処理の代わりにプラズマ処理を行うこともで
きる。且つ、シリル化工程を行う場合は、ＳｉＨ4とＳ
ｉＨ2 Ｃｌ2 中何れ一つの雰囲気で高温急速熱処理しシ
リル膜を形成する。このときも、高温急速熱処理の代わ
りにプラズマ処理をすることができる。このように窒化
叉はシリル化された部分は酸化膜及び食刻選択性の異な
る表面変化層３１となり、前記ソース／ドレイン領域の
表面も一緒に窒化叉はシリル化される。この場合、前記
表面変化層３１を形成する他の方法として窒化時にＮ、
シリル化時にＳｉの包含されたソースを用いイオン注入
するこのもできる。
【００３５】次いで、図９（Ｅ）、（Ｆ）に示したよう
に、図７（Ｅ）（Ｆ）に示した第７実施形態と同様に施
してソース／ドレイン領域の包含された全ての積層物上
に所定厚さの酸化膜２８を形成し、該酸化膜２８上にド
ーピングされないグラスを１０００Åー３０００Å厚さ
で塗布した後、不純物のドーピングされた薄いＢＰＳＧ
を５０００Åー６０００Å厚さに蒸着し、酸素の包含さ
れた雰囲気で２９００℃以上に熱処理し平坦性の良好な
コンタクト酸化膜２９を形成する。
に、図７（Ｅ）（Ｆ）に示した第７実施形態と同様に施
してソース／ドレイン領域の包含された全ての積層物上
に所定厚さの酸化膜２８を形成し、該酸化膜２８上にド
ーピングされないグラスを１０００Åー３０００Å厚さ
で塗布した後、不純物のドーピングされた薄いＢＰＳＧ
を５０００Åー６０００Å厚さに蒸着し、酸素の包含さ
れた雰囲気で２９００℃以上に熱処理し平坦性の良好な
コンタクト酸化膜２９を形成する。
【００３６】次いで、図９（Ｇ）、（Ｉ）に示すよう
に、該コンタクト酸化膜２９上に食刻マスク３０を形成
し、これを用いてそれらコンタクト酸化膜２９及び酸化
膜２８を等方性食刻し前記表面変化層３１の一部を露出
させた後、前記食刻膜３０を除去する。
に、該コンタクト酸化膜２９上に食刻マスク３０を形成
し、これを用いてそれらコンタクト酸化膜２９及び酸化
膜２８を等方性食刻し前記表面変化層３１の一部を露出
させた後、前記食刻膜３０を除去する。
【００３７】その後、図９（Ｈ）、（Ｉ）に示すよう
に、前記食刻されたコンタクト酸化膜２９と酸化膜２８
とをマスクとして前記表面変化層３１の露出された部分
を選択的に食刻するが、このとき、前記ソース／ドレイ
ン領域の窒化叉はシリル化された上部表面も一緒に食刻
し、該上部表面の食刻されたソース／ドレイン領域に接
触されるビットライン用第２導電層を形成する。
に、前記食刻されたコンタクト酸化膜２９と酸化膜２８
とをマスクとして前記表面変化層３１の露出された部分
を選択的に食刻するが、このとき、前記ソース／ドレイ
ン領域の窒化叉はシリル化された上部表面も一緒に食刻
し、該上部表面の食刻されたソース／ドレイン領域に接
触されるビットライン用第２導電層を形成する。
【００３８】叉、本発明に係る第１０実施形態の半導体
素子の製造方法においては、図１０に示すように、側壁
スペーサ及びゲート電極用第１導電層２３上の酸化膜の
第１キャップ層２４を窒化叉はシリル化し、保護膜及び
前記シリル化叉は窒化された第１キャップ層の表面を夫
々エッチバックする方法であって、図１０（Ａ）−
（Ｇ）に示した工程は、図９（Ａ）−（Ｇ）に示した第
９実施形態と同様に施して、第１導電層２３、第１キャ
ップ層２４、側壁スペーサ２６、酸化膜２８、コンタク
ト酸化膜２９及び食刻マスク３０を順次積層する。
素子の製造方法においては、図１０に示すように、側壁
スペーサ及びゲート電極用第１導電層２３上の酸化膜の
第１キャップ層２４を窒化叉はシリル化し、保護膜及び
前記シリル化叉は窒化された第１キャップ層の表面を夫
々エッチバックする方法であって、図１０（Ａ）−
（Ｇ）に示した工程は、図９（Ａ）−（Ｇ）に示した第
９実施形態と同様に施して、第１導電層２３、第１キャ
ップ層２４、側壁スペーサ２６、酸化膜２８、コンタク
ト酸化膜２９及び食刻マスク３０を順次積層する。
【００３９】次いで、図１０（Ｈ）に示すように、食刻
マスク３０を除去し、コンタクト酸化膜２９と酸化膜２
８とを順次エッチバックして前記表面変化層３１の一部
領域を選択的に露出させた後、図１０（Ｉ）（Ｊ）に示
すように、前記表面変化層３１の露出された部分と前記
ソース／ドレイン領域の窒化叉はシリル化された上部表
面とを一緒に食刻し、該上部表面の食刻されたソース／
ドレイン領域に接触されるビットライン用第２導電層３
２を形成する。
マスク３０を除去し、コンタクト酸化膜２９と酸化膜２
８とを順次エッチバックして前記表面変化層３１の一部
領域を選択的に露出させた後、図１０（Ｉ）（Ｊ）に示
すように、前記表面変化層３１の露出された部分と前記
ソース／ドレイン領域の窒化叉はシリル化された上部表
面とを一緒に食刻し、該上部表面の食刻されたソース／
ドレイン領域に接触されるビットライン用第２導電層３
２を形成する。
【００４０】
【発明の効果】以上説明したように本発明に係る半導体
素子の製造方法においては、ゲート電極用第１導電層上
にキャップ層を形成し、該キャップ層の側面にスペーサ
を形成した後、自己整合的にビットライン用第２導電層
を形成するようになっているため、絶縁性の特性が向上
された高集積度の半導体素子を製造し得るという効果が
ある。
素子の製造方法においては、ゲート電極用第１導電層上
にキャップ層を形成し、該キャップ層の側面にスペーサ
を形成した後、自己整合的にビットライン用第２導電層
を形成するようになっているため、絶縁性の特性が向上
された高集積度の半導体素子を製造し得るという効果が
ある。
【図１】（Ａ）−（Ｊ）本発明に係る第１実施形態の半
導体素子の製造方法を示した工程断面図である。
導体素子の製造方法を示した工程断面図である。
【図２】（Ａ）−（Ｊ）本発明に係る第２実施形態の半
導体素子の製造方法を示した工程断面図である。
導体素子の製造方法を示した工程断面図である。
【図３】（Ａ）−（Ｊ）本発明に係る第３実施形態の半
導体素子の製造方法を示した工程断面図である。
導体素子の製造方法を示した工程断面図である。
【図４】（Ａ）−（Ｊ）本発明に係る第４実施形態の半
導体素子の製造方法を示した工程断面図である。
導体素子の製造方法を示した工程断面図である。
【図５】（Ａ）−（Ｋ）本発明に係る第５実施形態の半
導体素子の製造方法を示した工程断面図である。
導体素子の製造方法を示した工程断面図である。
【図６】（Ａ）−（Ｋ）本発明に係る第６実施形態の半
導体素子の製造方法を示した工程断面図である。
導体素子の製造方法を示した工程断面図である。
【図７】（Ａ）−（Ｊ）本発明に係る第７実施形態の半
導体素子の製造方法を示した工程断面図である。
導体素子の製造方法を示した工程断面図である。
【図８】（Ａ）−（Ｋ）本発明に係る第８実施形態の半
導体素子の製造方法を示した工程断面図である。
導体素子の製造方法を示した工程断面図である。
【図９】（Ａ）−（Ｊ）本発明に係る第９実施形態の半
導体素子の製造方法を示した工程断面図である。
導体素子の製造方法を示した工程断面図である。
【図１０】（Ａ）−（Ｊ）本発明に係る第１０実施形態
の半導体素子の製造方法を示した工程断面図である。
の半導体素子の製造方法を示した工程断面図である。
【図１１】従来スタック型キャパシターのレイアウトを
示した平面図である。
示した平面図である。
【図１２】図１１のＡ−Ａ線の断面図である。
２１：半導体基板 ２２：ソース／ドレイン領域 ２３：第１導電層 ２４：第１キャップ層 ２５：第２キャップ層 ２６：側壁スペーサ ２７：保護膜 ２８：酸化膜 ２９：コンタクト酸化膜 ３０：食刻マスク ３１：表面変化層 ３２：第２導電層
Claims (27)
- 【請求項１】半導体素子の製造方法であって、 フィールド酸化膜により活性領域と非活性領域とから区
分される半導体基板の活性領域上に導電物質を塗布し第
１導電層を形成する工程と、 該第１導電層と上部構造物とを絶縁させるため第１キャ
ップ層及び第２キャップ層を順次積層し、同様なマスク
を用いて食刻する工程と、 それら食刻された第１導電層、第２キャップ層、及び第
２キャップ層をマスクとして半導体基板上にイオンを注
入しソース／ドレイン領域を形成する工程と、 それら食刻された第１導電層、第１キャップ層、及び第
２キャップ層の側面に側壁スペーサを形成し、該側面ス
ペーサの包含された全ての積層物上に保護膜及びコンタ
クト酸化膜を順次積層する工程と、 該コンタクト酸化膜上に写真食刻マスクを形成し、これ
を用いてソース／ドレインの所定領域が露出されるよう
に前記保護膜及びコンタクト酸化膜を食刻しコンタクト
ホールを形成する工程と、 該コンタクトホールの包含された全ての積層物上に導電
物質を塗布し、該コンタクトホールを通ってソース／ド
レイン領域に接続される第２導電層を形成する工程と、
を順次行う半導体素子の製造方法。 - 【請求項２】前記第１導電層は、前記第１導電層、第１
キャップ層、及び第２キャップ層を食刻した後、前記側
壁スペーサを形成する前にその側面を所定深さに食刻す
る工程が包含される請求項１記載の半導体素子の製造方
法。 - 【請求項３】前記第１導電層の側面を食刻する工程は、
Ｈ3 ＰＯ4 の包含された溶液を用いて湿式食刻を行う請
求項２記載の半導体素子の製造方法。 - 【請求項４】前記第１導電層の側面を食刻する工程は、
ＣＨＦ3 とＯ2 とを用いて化学的乾式食刻を行う請求項
２記載の半導体素子の製造方法。 - 【請求項５】前記第１導電層の側面食刻の深さは、３０
０Åー１０００Å厚さである請求項２記載の半導体素子
の製造方法。 - 【請求項６】前記第１キャップ層は酸化膜であり、第２
キャップ層は窒化膜、ポリイミド、及びシリコン膜中何
れ一つである請求項１記載の半導体素子の製造方法。 - 【請求項７】前記側壁スペーサを形成するときは、前記
ソース／ドレイン領域の包含された全ての積層物上に所
定厚さの酸化膜を形成し、該酸化膜を反応性イオン食刻
によりエッチバックして形成する請求項１記載の半導体
素子の製造方法。 - 【請求項８】前記保護膜は、窒化膜、ポリイミド、及び
シリコン膜中何れ一つである請求項１記載の半導体素子
の製造方法。 - 【請求項９】前記コンタクト酸化膜の形成工程は、不純
物のドーピングされないグラスと不純物のドーピングさ
れたグラスとを順次積層し熱処理する工程が包含されて
なる請求項１記載の半導体素子の製造方法。 - 【請求項１０】前記コンタクトホールの形成工程には、
前記コンタクト酸化膜上に写真食刻マスクを形成する工
程と、該食刻マスクを用いて前記コンタクト酸化膜を食
刻する工程と、該食刻されたコンタクト酸化膜をマスク
とし前記保護膜の所定領域を食刻して前記第２キャップ
層とソース／ドレイン領域とを露出させる工程とが包含
される請求項１記載の半導体素子の製造方法。 - 【請求項１１】フィールド酸化膜により活性領域と非活
性領域とから区分される半導体基板の活性領域上に導電
物質を塗布し第１導電層を形成する工程と、 該第１導電層と上部構造物とを絶縁させるためキャップ
層を形成し、同様なマスクを用いて第１導電層及びキャ
ップ層を食刻する工程と、 それら食刻された第１導電層とキャップ層とをマスクと
し半導体基板上にイオンを注入してソース／ドレイン領
域を形成する工程と、 それら食刻された第１導電層とキャップ層との側面に側
壁スペーサを形成し、該側壁スペーサの包含された全て
の積層物上に保護膜及びコンタクト酸化膜を順次積層す
る工程と、 該コンタクト酸化膜上に写真食刻マスクを形成し、これ
を用いて食刻し保護膜の所定領域を露出させる工程と、 残りのコンタクト酸化膜及び保護膜をエッチバックし前
記キャップ層を露出させると共に、ソース／ドレイン領
域を露出させてコンタクトホールを形成する工程と、 該コンタクトホールの包含された全ての積層物上に導電
物質を塗布し、該コンタクトホールを通ってソース／ド
レイン領域に接続される第２導電層を形成する工程と、
を順次行う半導体素子の製造方法。 - 【請求項１２】前記キャップ層は、所定厚さの酸化膜、
窒化膜、ポリイミド、及びシリコン膜中何れ一つである
請求項１１記載の半導体素子の製造方法。 - 【請求項１３】フィールド酸化膜により活性領域と非活
性領域とから区分される半導体基板の活性領域上に導電
物質を塗布し第１導電層を形成する工程と、 該第１導電層と上部構造物とを絶縁させるため第１キャ
ップ層及び第２キャップ層を順次積層し、同様なマスク
を用いて食刻する工程と、 それら食刻された第１導電層、第２キャップ層、及び第
２キャップ層をマスクとして半導体基板上にイオンを注
入しソース／ドレイン領域を形成する工程と、 それら食刻された第１導電層、第１キャップ層、及び第
２キャップ層の側面に側壁スペーサを形成し、該側壁ス
ペーサの包含された全ての積層物上に保護膜及びコンタ
クト酸化膜を順次積層する工程と、 該コンタクト酸化膜上に写真食刻マスクを形成し、これ
を用いて保護膜及びコンタクト酸化膜を食刻し保護膜の
所定領域を露出させる工程と、 残りのコンタクト酸化膜、保護膜、及び側壁スペーサの
上部を順次エッチバックし前記第２キャップ層を露出さ
せると共に、ソース／ドレイン領域を露出させてコンタ
クトホールを形成する工程と、 前記第２キャップ層を除去した全ての結果物上に導電物
質を塗布し、前記コンタクトホールを通って前記ソース
／ドレイン領域に連結される第２導電層を形成する工程
と、を行う半導体素子の製造方法。 - 【請求項１４】フィールド酸化膜により活性領域と非活
性領域とから区分される半導体基板の活性領域上に導電
物質を塗布し第１導電層を形成する工程と、 該第１導電層と上部構造物とを絶縁させるためキャップ
層を形成し、同様なマスクを用いて第１導電層及びキャ
ップ層を食刻する工程と、 それら食刻された第１導電層とキャップ層とをマスクと
して半導体基板上にイオンを注入しソース／ドレイン領
域を形成する工程と、 それら食刻された第１導電層とキャップ層との側面に側
壁スペーサを形成し、該側壁スペーサの包含された全て
の結果物上に表面変化層を形成する工程と、 該表面変化層上に保護膜及びコンタクト酸化膜を順次積
層する工程と、 該コンタクト酸化膜上に写真食刻マスクを形成し、これ
を用いて保護膜及びコンタクト酸化膜を食刻し保護膜の
所定領域を露出させる工程と、 それら食刻された保護膜及びコンタクト酸化膜をマスク
として露出された表面変化層の所定領域を食刻し、ソー
ス／ドレイン領域を露出させてコンタクトホールを形成
する工程と、 該コンタクトホールの包含された全ての積層物上に導電
物質を塗布し、前記コンタクトホールを通って前記ソー
ス／ドレイン領域に連結される第２導電層を形成する工
程と、からなる半導体素子の製造方法。 - 【請求項１５】前記表面変化層の形成工程には、前記キ
ャップ層、側壁スペーサ、及び前記側壁スペーサ間の半
導体基板上部を窒化させる窒化工程が包含される請求項
１４記載の半導体素子の製造方法。 - 【請求項１６】前記表面変化層の形成工程には、前記キ
ャップ層、側壁スペーサ、側壁スペーサ間の半導体基板
をシリル化させるシリル化工程が包含される請求項１４
記載の半導体素子の製造方法。 - 【請求項１７】前記窒化工程は、前記側壁スペーサの包
含された全ての積層物をＮＨ3 の雰囲気で高温急速熱処
理して行う請求項１５記載の半導体素子の製造方法。 - 【請求項１８】前記窒化工程は、前記側壁スペーサの包
含された全ての積層物をＮＨ3 雰囲気でプラズマ処理し
て行う請求項１５記載の半導体素子の製造方法。 - 【請求項１９】前記窒化工程は、前記側壁スペーサのの
包含された全ての積層物をＮ2 雰囲気で高温急速熱処理
して行う請求項１５記載の半導体素子の製造方法。 - 【請求項２０】前記窒化工程は、前記側壁スペーサのの
包含された全ての積層物をＮ2 雰囲気でプラズマ処理し
て行う請求項１５記載の半導体素子の製造方法。 - 【請求項２１】前記窒化工程は、前記側壁スペーサのの
包含された全ての積層物上に窒素の包含されたソースを
注入して行う請求項１５記載の半導体素子の製造方法。 - 【請求項２２】前記シリル工程は、前記側壁スペーサの
包含された全ての結果物をＳｉＨ4 雰囲気で高温急速熱
処理する工程が包含されなる請求項１７記載の半導体素
子の製造方法。 - 【請求項２３】前記シリル工程は、前記側壁スペーサの
包含された全ての積層物をＳｉＨ4 雰囲気でプラズマ処
理して行う請求項１６記載の半導体素子の製造方法。 - 【請求項２４】前記シリル工程は、前記側壁スペーサの
包含された全ての積層物をＳｉＨ2 Ｃｌ2 の雰囲気で高
温急速熱処理して行う請求項１６記載の半導体素子の製
造方法。 - 【請求項２５】前記シリル工程は、前記側壁スペーサの
包含された全ての積層物をＳｉＨ2 Ｃｌ2 雰囲気でプラ
ズマ処理して行う請求項１６記載の半導体素子の製造方
法。 - 【請求項２６】前記シリル工程は、前記側壁スペーサの
包含された全ての積層物上にシリコンの包含されたソー
スをイオン注入して行う請求項１６記載の半導体素子の
製造方法。 - 【請求項２７】フィールド酸化膜により活性領域と非活
性領域とから区分される半導体基板の活性領域上に導電
物質を塗布し第１導電層を形成する工程と、 該第１導電層と上部構造物とを絶縁させるためキャップ
層を形成し、同様なマスクを用いて第１導電層及びキャ
ップ層を食刻する工程と、 それら食刻された第１導電層とキャップ層とをマスクと
して半導体基板にイオンを注入しソース／ドレイン領域
を形成する工程と、 それら食刻された第１導電層とキャップ層との側面に側
壁スペーサを形成し、該側壁スペーサの包含された全て
の積層物上に表面変化層を形成する工程と、 該表面変化層上に保護膜及びコンタクト酸化膜を順次積
層する工程と、 該コンタクト酸化膜上に写真食刻マスクを形成し、これ
を用いて保護膜及びコンタクト酸化膜を食刻し保護膜の
所定領域を露出させる工程と、 前記保護膜及びコンタクト酸化膜を食刻する工程を施し
た後、食刻されずに残った保護膜、コンタクト酸化膜、
及び表面変化層を順次エッチングし前記表面変化層の下
部のキャップ層を露出させると共に、ソース／ドレイン
領域を露出させてコンタクトホールを形成する工程と、 該コンタクトホールの包含された全ての積層物上に導電
物質を塗布し、前記コンタクトホールを通って前記ソー
ス／ドレイン領域に接続される第２導電層を形成する工
程と、からなる半導体素子の製造方法。
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