JPH06196480A

JPH06196480A - 半導体装置およびその製造方法

Info

Publication number: JPH06196480A
Application number: JP4342092A
Authority: JP
Inventors: Osamu Sakamoto; 治坂本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-12-22
Filing date: 1992-12-22
Publication date: 1994-07-15

Abstract

(57)【要約】【目的】セルフアラインコンタクト構造を有する半導
体装置において基板表面の平坦性を向上させる。【構成】ゲート電極３ａおよび３ｂ上にエッチングス
トッパ層１０ａおよび１０ｂを形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、自己整合的に形成されたコン
タクトホールを有する半導体装置およびその製造方法に
関する。

【０００２】

【従来の技術】従来、自己整合的に形成されたセルフア
ラインコンタクト構造を有する半導体装置が知られてい
る。図１２は、従来のセルフアラインコンタクト構造を
有する半導体装置を示した断面構造図である。図１２を
参照して、従来のセルフアラインコンタクト構造を有す
る半導体装置は、半導体基板内に形成されたＰウェル
（またはＰ型半導体基板）１０１と、Ｐウェル１０１の
主表面上の所定領域にチャネル領域１２０ａを挟むよう
に形成された１対のソース／ドレイン領域１０５ａおよ
び１０５ｂと、ソース／ドレイン領域１０５ｂからチャ
ネル領域１２０ｂを挟むように所定の間隔を隔てて形成
されたソース／ドレイン領域１０５ｃと、チャネル領域
１２０ａ上にゲート酸化膜１０２ａを介して形成された
ゲート電極１０３ａと、ゲート電極１０３ａの上部表面
上に形成された上部絶縁膜１０４ａと、ゲート電極１０
３ａおよび上部絶縁膜１０４ａの両側壁部分に形成され
たサイドウォール絶縁膜１０６ａと、チャネル領域１２
０ｂ上にゲート酸化膜１０２ｂを介して形成されたゲー
ト電極１０３ｂと、ゲート電極１０３ｂの上部表面上に
形成された上部絶縁膜１０４ｂと、ゲート電極１０３ｂ
および上部絶縁膜１０４ｂの両側壁部分に形成されたサ
イドウォール絶縁膜１０６ｂと、全面を覆うように形成
され、ソース／ドレイン領域１０５ｂ上にセルファライ
ンコンタクトホール１０８を形成するように開口された
層間絶縁膜１０７ａと、ソース／ドレイン領域１０５ｂ
側のサイドウォール絶縁膜１０６ａおよび１０６ｂの表
面上に形成された層間絶縁膜１０７ｂと、自己整合的に
形成されたセルフアラインコンタクトホール１０８内で
ソース／ドレイン領域１０５ｂに電気的に接続するとと
もに層間絶縁膜１０７ｂ、サイドウォール絶縁膜１０６
ａ、１０６ｂ、上部絶縁膜１０４ａ、１０４ｂ、および
層間絶縁膜１０７ａ上に沿って延びるように形成された
導電層１０９とを備えている。

【０００３】ソース／ドレイン領域１０５ａおよび１０
５ｂと、ゲート酸化膜１０２ａと、ゲート電極１０３ａ
とによって一方のＭＩＳＦＥＴ（ＭｅｔａｌＩｎｓｕ
ｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ
ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）が構成されて
いる。また、ソース／ドレイン領域１０５ｂおよび１０
５ｃと、ゲート酸化膜１０２ｂと、ゲート電極１０３ｂ
とによって、他方のＭＩＳＦＥＴが構成されている。ゲ
ート電極１０３ａおよび１０３ｂは、たとえばｎ型の導
電型をもった多結晶シリコン膜によって形成されてい
る。ゲート電極１０３ａおよび１０３ｂと導電層１０９
との間には、層間絶縁膜１０７ａ、上部絶縁膜１０４
ａ、１０４ｂ、サイドウォール絶縁膜１０６ａ、１０６
ｂ、層間絶縁膜１０７ｂが介在されている。これによ
り、ゲート電極１０３ａおよび１０３ｂと、導電層１０
９との間で絶縁が図られている。

【０００４】図１３〜図１６は、図１２に示した従来の
セルフアラインコンタクト構造を有する半導体装置の製
造プロセスを説明するための断面構造図である。図１２
および図１３〜図１６を参照して、次に従来の半導体装
置の製造プロセスについて説明する。

【０００５】まず、図１３に示すように、Ｐ型半導体基
板（またはＰウェル）１０１上に熱酸化法を用いてゲー
ト酸化膜層１０２を２０ｎｍ程度の膜厚で形成する。ゲ
ート酸化膜層１０２上に減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ
ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法を用いて２０
０ｎｍ程度の膜厚を有する多結晶シリコン膜（図示せ
ず）を形成する。この多結晶シリコン膜の形成時に同時
に多結晶シリコン膜にｎ型の導電性を与える。すなわ
ち、リンを含んだＰＨ₃（フォスフィン）ガスをＳｉ
（シリコン）半導体の原料ガスであるＳｉＨ₄（シラ
ン）ガスと同時に流して反応させる。これにより、多結
晶シリコン膜にｎ型の導電性を持たせる。このような多
結晶シリコン膜を形成した後、その多結晶シリコン膜上
に減圧ＣＶＤ法を用いて２５０ｎｍ程度の膜厚を有する
酸化膜（図示せず）を形成する。そして、フォトリソグ
ラフィー法とドライエッチング技術とを用いてその酸化
膜と多結晶シリコン膜をパターニングすることによっ
て、ゲート電極１０３ａおよび１０３ｂと上部絶縁膜１
０４ａおよび１０４ｂとを形成する。

【０００６】次に、図１４に示すように、ゲート電極１
０３ａ、１０３ｂおよび上部絶縁膜１０４ａ、１０４ｂ
をマスクとしてゲート酸化膜層１０２（図１３参照）越
しに砒素をイオン注入する。その後、熱処理を施すこと
によって注入された砒素を活性化させることにより、Ｎ
型のソース／ドレイン領域１０５ａ、１０５ｂおよび１
０５ｃを形成する。続いて、減圧ＣＶＤ法を用いて酸化
膜を１５０ｎｍ程度の膜厚で形成した後全面を異方性エ
ッチングすることによってサイドウォール絶縁膜１０６
ａおよび１０６ｂを自己整合的に形成する。

【０００７】次に、図１５に示すように、減圧ＣＶＤ法
を用いて、全面を覆うように酸化膜からなる層間絶縁膜
１０７を１５０ｎｍ程度の厚みで形成する。層間絶縁膜
１０７上の所定領域にフォトリソグラフィー技術を用い
て後述するセルフアラインコンタクトホールを開口する
ためのフォトレジスト１１０を形成する。フォトレジス
ト１１０をマスクとして層間絶縁膜１０７を異方性エッ
チングすることによって図１６に示すようなセルフアラ
インコンタクトホール１０８が自己整合的に形成され
る。ここで、この異方性エッチングのエッチング時間
は、層間絶縁膜１０７の膜厚のばらつきやドライエッチ
ング装置のエッチングレートのばらつきなどから、層間
絶縁膜１０７の膜厚分だけをエッチングするだけの時間
ではなくその膜厚分よりも多めのエッチング時間で処理
される。このような処理をオーバエッチングという。こ
のオーバエッチングを行なうことにより図１６に示すよ
うなセルフアラインコンタクトホール１０８を確実に自
己整合的に開口することによって、ソース／ドレイン領
域１０５ｂ表面を露出させることができる。なお、オー
バエッチングを行なう場合には、以下の事項に注意する
必要がある。すなわち、ソース／ドレイン領域１０５ｂ
上に形成された層間絶縁膜１０７の厚みがたとえば予定
の１５０ｎｍより薄い１２０ｎｍであった場合には、１
５０−１２０＝３０ｎｍ分だけソース／ドレイン領域１
０５ｂがエッチングガスに長めに晒される。さらに、そ
の後もオーバエッチングによってソース／ドレイン領域
１０５ｂは相当長くエッチングガスに晒される。したが
って、層間絶縁膜１０７をエッチングする際のエッチン
グガスは、シリコン半導体基板に対するエッチングレー
トを非常に小さくする必要がある。上記点に注意しない
と、露出したソース／ドレイン領域１０５ｂの一部また
は全部が失われてしまう恐れがある。なお、上記のよう
なオーバエッチングによって、図１６のＡ部分に示すよ
うに上部絶縁膜１０４ｂの一部もエッチングされる。し
たがって、上部絶縁膜１０４ａおよび１０４ｂの上部表
面は段差形状を有することになる。また、ソース／ドレ
イン領域１０５ｂ上に位置するサイドウォール絶縁膜１
０６ａおよび１０６ｂの表面上には層間絶縁膜１０７ｂ
が所定量残存している。

【０００８】最後に、図１２に示したように、減圧ＣＶ
Ｄ法を用いて２００ｎｍ程度の厚みを有する多結晶シリ
コン膜（図示せず）を形成した後、ｎ型の不純物（砒
素）をその多結晶シリコン膜に注入する。そして、熱処
理を施すことによってその多結晶シリコン膜に注入され
た砒素を活性化させる。これにより、ｎ型の多結晶シリ
コン膜が形成される。その後、フォトリソグラフィー法
とドライエッチング技術とを用いてその多結晶シリコン
膜をパターニングすることによって、導電層１０９を形
成する。これにより、図１２に示したセルフアラインコ
ンタクト構造を有する半導体装置が形成される。

【０００９】

【発明が解決しようとする課題】図１２に示した従来の
セルフアラインコンタクト構造を有する半導体装置で
は、層間絶縁膜１０７ａの形成時のオーバエッチングに
よってもゲート電極１０３ａおよび１０３ｂの表面が露
出しないように、上部絶縁膜１０４ａおよび１０４ｂの
膜厚を２５０ｎｍ程度と厚く形成していた。したがっ
て、ゲート電極１０３ａおよび１０３ｂ上に位置する絶
縁膜の膜厚は、上部絶縁膜１０４ａおよび１０４ｂの膜
厚である２５０ｎｍと、層間絶縁膜１０７ａの膜厚であ
る１５０ｎｍとを加えた約４００ｎｍとなり、かなり厚
くなる。このようにゲート電極１０３ａおよび１０３ｂ
上に位置する絶縁膜の膜厚が厚くなると、基板表面の凹
凸が激しくなり平坦性が悪くなる。これにより、後の工
程において所定の膜をパターニングするためにその膜の
上にフォトレジストを形成すると、そのフォトレジスト
の膜厚のばらつきが大きくなってしまうという不都合が
生じていた。このようにフォトレジストの膜厚のばらつ
きが大きくなると、フォトレジストを露光する際の焦点
位置の許容幅が減少してしまうという問題点があった。
すなわち、フォトレジストの所定の膜厚の部分に焦点を
合わせて露光を行なうと、その膜との膜厚の差が大きい
部分では希望する通りの形状のフォトレジストパターン
が形成できないという問題点があった。この結果、希望
する通りのパターン形状の膜が得られないという問題点
があった。また、上記のように基板表面の凹凸が激しく
なると、後工程のドライエッチング時にオーバエッチン
グ量を増加させなければならないという問題点もあっ
た。

【００１０】この発明は、上記のような課題を解決する
ためになされたもので、請求項１および２に記載の発明
の目的は、基板表面の平坦性を向上させながら、導電層
間の短絡が生じないセルフアラインコンタクト構造を有
する半導体装置およびその製造方法を提供することであ
る。

【００１１】

【課題を解決するための手段】請求項１における半導体
装置は、主表面を有する半導体基板と、その半導体基板
の主表面上の所定領域に第１の絶縁膜を介して形成され
た第１の導電層と、第１の導電層の上部表面上に形成さ
れたエッチングストッパ層と、半導体基板とエッチング
ストッパ層の一部とを覆うように形成され半導体基板の
所定領域上に開口を有する第２の絶縁膜と、開口内で半
導体基板表面と電気的に接続されるとともにエッチング
ストッパ層上に沿って延びるように形成された第２の導
電層とを備えている。

【００１２】請求項２における半導体装置の製造方法
は、半導体基板の主表面上の所定領域に第１の絶縁膜を
介して第１の導電層を形成する工程と、第１の導電層の
上部表面上にエッチングストッパ層を形成する工程と、
半導体基板とエッチングストッパ層とを覆うように第２
の絶縁膜を形成する工程と、第２の絶縁膜の所定領域を
異方的にエッチングすることによって半導体基板の主表
面の所定領域上に開口を形成することにより半導体基板
表面を露出させる工程と、露出された半導体基板表面に
電気的に接続するとともにエッチングストッパ層の上部
表面上に沿って延びる第２の導電層を形成する工程とを
備えている。

【００１３】

【作用】請求項１に係る半導体装置では、第１の導電層
の上部表面上にエッチングストッパ層が形成され、その
エッチングストッパ層の一部と半導体基板とを覆うよう
に半導体基板の所定領域上に開口を有する第２の絶縁膜
が形成されるので、第２の絶縁膜に開口を形成する際に
オーバエッチングを行なった場合にも第１の導電層の上
部ではエッチングストッパ層によってエッチングが防止
される。これにより、第１の導電層上に従来のようなオ
ーバエッチング分を見込んだ厚い絶縁膜を形成する必要
がなく、基板表面の平坦性が改善される。

【００１４】請求項２に係る半導体装置の製造方法で
は、第１の導電層の上部表面にエッチングストッパ層が
形成され、半導体基板とエッチングストッパ層とを覆う
ように第２の絶縁膜が形成され、その第２の絶縁膜の所
定領域を異方的にエッチングすることによって半導体基
板の主表面の所定領域上に開口を形成することにより半
導体基板表面が露出されるので、第２の絶縁膜に開口を
形成するためのオーバエッチングを行なった場合に第１
の導電層の上部ではエッチングストッパ層によってエッ
チングが防止され、従来のように第１の導電層の上部に
オーバエッチング分を見込んだ厚みの厚い絶縁膜を形成
する必要がなく、平坦性が改善される。これにより、後
工程において所定の膜のパターニングのためにフォトレ
ジストを形成する際にそのフォトレジストの膜厚のばら
つきが従来に比べて低減されるので、そのフォトレジス
トを露光することにより希望通りの形状のフォトレジス
トパターンが形成される。これとともに、平坦性が改善
されるため、後の工程でのドライエッチングの際にオー
バエッチングを行なう量が従来に比べて減少される。

【００１５】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００１６】図１は、本発明の第１実施例によるセルフ
アラインコンタクト構造を有する半導体装置を示した断
面構造図である。図１を参照して、この第１実施例のセ
ルフアラインコンタクト構造を有する半導体装置は、半
導体基板に形成されたＰウェル（またはＰ型半導体基
板）１と、Ｐウェル１の主表面上の所定領域にチャネル
領域１１ａを挟むように所定の間隔を隔てて形成された
ソース／ドレイン領域５ａおよび５ｂと、ソース／ドレ
イン領域５ｂから所定の間隔を隔ててチャネル領域１１
ｂを挟むように形成されたソース／ドレイン領域５ｃ
と、チャネル領域１１ａ上にゲート酸化膜２ａを介して
形成されたゲート電極３ａと、ゲート電極３ａ上に形成
された５０ｎｍ程度の膜厚を有する酸化膜からなる上部
絶縁膜４ａと、上部絶縁膜４ａ上に形成された５０ｎｍ
程度の厚みを有するエッチングストッパ層１０ａと、ゲ
ート電極３ａ、上部絶縁膜４ａ、エッチングストッパ層
１０ａの両側壁部分に形成されたサイドウォール絶縁膜
６ａと、チャネル領域１１ｂ上にゲート酸化膜２ｂを介
して形成されたゲート電極３ｂと、ゲート電極３ｂ上に
形成された５０ｎｍ程度の厚みを有する酸化膜からなる
上部絶縁４ｂと、上部絶縁膜４ｂ上に形成された５０ｎ
ｍ程度の厚みを有するエッチングストッパ層１０ｂと、
ゲート電極３ｂ、上部絶縁膜４ｂおよびエッチングスト
ッパ層１０ｂの両側壁部分を覆うように形成されたサイ
ドウォール絶縁膜６ｂと、ソース／ドレイン領域５ｂ側
のサイドウォール絶縁膜６ａおよび６ｂの表面上に形成
された層間絶縁膜７ｂと、全面を覆うように形成され、
ソース／ドレイン領域５ｂ上にセルフアラインコンタク
トホール８を形成するように開口された１５０ｎｍ程度
の厚みを有する層間絶縁膜７ａと、ソース／ドレイン領
域５ｂ側のサイドウォール絶縁膜６ａおよび６ｂの表面
上に形成された層間絶縁膜７ｂと、ソース／ドレイン領
域５ｂに電気的に接続されるとともに層間絶縁膜７ｂ、
サイドウォール絶縁膜６ａ、６ｂ、エッチングストッパ
層１０ａ、１０ｂ、および層間絶縁膜７ａ上に沿って延
びるように形成された導電層９とを備えている。

【００１７】また、ソース／ドレイン領域５ａおよび５
ｂと、ゲート酸化膜２ａと、ゲート電極３ａとによって
一方のＭＩＳＦＥＴが構成されており、ソース／ドレイ
ン領域５ｂおよび５ｃと、ゲート酸化膜２ｂと、ゲート
電極３ｂとによって他方のＭＩＳＦＥＴが構成されてい
る。ゲート酸化膜２ａおよび２ｂは、ともに２０ｎｍ程
度の厚みを有しており、ゲート電極３ａおよび３ｂはと
もに２００ｎｍ程度の厚みを有している。導電層９は２
００ｎｍ程度の厚みを有している。エッチングストッパ
層１０ａおよび１０ｂは、層間絶縁膜７ａのエッチング
ガスに対しては非常にエッチング速度が小さくなるよう
な材料で形成されており、層間絶縁膜７ａのオーバエッ
チング時にもゲート電極３ａおよび３ｂの表面が露出さ
れないようになっている。このエッチングストッパ層１
０ａおよび１０ｂとしては、ＴｉＮ、Ｗ、ＷＳｉ、Ｓｉ
Ｎ、ｐ−ＳｉＮ、多結晶シリコン、アモルファスシリコ
ンなどが用いられ、多結晶シリコンおよびアモルファス
シリコンについては導電性の有無は問わない。

【００１８】上記のように、この第１実施例では、ゲー
ト電極３ａおよび３ｂの上方にエッチングストッパ層１
０ａおよび１０ｂを形成することによって、層間絶縁膜
７ａを異方的にエッチングしてセルフアラインコンタク
トホール８を形成する際に、オーバエッチングを行なっ
たとしてもゲート電極３ａおよび３ｂの上方ではエッチ
ングストッパ層１０ａおよび１０ｂによってそのオーバ
エッチングが防止される。これにより、ゲート電極３ａ
および３ｂの上部表面がオーバエッチングによって露出
することがないのでゲート電極３ａおよび３ｂ上の上部
絶縁膜４ａおよび４ｂの厚みを従来のように厚くする必
要はない。すなわち、図１２に示した従来の半導体装置
ではオーバエッチング分を見込んでゲート電極１０３ａ
および１０３ｂ上の上部絶縁膜１０４ａおよび１０４ｂ
の膜厚をともに２５０ｎｍ程度にしているのに対して、
本実施例では上部絶縁膜４ａおよび４ｂの膜厚を５０ｎ
ｍ程度にすることができる。したがって、本実施例では
従来に比べて基板表面の段差を低減することができ平坦
性を向上させることができる。これにより、後の工程で
所定の膜のパターニングのためにフォトレジストを形成
した場合にフォトレジストの膜厚のばらつきを従来に比
べて低減することができる。この結果、そのようなフォ
トレジストを露光した場合に希望通りの形状のフォトレ
ジストパターンを形成することができる。また、平坦性
が向上するため、後の工程でドライエッチングを行なう
際のオーバエッチング量を従来に比べて低減することが
できる。さらに、この第１実施例ではエッチングストッ
パ層１０ａおよび１０ｂによってゲート電極３ａおよび
３ｂが露出することがないので確実なセルフアラインコ
ンタクト構造を形成することができる。すなわち、ゲー
ト電極３ａおよび３ｂと導電層９とは、薄い上部絶縁膜
４ａおよび４ｂ、エッチングストッパ層１０ａおよび１
０ｂ、サイドウォール絶縁膜６ａおよび６ｂ、層間絶縁
膜７ａおよび７ｂによって絶縁されている。ここで、セ
ルフアラインコンタクト構造とは、このセルフアライン
コンタクト構造を構成する膜の材質や膜厚を工夫するこ
とによって導電層９とソース／ドレイン領域５ｂとを電
気的に接続しながら、導電層９とゲート電極３ａおよび
３ｂとを接触しないようにした構造をいう。

【００１９】図２〜図５は、図１に示した第１実施例の
半導体装置の製造プロセスを説明するための断面構造図
である。図１および図２〜図５を参照して、次に第１実
施例の半導体装置の製造プロセスについて説明する。

【００２０】まず、図２に示すように、Ｐウェル（また
はＰ型半導体基板）１上にたとえば熱酸化法を用いてゲ
ート酸化膜層２を２０ｎｍ程度の厚みで形成する。ゲー
ト酸化膜層２上に減圧ＣＶＤ法を用いて２００ｎｍ程度
の膜厚を有する多結晶シリコン膜（図示せず）を形成す
る。この多結晶シリコン膜の形成時に多結晶シリコン膜
に導電性を持たせるためにＳｉＨ₄ガスとＰＨ₃（フォ
スフィン）ガスとを同時に供給する。これにより、多結
晶シリコン膜にｎ型の導電性を与える。続いて、多結晶
シリコン膜上に減圧ＣＶＤ法を用いて酸化膜（図示せ
ず）を５０ｎｍ程度の厚みで形成する。その酸化膜上に
エッチングストッパ層となる材質の膜（図示せず）を５
０ｎｍ程度の膜厚で形成する。エッチングストッパ層を
ＴｉＮ、ＷまたはＷＳｉで形成する場合にはスパッタリ
ング法やＣＶＤ法を用い、ＳｉＮ、多結晶シリコン、ア
モルファスシリコンで形成する場合には減圧ＣＶＤ法を
用い、ｐ−ＳｉＮで形成する場合にはプラズマＣＶＤ法
を用いる。その後、周知のフォトリソグラフィー法とド
ライエッチング技術とを用いて、上記したエッチングス
トッパ層となる膜、酸化膜および多結晶シリコン膜をエ
ッチングすることによって、エッチングストッパ層１０
ａ、１０ｂ、上部絶縁膜４ａ、４ｂ、およびゲート電極
３ａ、３ｂを形成する。なお、エッチングストッパ層１
０ａは、後述する層間絶縁膜７のエッチングに対しては
エッチングレートが非常に小さいが、エッチングストッ
パ層１０ａ自体のパターニングの際のエッチングでは別
なエッチングを用いるので容易にエッチングできる。こ
の後、エッチングストッパ層１０ａ、１０ｂ、上部絶縁
膜４ａ、４ｂおよびゲート電極３ａ、３ｂをマスクとし
てゲート酸化膜層２越しに砒素をイオン注入する。その
後、熱処理を施して注入された砒素を活性化させること
によって図３に示すようなソース／ドレイン領域５ａ、
５ｂおよび５ｃを形成する。次に、減圧ＣＶＤ法を用い
て全面に酸化膜を１５０ｎｍ程度の厚みで堆積した後全
面を異方性エッチングすることによって、サイドウォー
ル絶縁膜６ａおよび６ｂを自己整合的に形成する。

【００２１】次に、図４に示すように、全面を覆うよう
に、減圧ＣＶＤ法を用いて酸化膜からなる層間絶縁膜７
を１５０ｎｍ程度の厚みで形成する。層間絶縁膜７上の
所定領域に後述するセルフアラインコンタクトホール８
を開口するためのフォトレジスト１２を形成する。フォ
トレジスト１２をマスクとしてドライエッチング法を用
いて層間絶縁膜７を異方的にエッチングする。このとき
のエッチング時間は、層間絶縁膜７の膜厚のばらつきや
ドライエッチング装置のエッチングレートのばらつきな
どを考慮して層間絶縁膜７の膜厚分よりも多めのエッチ
ング時間で処理する。すなわち、オーバエッチング法を
とる。このオーバエッチング法を行なうことによって、
図５に示すように、セルフアラインコンタクトホール８
を確実に開口してソース／ドレイン領域５ｂの表面を露
出させることができる。また、オーバエッチング法をと
ると、層間絶縁膜７がなくなってソース／ドレイン領域
５ｂが露出された後もソース／ドレイン領域５ｂの表面
がエッチングガスに晒されるため、層間絶縁膜７をエッ
チングするためのエッチングガスはシリコン半導体基板
に対するエッチングレートの非常に小さいものを選択す
る必要がある。このようにしてセルフアラインコンタク
トホール８を形成した後フォトレジスト１２を除去す
る。なお、この第１実施例の製造方法では、層間絶縁膜
７ａの形成時のオーバエッチングによってもエッチング
ストッパ層１０ａおよび１０ｂはほとんどエッチングさ
れないため、そのエッチングストッパ層１０ａおよび１
０ｂ下に位置する上部絶縁膜４ａおよび４ｂに従来のよ
うな段差部分（図１６のＡ部分参照）が発生することも
ない。また、図１６に示した従来の半導体装置ではゲー
ト電極１０３ａおよび１０３ｂ上の絶縁膜の膜厚が約４
００ｎｍ程度であるのに対して、図５に示した本発明の
第１実施例のゲート電極３ａおよび３ｂ上の膜の厚みは
上部絶縁膜４ａおよび４ｂ（５０ｎｍ）と、エッチング
ストッパ層１０ａおよび１０ｂ（５０ｎｍ）と、層間絶
縁膜７ａ（１５０ｎｍ）との合計の２５０ｎｍである。
したがって、この第１実施例の半導体装置では、従来よ
りも１５０ｎｍ程度段差が低減されていることがわか
る。

【００２２】このような工程の後、最後に図１に示した
ように、減圧ＣＶＤ法を用いて２００ｎｍ程度の膜厚を
有する多結晶シリコン膜（図示せず）を全面に形成す
る。そしてその多結晶シリコン膜にｎ型の導電性を与え
るために砒素をイオン注入した後熱処理を施してその注
入した砒素を活性化させる。その後、フォトリソグラフ
ィー法とドライエッチング技術とを用いてその多結晶シ
リコン膜をパターニングすることによって、２つのＭＩ
ＳＦＥＴに共通なソース／ドレイン領域５ｂに電気的に
接続される導電層９を形成する。これにより、第１実施
例のセルフアラインコンタクト構造を有する半導体装置
が完成される。

【００２３】図６は、本発明の第２実施例によるセルフ
アラインコンタクト構造を有する半導体装置を示した断
面構造図である。図６を参照して、この第２実施例の半
導体装置では、図１に示した第１実施例と異なり、サイ
ドウォール絶縁膜１６ａおよび１６ｂがエッチングスト
ッパ層１０ａおよび１０ｂと同じ材質によって形成され
ている。すなわち、前述したエッチングストッパ層１０
ａおよび１０ｂとなり得る材料のうち、絶縁性の材料で
あるたとえばＳｉＮ（シリコン窒化膜）やｐ−ＳｉＮ
（プラズマシリコン窒化膜）でサイドウォール絶縁膜１
６ａおよび１６ｂを形成する。このように構成すること
によっても、前述した第１実施例と同様の効果を得るこ
とができる。

【００２４】図７は、本発明の第３実施例によるセルフ
アラインコンタクト構造を有する半導体装置を示した断
面構造図である。図７を参照して、この第３実施例の半
導体装置では、第１および第２実施例と異なり、ゲート
電極３ａおよび３ｂの上部表面上に直接エッチングスト
ッパ層１０ａおよび１０ｂを形成している。つまり、エ
ッチングストッパ層１０ａおよび１０ｂとなり得る材料
のうち、絶縁性のもの（ＳｉＮやｐ−ＳｉＮなど）によ
ってエッチングストッパ層１０ａおよび１０ｂを形成す
れば、第１実施例および第２実施例の上部絶縁膜４ａお
よび４ｂを除いたとしても問題はない。そして、このよ
うにゲート電極３ａおよび３ｂ上に直接エッチングスト
ッパ層１０ａおよび１０ｂを形成するように構成すれ
ば、第１実施例および第２実施例よりもさらに基板表面
の凹凸を低減することができ平坦性を向上させることが
できる。

【００２５】なお、上記した第１実施例〜第３実施例で
は、ウェル領域または半導体基板をＰ型とし、ソース／
ドレイン領域５ａ、５ｂおよび５ｃなどをｎ型とした
が、本発明はこれに限らずウェル領域または半導体基板
をｎ型としソース／ドレイン領域５ａ、５ｂおよび５ｃ
などをＰ型にしても同様の効果が得られる。

【００２６】また、図２に示した第１実施例の半導体装
置の製造プロセスではゲート電極３ａおよび３ｂとなる
多結晶シリコン膜にｎ型の導電性を持たせる方法として
多結晶シリコン膜の形成時に同時にリンを導入する方法
を用いたが、本発明はこれに限らず、多結晶シリコン膜
を形成した後にリンや砒素をイオン注入して熱処理する
ことによって多結晶シリコン膜内に注入した不純物を活
性することにより多結晶シリコン膜にｎ型の導電性を持
たすようにしてもよい。

【００２７】図８は、本発明の第４実施例によるセルフ
アラインコンタクト構造を有する半導体装置を示した断
面構造図である。図８を参照して、この第４実施例によ
る半導体装置では、前述した第１実施例〜第３実施例と
異なり、ゲート電極２３をｎ型多結晶シリコン膜２３ａ
と高融点金属シリサイド膜２３ｂからなる２層のいわゆ
るポリサイド膜によって構成している。高融点金属シリ
サイド膜２３ｂとしては、ＷＳｉ（タングステンシリサ
イド）やＴｉＳｉ（チタンシリサイド）などがあるが、
以下の理由によって主にＷＳｉが用いられている。すな
わち、熱処理に対する耐性つまりその膜に熱処理を加え
ることでその膜の持つ物理的性質が変化するかどうかま
たは物理的性質が変化したとしてもその膜の機能を果た
すかどうかの点を考慮すると、熱処理に対する耐性に優
れたＷＳｉが用いられる。このようにこの第４実施例で
は、ゲート電極２３をｎ型多結晶シリコン膜２３ａと高
融点金属シリサイド膜２３ｂとからなるポリサイド膜に
よって構成することにより、ゲート電極２３の抵抗値を
前述した第１実施例〜第３実施例よりも低くすることが
できる。これにより、第１実施例〜第３実施例に比べて
信号伝搬の遅延を低減することができるという効果を奏
する。特に最近では半導体集積回路（ＩＣ）の高速化が
要求されているためにゲート電極２３としてポリサイド
膜を用いることは非常に有効である。また、この第４実
施例ではゲート電極２３の上方にエッチングストッパ層
１０ａおよび１０ｂが形成されているため、前述した第
１実施例〜第３実施例と同様の効果を有する。

【００２８】なお、この第４実施例のようにゲート電極
２３をポリサイド膜で形成すれば、高融点金属シリサイ
ド膜２３ｂの反射率が高くゲート電極２３をエッチング
するときにマスクとなるフォトレジストが適切に形成で
きないという問題点が考えられる。すなわち、高融点金
属シリサイド膜２３ｂは露光光に対する反射率が高く、
フォトレジストは露光時に上から照射される光と下から
反射してくる光との両方に感光してしまうからである。
しかし、エッチングストッパ層１０ａおよび１０ｂのう
ち、反射率の低いＴｉＮ（チタンナイトライド）、ｐ−
ＳｉＮ（プラズマシリコン窒化膜）、多結晶シリコンま
たはアモルファスシリコンを用いれば、エッチングスト
ッパ層１０ａおよび１０ｂが反射防止膜となりフォトリ
ソグラフィー時にフォトレジストが下から受ける反射光
が非常に低減される。この結果、ゲート電極２３をエッ
チングするためのマスクとなるフォトレジストを適切に
形成することができる。これにより、ゲート電極２３を
所望の形状にエッチングすることができる。

【００２９】図９は、本発明の第５実施例によるセルフ
アラインコンタクト構造を有する半導体装置を示した平
面図であり、図１０は図９に示した第５実施例の半導体
装置のＸ₁−Ｘ₁（Ｘ₂−Ｘ₂）に沿った断面図であ
り、図１１はＹ−Ｙに沿った断面図である。図９〜図１
１を参照して、この第５実施例の半導体装置では、ゲー
ト電極３ａおよび３ｂが所定の間隔を隔てて所定の方向
に延びるように形成されている（図９参照）。そして、
そのゲート電極３ａおよび３ｂとほぼ直交する方向に所
定の間隔を隔ててソース／ドレイン領域５ａ、５ｂおよ
び５ｃが形成されている。また、ソース／ドレイン領域
５ａ、５ｂおよび５ｃから所定の間隔を隔ててほぼ平行
にソース／ドレイン領域５ｄ、５ｅおよび５ｆが形成さ
れており、そのソース／ドレイン領域５ｄ、５ｅおよび
５ｆから所定の間隔を隔ててほぼ平行にソース／ドレイ
ン領域５ｇ、５ｈおよび５ｉが形成されている。ゲート
電極３ａの両端部分（両側壁部分）に沿ってサイドウォ
ール絶縁膜６ａが形成されており、ゲート電極３ｂの両
端部分（両側壁部分）に沿ってサイドウォール絶縁膜６
ｂが形成されている。ゲート電極３ａおよび３ｂの上部
表面上にはそれぞれ５０ｎｍ程度の厚みを有する薄い上
部絶縁膜４ａおよび４ｂが形成されている。

【００３０】ゲート電極３ａとソース／ドレイン領域５
ａおよび５ｂとによってＭＩＳＦＥＴ１４ａ、ゲート電
極３ｂとソース／ドレイン領域５ｂおよび５ｃとによっ
てＭＩＳＦＥＴ１４ｂ、ゲート電極３ａとソース／ドレ
イン領域５ｄおよび５ｅとによってＭＩＳＦＥＴ１４
ｃ、ゲート電極３ｂとソース／ドレイン領域５ｅおよび
５ｆとによってＭＩＳＦＥＴ１４ｄ、ゲート電極３ａと
ソース／ドレイン領域５ｇおよび５ｈとによってＭＩＳ
ＦＥＴ１４ｅ、ゲート電極３ｂとソース／ドレイン領域
５ｈおよび５ｉとによってＭＩＳＦＥＴ１４ｆが構成さ
れている。すなわち、ＭＩＳＦＥＴ１４ａおよび１４ｂ
は共通のソース／ドレイン領域５ｂを有し、ＭＩＳＦＥ
Ｔ１４ｃおよび１４ｄは共通のソース／ドレイン領域５
ｅを有し、ＭＩＳＦＥＴ１４ｅおよび１４ｆは共通のソ
ース／ドレイン領域５ｈを有するように形成されてい
る。ＭＩＳＦＥＴ１４ａ、１４ｂ、１４ｃ、１４ｄ、１
４ｅおよび１４ｆを形成する領域が活性領域１２の領域
である。ゲート電極３ａおよび３ｂ上に位置する上部絶
縁膜４ａおよび４ｂ上の所定領域にはそれぞれエッチン
グストッパ層４１ａと４１ｂとが所定の間隔を隔てて形
成されている。セルフアラインコンタクトホール８ａ、
８ｂおよび８ｃ内でソース／ドレイン領域５ｂ、５ｅお
よび５ｈにそれぞれ電気的に接続するように導電層９
ａ、９ｂおよび９ｃが形成されている。ここで、この第
５実施例では、エッチングストッパ層４１ａおよび４１
ｂがＴｉＮ、Ｗ、ＷＳｉ、導電性が高い多結晶シリコン
（たとえばｎ型導電性多結晶シリコン膜）、導電性の高
いアモルファスシリコン（たとえばｎ型導電性アモルフ
ァスシリコン膜）などの導電性を有する材料によって形
成されている。また、エッチングストッパ層４１ａは導
電層９ａと導電層９ｃとを電気的に接続するように配置
されており、エッチングストッパ層４１ｂは導電層９ｂ
に電気的に接続されている。エッチングストッパ層４１
ａとエッチングストッパ層４１ｂとは所定の間隔を隔て
て形成されており電気的に絶縁されている。また、ゲー
ト電極３ａおよび３ｂと、エッチングストッパ層４１ａ
および４１ｂとは、それぞれ上部絶縁膜４ａおよび４ｂ
によって電気的に絶縁されている。

【００３１】また、セルフアラインコンタクトホール８
ａ、８ｂおよび８ｃを形成するときにエッチングされる
領域１３ａ、１３ｂおよび１３ｃと、ゲート電極３ａお
よび３ｂとが重なる部分上にもエッチングストッパ層４
１ａおよび４１ｂが形成されている。これにより、セル
フアラインコンタクトホール８ａ、８ｂおよび８ｃを形
成するためのエッチング時にオーバエッチングを行なっ
たとしてもエッチングストッパ層４１ａおよび４１ｂに
よってゲート電極３ａおよび３ｂの上部表面が露出する
のが有効に防止される。この結果、この第５実施例にお
いても、前述した第１実施例〜第４実施例と同様にゲー
ト電極３ａおよび３ｂ上に位置する上部絶縁膜４ａおよ
び４ｂの膜厚を５０ｎｍ程度と薄く形成でき、従来に比
べて平坦性が向上する。

【００３２】また、この第５実施例では、上記したよう
に導電層９ａと導電層９ｃとはエッチングストッパ層４
１ａによって電気的に導通しており、導電層９ｂに電気
的に接続されるエッチングストッパ層４１ｂとエッチン
グストッパ層４１ａとは電気的に絶縁されている。この
ように構成することによって、たとえば平面的に導電層
９ｂを挟んで存在する導電層９ａと導電層９ｃとを電気
的に接続しなければならないような電気回路が必要なと
きには導電層９ａと導電層９ｃとを電気的に接続するよ
うな別の配線層を形成する必要がないという効果を奏す
る。この結果、上記のような回路を実現させる製造工程
を簡略化することができる。なお、図９には示していな
いが図１０および図１１からも明らかなようにこの第５
実施例においては第１実施例〜第４実施例と同様に層間
絶縁膜７ａおよび７ｂが形成されている。

【００３３】

【発明の効果】以上のように、請求項１に係る発明によ
れば、第１の導電層の上部表面上にエッチングストッパ
層を形成し、半導体基板とそのエッチングストッパ層の
一部とを覆うように半導体基板の所定領域上に開口を有
する第２の絶縁膜を形成し、開口内で半導体基板表面と
電気的に接続するとともにエッチングストッパ層上に沿
って延びるように第２の導電層を形成することによっ
て、第２の絶縁膜に開口を形成するためのドライエッチ
ング時にオーバエッチングを行なったとしてもエッチン
グストッパ層の存在によって第１の導電層の上部表面が
露出するのが有効に防止されるので、従来のようにオー
バエッチング分を見込んだ余分な厚みを有する絶縁膜を
第１の導電層上に形成する必要がない。この結果、従来
に比べて半導体基板表面の凹凸を低減することができ、
平坦性を向上させることができる。これにより、たとえ
ば後工程で所定の膜をパターニングするためのフォトレ
ジストを形成したときにそのフォトレジストの膜厚のば
らつきが大きくなるのを有効に防止することができ、こ
の結果良好な露光が行え、希望通りのフォトレジストパ
ターンを形成することができる。また、基板表面の絶対
段差が小さいために後工程で行なうドライエッチング時
のオーバエッチング量も大幅に低減することができドラ
イエッチングプロセスの短時間化を図ることができる。

【００３４】請求項２に係る半導体装置の製造方法によ
れば、半導体基板の主表面上の所定領域に第１の絶縁膜
を介して第１の導電層を形成し、その第１の導電層の上
部表面上にエッチングストッパ層を形成し、半導体基板
とそのエッチングストッパ層とを覆うように第２の絶縁
膜を形成し、第２の絶縁膜の所定領域を異方的にエッチ
ングすることによって半導体基板の主表面の所定領域上
に開口を形成することにより半導体基板表面を露出さ
せ、その露出された半導体基板表面に電気的に接続する
とともにエッチングストッパ層の上部表面上に沿って延
びる第２の導電層を形成することによって、上記第２の
絶縁膜を異方的にエッチングする際にオーバエッチング
を行なったとしても、エッチングストッパ層の存在によ
り第１の導電層の上部表面が露出されることがない。こ
れにより、第１の導電層上に従来のようなオーバエッチ
ング量を見込んだ余分な厚みを有する絶縁膜を形成する
必要がなく半導体基板表面の凹凸を低減することがで
き、平坦性を向上させることができる。これにより、後
の工程で所定の膜をパターニングするためのフォトレジ
ストを形成した場合にそのフォトレジストの膜厚のばら
つきを有効に低減することができ希望通りのパターン形
状を有するフォトレジストパターンを形成することがで
きる。また、上記のように平坦性が向上されるため、後
の工程のドライエッチング時のオーバエッチング量を有
効に低減することができドライエッチングプロセスの短
時間化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例によるセルフアラインコン
タクト構造を有する半導体装置を示した断面構造図であ
る。

【図２】図１に示した第１実施例の半導体装置の製造プ
ロセスの第１工程を説明するための断面構造図である。

【図３】図１に示した第１実施例の半導体装置の製造プ
ロセスの第２工程を説明するための断面構造図である。

【図４】図１に示した第１実施例の半導体装置の製造プ
ロセスの第３工程を説明するための断面構造図である。

【図５】図１に示した第１実施例の半導体装置の製造プ
ロセスの第４工程を説明するための断面構造図である。

【図６】本発明の第２実施例によるセルフアラインコン
タクト構造を有する半導体装置を示した断面構造図であ
る。

【図７】本発明の第３実施例によるセルフアラインコン
タクト構造を有する半導体装置を示した断面構造図であ
る。

【図８】本発明の第４実施例によるセルフアラインコン
タクト構造を有する半導体装置を示した断面構造図であ
る。

【図９】本発明の第５実施例によるセルフアラインコン
タクト構造を有する半導体装置を示した平面図である。

【図１０】図９に示した第５実施例の半導体装置のＸ₁
−Ｘ₁（Ｘ₂−Ｘ₂）に沿った断面図である。

【図１１】図９に示した第５実施例の半導体装置のＹ−
Ｙに沿った断面図である。

【図１２】従来のセルフアラインコンタクト構造を有す
る半導体装置を示した断面構造図である。

【図１３】図１２に示した従来の半導体装置の製造プロ
セスの第１工程を説明するための断面構造図である。

【図１４】図１２に示した従来の半導体装置の製造プロ
セスの第２工程を説明するための断面構造図である。

【図１５】図１２に示した従来の半導体装置の製造プロ
セスの第３工程を説明するための断面構造図である。

【図１６】図１２に示した従来の半導体装置の製造プロ
セスの第４工程を説明するための断面構造図である。

【符号の説明】

１：Ｐウェル（またはＰ型半導体基板）３ａ、３ｂ：ゲート電極４ａ、４ｂ：上部絶縁膜７ａ、７ｂ：層間絶縁膜８：セルフアラインコンタクトホール９：導電層１０ａ、１０ｂ：エッチングストッパ層なお、各図中、同一符号は同一または相当部分を示す。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年５月６日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/336 29/784

Claims

【特許請求の範囲】

【請求項１】主表面を有する半導体基板と、前記半導体基板の主表面上の所定領域に第１の絶縁膜を
介して形成された第１の導電層と、前記第１の導電層の上部表面上に形成されたエッチング
ストッパ層と、前記半導体基板と前記エッチングストッパ層の一部とを
覆うように形成され、前記半導体基板の所定領域上に開
口を有する第２の絶縁膜と、前記開口内で前記半導体基板表面と電気的に接続される
とともに、前記エッチングストッパ層上に沿って延びる
ように形成された第２の導電層とを備えた、半導体装
置。
【請求項２】半導体基板の主表面上の所定領域に第１
の絶縁膜を介して第１の導電層を形成する工程と、前記第１の導電層の上部表面上にエッチングストッパ層
を形成する工程と、前記半導体基板と前記エッチングストッパ層とを覆うよ
うに第２の絶縁膜を形成する工程と、前記第２の絶縁膜の所定領域を異方的にエッチングする
ことによって前記半導体基板の主表面の所定領域上に開
口を形成することにより、前記半導体基板表面を露出さ
せる工程と、前記露出された半導体基板表面に電気的に接続するとと
もに前記エッチングストッパ層の上部表面上に沿って延
びる第２の導電層を形成する工程とを備えた、半導体装
置の製造方法。