JPH08172125A - 半導体装置、及び接続構造形成方法 - Google Patents
半導体装置、及び接続構造形成方法Info
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- JPH08172125A JPH08172125A JP18342091A JP18342091A JPH08172125A JP H08172125 A JPH08172125 A JP H08172125A JP 18342091 A JP18342091 A JP 18342091A JP 18342091 A JP18342091 A JP 18342091A JP H08172125 A JPH08172125 A JP H08172125A
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Abstract
(57)【要約】
【目的】コンタクト抵抗の低減を実現して素子の高速化
を図ることができる半導体装置、及び接続構造の形成方
法であって、接合リーク増大の問題や、不充分な抵抗低
減しかできないという問題なく、かつ、信頼性高く、容
易に実現可能な技術の提供。 【構成】本発明の半導体装置は、基板１上に形成した接
続孔２１，２２の底部に、接続孔２１，２２底部よりも
広い金属シリサイド部３１，３２を形成し、かつこの金
属シリサイド部３１，３２は、拡散領域４１，４２の一
部分に形成したものである構造を有する装置であり、本
発明の配線構造形成方法は、基板１上に接続孔２１，２
２を形成し、この接続孔２１，２２に金属層５１，５２
を形成して、少なくとも接続孔２１，２２底部にシリサ
イド部３１，３２を形成し、その後、接続孔２１，２２
の側壁に絶縁膜６１，６２を形成し、この接続孔２１，
２２を導電材料７１，７２で埋め込み接続をとる構成と
したものであって、これにより容易に、コンタクト抵抗
の低減とそれによる素子の高速化を、信頼性良好に達成
するようにしたものである。
を図ることができる半導体装置、及び接続構造の形成方
法であって、接合リーク増大の問題や、不充分な抵抗低
減しかできないという問題なく、かつ、信頼性高く、容
易に実現可能な技術の提供。 【構成】本発明の半導体装置は、基板１上に形成した接
続孔２１，２２の底部に、接続孔２１，２２底部よりも
広い金属シリサイド部３１，３２を形成し、かつこの金
属シリサイド部３１，３２は、拡散領域４１，４２の一
部分に形成したものである構造を有する装置であり、本
発明の配線構造形成方法は、基板１上に接続孔２１，２
２を形成し、この接続孔２１，２２に金属層５１，５２
を形成して、少なくとも接続孔２１，２２底部にシリサ
イド部３１，３２を形成し、その後、接続孔２１，２２
の側壁に絶縁膜６１，６２を形成し、この接続孔２１，
２２を導電材料７１，７２で埋め込み接続をとる構成と
したものであって、これにより容易に、コンタクト抵抗
の低減とそれによる素子の高速化を、信頼性良好に達成
するようにしたものである。
Description
【０００１】
【産業上の利用分野】本出願の発明は、半導体装置、及
びこの半導体装置の製造の際に用いることができる接続
構造形成方法に関する。
びこの半導体装置の製造の際に用いることができる接続
構造形成方法に関する。
【０００２】
【従来の技術及び解決すべき問題点】半導体装置や、そ
の他各種の電子素子は、更にその高速化を図るために、
拡散領域と配線（メタル配線等）との接続コンタクト抵
抗を一層低減化することが望まれている。
の他各種の電子素子は、更にその高速化を図るために、
拡散領域と配線（メタル配線等）との接続コンタクト抵
抗を一層低減化することが望まれている。
【０００３】この要請を満たすために、メタル、例えば
いわゆるサリサイド等を張り付ける技術が知られている
が、しかしこの技術にあっては、素子分離のエッジ等か
らのメタルの拡散のために、接合リークが増大するとい
う問題を有している。即ち図３に示すように、基板１の
拡散領域４１，４２上にＴｉＳｉ2 等の金属シリサイド
部３１，３２を形成すると、ＬＤＤ部４３，４４と金属
シリサイド部３１，３２とが接しやすく、また、素子分
離領域であるロコス１１，１２のエッジに沿って、金属
部３３，３４であるＴｉ等が拡散しやすい。このため接
合リークが増大するおそれが大きい。
いわゆるサリサイド等を張り付ける技術が知られている
が、しかしこの技術にあっては、素子分離のエッジ等か
らのメタルの拡散のために、接合リークが増大するとい
う問題を有している。即ち図３に示すように、基板１の
拡散領域４１，４２上にＴｉＳｉ2 等の金属シリサイド
部３１，３２を形成すると、ＬＤＤ部４３，４４と金属
シリサイド部３１，３２とが接しやすく、また、素子分
離領域であるロコス１１，１２のエッジに沿って、金属
部３３，３４であるＴｉ等が拡散しやすい。このため接
合リークが増大するおそれが大きい。
【０００４】その問題の解決方法として、あらかじめコ
ンタクトホール形成後、例えば全面にＴｉを堆積し、そ
の後ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌ）により下地Ｓｉと接している部分のみをシリサイド
化し、アンモニア−過酸化水素水等で未反応Ｔｉのエッ
チングを行う技術も提案されている（ＩＥＤＭ９０（１
９９０ ＩＥＥＥ）４７〜５０頁所収のＥ．Ｏ．Ｔｒａ
ｖｉｓ他「Ａ ＳＣＡＬＡＢＬＥ ＳＵＢＭＩＣＲＯＮ
ＣＯＮＴＡＣＴ ＴＥＣＨＮＯＬＯＧＹ ＵＳＩＮＧ
ＣＯＮＦＯＲＭＡＬ ＬＰＣＶＤ ＴｉＮ」の記載参
照）。
ンタクトホール形成後、例えば全面にＴｉを堆積し、そ
の後ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌ）により下地Ｓｉと接している部分のみをシリサイド
化し、アンモニア−過酸化水素水等で未反応Ｔｉのエッ
チングを行う技術も提案されている（ＩＥＤＭ９０（１
９９０ ＩＥＥＥ）４７〜５０頁所収のＥ．Ｏ．Ｔｒａ
ｖｉｓ他「Ａ ＳＣＡＬＡＢＬＥ ＳＵＢＭＩＣＲＯＮ
ＣＯＮＴＡＣＴ ＴＥＣＨＮＯＬＯＧＹ ＵＳＩＮＧ
ＣＯＮＦＯＲＭＡＬ ＬＰＣＶＤ ＴｉＮ」の記載参
照）。
【０００５】しかしこのような技術を用いる場合、素子
の微細化に伴い、ＵＬＳＩ等においてコンタクトホール
も微細化している結果、図４（ａ）に示すように、コン
タクトホール内２１，２２にメタルの堆積を行っても、
ホール径が微細化するとＴｉ等の金属が埋め込まれにく
くなり、符号２′で示すように充分なメタルのカバレー
ジが得られず、結局充分なサリサイド化が不可能で、図
４（ｂ）に符号３′で示すように、コンタクトホール２
１，２２の底部の一部分にのみ不充分なサリサイド部が
出来るのみに終わってしまう。図５にチタンのカバレー
ジを、横軸にホールのアスペクト比、縦軸に底部カバレ
ージをとって示すが、図示から、アスペクト比が大きく
なると、底部カバレージは悪くなることが理解されよ
う。
の微細化に伴い、ＵＬＳＩ等においてコンタクトホール
も微細化している結果、図４（ａ）に示すように、コン
タクトホール内２１，２２にメタルの堆積を行っても、
ホール径が微細化するとＴｉ等の金属が埋め込まれにく
くなり、符号２′で示すように充分なメタルのカバレー
ジが得られず、結局充分なサリサイド化が不可能で、図
４（ｂ）に符号３′で示すように、コンタクトホール２
１，２２の底部の一部分にのみ不充分なサリサイド部が
出来るのみに終わってしまう。図５にチタンのカバレー
ジを、横軸にホールのアスペクト比、縦軸に底部カバレ
ージをとって示すが、図示から、アスペクト比が大きく
なると、底部カバレージは悪くなることが理解されよ
う。
【０００６】
【発明の目的】本発明は上記従来技術の問題点を解決し
て、コンタクト抵抗の低減を実現して素子の高速化を図
ることができる半導体装置、及び接続構造の形成方法で
あって、接合リーク増大の問題や、不充分な抵抗低減し
かできないという問題なく、かつ、信頼性高く、容易に
実現可能なこの種の技術を提供せんとするものである。
て、コンタクト抵抗の低減を実現して素子の高速化を図
ることができる半導体装置、及び接続構造の形成方法で
あって、接合リーク増大の問題や、不充分な抵抗低減し
かできないという問題なく、かつ、信頼性高く、容易に
実現可能なこの種の技術を提供せんとするものである。
【０００７】
【問題点を解決するための手段】本発明の半導体装置
は、基板上に形成した接続孔の底部に、接続孔底部より
も広い金属シリサイド部を形成し、かつこの金属シリサ
イド部は、拡散領域の一部分に形成したものである構造
を有する半導体装置であって、これにより上記目的を達
成するものである。
は、基板上に形成した接続孔の底部に、接続孔底部より
も広い金属シリサイド部を形成し、かつこの金属シリサ
イド部は、拡散領域の一部分に形成したものである構造
を有する半導体装置であって、これにより上記目的を達
成するものである。
【０００８】本発明の接続構造の形成方法は、基板上に
接続孔を形成し、この接続孔に金属層を形成して、少な
くとも接続孔底部にシリサイド部を形成し、その後、接
続孔の側壁に絶縁膜を形成し、この接続孔を導電材料で
埋め込み接続をとる構成とした接続構造形成方法であっ
て、これにより上記目的を達成するものである。
接続孔を形成し、この接続孔に金属層を形成して、少な
くとも接続孔底部にシリサイド部を形成し、その後、接
続孔の側壁に絶縁膜を形成し、この接続孔を導電材料で
埋め込み接続をとる構成とした接続構造形成方法であっ
て、これにより上記目的を達成するものである。
【０００９】本発明の半導体装置について、後記詳述す
るこの発明の一実施例を示す図１の例示を用いて説明す
ると、次のとおりである。本発明の半導体装置は、図１
に例示のように、基板１上に形成した接続孔２１，２２
の底部に、接続孔２１，２２底部よりも広い金属シリサ
イド部３１，３２を形成し、かつこの金属シリサイド部
３１，３２は、拡散領域４１，４２の一部分に形成した
ものである構造を有する装置である。
るこの発明の一実施例を示す図１の例示を用いて説明す
ると、次のとおりである。本発明の半導体装置は、図１
に例示のように、基板１上に形成した接続孔２１，２２
の底部に、接続孔２１，２２底部よりも広い金属シリサ
イド部３１，３２を形成し、かつこの金属シリサイド部
３１，３２は、拡散領域４１，４２の一部分に形成した
ものである構造を有する装置である。
【００１０】また、本発明の配線構造形成方法につい
て、同じく図２（及び図１）の例示を用いて説明する
と、次のとおりである。本発明の配線構造形成方法は、
基板１上に接続孔２１，２２を形成し、この接続孔２
１，２２に金属層５１，５２を形成して（図２
（ｃ））、少なくとも接続孔２１，２２底部にシリサイ
ド部３１，３２を形成し（図２（ｄ））、その後、接続
孔２１，２２の側壁に絶縁膜６１，６２を形成し（図２
（ｆ））、この接続孔２１，２２を導電材料７１，７２
で埋め込み図１に例示のような構造として接続をとる構
成としたものである。
て、同じく図２（及び図１）の例示を用いて説明する
と、次のとおりである。本発明の配線構造形成方法は、
基板１上に接続孔２１，２２を形成し、この接続孔２
１，２２に金属層５１，５２を形成して（図２
（ｃ））、少なくとも接続孔２１，２２底部にシリサイ
ド部３１，３２を形成し（図２（ｄ））、その後、接続
孔２１，２２の側壁に絶縁膜６１，６２を形成し（図２
（ｆ））、この接続孔２１，２２を導電材料７１，７２
で埋め込み図１に例示のような構造として接続をとる構
成としたものである。
【００１１】
【作用】本発明によれば、接合リーク増大の問題や、不
充分な抵抗低減しかできないという問題なく、コンタク
ト抵抗の低減を実現して、高速化を図ることができる半
導体装置、及び接続構造の形成方法を提供できる。
充分な抵抗低減しかできないという問題なく、コンタク
ト抵抗の低減を実現して、高速化を図ることができる半
導体装置、及び接続構造の形成方法を提供できる。
【００１２】
【実施例】以下本出願の発明の実施例について説明す
る。但し当然のことではあるが、本発明は以下に記載す
る実施例により限定されるものではない。
る。但し当然のことではあるが、本発明は以下に記載す
る実施例により限定されるものではない。
【００１３】実施例１ 本実施例は、ＭＩＳ型トランジスタ、特にＭＯＳ型トラ
ンジスタ及びその製造に本出願の発明を具体化したもの
である。図１に本実施例の半導体装置の構造を示し、図
２各図に、その製造工程を示す。
ンジスタ及びその製造に本出願の発明を具体化したもの
である。図１に本実施例の半導体装置の構造を示し、図
２各図に、その製造工程を示す。
【００１４】図２を参照する。本実施例においては、素
子分離領域１１，１２をなすＬＯＣＯＳを形成後、ゲー
ト領域１３及び拡散領域４１，４２（ソース領域４１，
ドレイン領域４２）を形成し、ＭＯＳトランジスタを作
る。これにより図１（ａ）の構造を得る。
子分離領域１１，１２をなすＬＯＣＯＳを形成後、ゲー
ト領域１３及び拡散領域４１，４２（ソース領域４１，
ドレイン領域４２）を形成し、ＭＯＳトランジスタを作
る。これにより図１（ａ）の構造を得る。
【００１５】その後、層間膜８を例えばＴＥＯＳ（テト
ラエトキシオキシシラン）を用いたＣＶＤ酸化膜８１
（ＳｉＯ2 膜）等で平坦化膜として、及びＢＰＳＧ（ホ
ウ素リン含有不純物ガラス）等の膜８２で形成する。こ
の層間膜の形成はその他のＤＡＤＢＳ、ＴＭＣＴＳ、Ｄ
ＥＳ等の含シリコン有機ガスを用いたり、ＡｓＳＧ、Ｂ
ＳＧやＰＳＧ等の不純物ガラスを用いるなど、どのよう
な手段でもよく、任意である。次いで、コンタクトホー
ル２１，２２形成のためのフォトレジストパターン１４
を通常のフォトリソグラフィー技術を用いたパターニン
グにより形成する。これにより、図２（ｂ）の構造を得
る。
ラエトキシオキシシラン）を用いたＣＶＤ酸化膜８１
（ＳｉＯ2 膜）等で平坦化膜として、及びＢＰＳＧ（ホ
ウ素リン含有不純物ガラス）等の膜８２で形成する。こ
の層間膜の形成はその他のＤＡＤＢＳ、ＴＭＣＴＳ、Ｄ
ＥＳ等の含シリコン有機ガスを用いたり、ＡｓＳＧ、Ｂ
ＳＧやＰＳＧ等の不純物ガラスを用いるなど、どのよう
な手段でもよく、任意である。次いで、コンタクトホー
ル２１，２２形成のためのフォトレジストパターン１４
を通常のフォトリソグラフィー技術を用いたパターニン
グにより形成する。これにより、図２（ｂ）の構造を得
る。
【００１６】続けてＣＨＦ3 等のガスにより下地層間膜
８（酸化膜）の異方エッチングを行い、コンタクトホー
ルである接続孔２１，２２を形成する。例えばｇ線で露
光可能な０．８μｍ程度のコンタクトホールを形成す
る。このときのコンタクトホール形成条件は、例えば次
の条件を採用できる。 Ｃ4 Ｆ8 ＝５０ｓｃｃｍ、ＲＦパワー：１２００Ｗ、圧
力：２Ｐａ
８（酸化膜）の異方エッチングを行い、コンタクトホー
ルである接続孔２１，２２を形成する。例えばｇ線で露
光可能な０．８μｍ程度のコンタクトホールを形成す
る。このときのコンタクトホール形成条件は、例えば次
の条件を採用できる。 Ｃ4 Ｆ8 ＝５０ｓｃｃｍ、ＲＦパワー：１２００Ｗ、圧
力：２Ｐａ
【００１７】次に、金属層５を形成する。例えばＴｉを
全面に形成する。この段階では、ホール径は充分大きい
ために、Ｔｉは充分ホール底部に堆積する。これにより
図２（ｃ）の構造が得られる。ホール２１，２２の底部
の金属層（Ｔｉ層）を、符号５１，５２で示す。このと
きのＴｉの堆積条件は、例えば次のとおりにすることが
できる。 （Ｔｉ堆積条件） Ａｒ＝４０ｓｃｃｍ、圧力：０．４Ｐａ、ＤＣ＝１ｋ
Ｗ、温度：２００℃、形成速度：９００Å／ｍｉｎ．そ
して、第１段アニールとして、６００℃（ランプアニー
ルで約３０秒程度行う）でモノシリサイド化し、次いで
アンモニア−過酸化水素水により未反応Ｔｉのエッチン
グを行う。続いて第２段アニール９００℃（３０秒程度
行う）により安定したダイシリサイドを接続孔２１，２
２の底部のみに形成する。これにより接続孔２１，２２
の底部に金属シリサイド部３１，３２を有する図２
（ｄ）の構造が得られる。
全面に形成する。この段階では、ホール径は充分大きい
ために、Ｔｉは充分ホール底部に堆積する。これにより
図２（ｃ）の構造が得られる。ホール２１，２２の底部
の金属層（Ｔｉ層）を、符号５１，５２で示す。このと
きのＴｉの堆積条件は、例えば次のとおりにすることが
できる。 （Ｔｉ堆積条件） Ａｒ＝４０ｓｃｃｍ、圧力：０．４Ｐａ、ＤＣ＝１ｋ
Ｗ、温度：２００℃、形成速度：９００Å／ｍｉｎ．そ
して、第１段アニールとして、６００℃（ランプアニー
ルで約３０秒程度行う）でモノシリサイド化し、次いで
アンモニア−過酸化水素水により未反応Ｔｉのエッチン
グを行う。続いて第２段アニール９００℃（３０秒程度
行う）により安定したダイシリサイドを接続孔２１，２
２の底部のみに形成する。これにより接続孔２１，２２
の底部に金属シリサイド部３１，３２を有する図２
（ｄ）の構造が得られる。
【００１８】次に、接続孔２１，２２の側壁に絶縁膜６
１，６２を形成して、接続孔２１，２２の開口径を狭め
るが、ここではまず、カバレージの良いＣＶＤ−ＴＥＯ
Ｓ等によるＳｉＯ2 形成で、全面の堆積を行い、図２
（ｅ）の構造を得る。全面に形成した酸化膜（絶縁膜）
を符号６で示す。例えば０．３μｍの膜厚、側壁には左
右０．２μｍの酸化膜を堆積して形成する。その後、ド
ライエッチングによりＣＶＤ−ＴＥＯＳを堆積した膜厚
分だけエッチバックを行う。これにより微細コンタクト
ホールを形成する。例えば０．３ないし０．４μｍのコ
ンタクトホール径を形成できる。これにより絶縁膜６
１，６２でホール径が狭められた図２（ｆ）の構造が得
られる。ＴＥＯＳのＣＶＤによるＳｉＯ2 形成は、例え
ば次の条件を採用できる。 （ＣＶＤ−ＴＥＯＳ条件） ＴＥＯＳ＝５０ｓｃｃｍ、温度：７２０℃、圧力：４０
Ｐａ、形成速度：１１０Å／ｍｉｎ．
１，６２を形成して、接続孔２１，２２の開口径を狭め
るが、ここではまず、カバレージの良いＣＶＤ−ＴＥＯ
Ｓ等によるＳｉＯ2 形成で、全面の堆積を行い、図２
（ｅ）の構造を得る。全面に形成した酸化膜（絶縁膜）
を符号６で示す。例えば０．３μｍの膜厚、側壁には左
右０．２μｍの酸化膜を堆積して形成する。その後、ド
ライエッチングによりＣＶＤ−ＴＥＯＳを堆積した膜厚
分だけエッチバックを行う。これにより微細コンタクト
ホールを形成する。例えば０．３ないし０．４μｍのコ
ンタクトホール径を形成できる。これにより絶縁膜６
１，６２でホール径が狭められた図２（ｆ）の構造が得
られる。ＴＥＯＳのＣＶＤによるＳｉＯ2 形成は、例え
ば次の条件を採用できる。 （ＣＶＤ−ＴＥＯＳ条件） ＴＥＯＳ＝５０ｓｃｃｍ、温度：７２０℃、圧力：４０
Ｐａ、形成速度：１１０Å／ｍｉｎ．
【００１９】この時に、下地にあらかじめシリサイドが
形成しているために、２度目のドライエッチングによる
基板１へのアタックは与えられない。なお最初のコンタ
クトホール形成時のドライエッチングアタックされたＳ
ｉは、シリサイド化反応に用いられる。ドライエッチン
グによるＳｉ結晶欠陥は生じない。
形成しているために、２度目のドライエッチングによる
基板１へのアタックは与えられない。なお最初のコンタ
クトホール形成時のドライエッチングアタックされたＳ
ｉは、シリサイド化反応に用いられる。ドライエッチン
グによるＳｉ結晶欠陥は生じない。
【００２０】続いて、例えばブランケットＣＶＤ−Ｗを
堆積させ、Ｗのパターニングを行い配線層を形成する。
もしくはブランケットＣＶＤ−Ｗのエッチバックを行
い、Ｗプラグを形成させる。更にＣＶＤもしくはスパッ
タ等でＷ等のメタルデボを行い配線を形成させる。これ
によりＷ等の導電材料７１，７２で接続孔２１，２２が
埋め込まれ、かつ配線層９を有する図１の構造が得られ
る。
堆積させ、Ｗのパターニングを行い配線層を形成する。
もしくはブランケットＣＶＤ−Ｗのエッチバックを行
い、Ｗプラグを形成させる。更にＣＶＤもしくはスパッ
タ等でＷ等のメタルデボを行い配線を形成させる。これ
によりＷ等の導電材料７１，７２で接続孔２１，２２が
埋め込まれ、かつ配線層９を有する図１の構造が得られ
る。
【００２１】本実施例によれば、従来の信頼性のあるプ
ロセスをそのまま使えるので、信頼性は低下せず、か
つ、プロセスは簡便で有利である。また、再現性に優
れ、信頼性が高い。更に、ドライエッチングによるＳｉ
結晶欠陥は発生せず、下地にドライエッチングによるダ
メージを与えないために、最終的に形成するトランジス
タのリークは低下しないという利点がある。
ロセスをそのまま使えるので、信頼性は低下せず、か
つ、プロセスは簡便で有利である。また、再現性に優
れ、信頼性が高い。更に、ドライエッチングによるＳｉ
結晶欠陥は発生せず、下地にドライエッチングによるダ
メージを与えないために、最終的に形成するトランジス
タのリークは低下しないという利点がある。
【００２２】上記実施例により形成したシリサイド部３
１，３２は、５０〜３００Å膜厚のシリコン酸化物、窒
化物等のシリコン化合物（ここではＳｉＯ2 ）膜上にＴ
ｉ、Ｍｏ、Ｗ、Ｎｉやこれらの合金等の金属膜（ここで
はＴｉ）を形成して金属シリサイド膜を得る技術を適用
して形成したもので、この技術は、本出願人において提
案をなしたものであり、得られた金属シリサイド膜構造
は、ＳＩＴＯＸ構造と称している。これについては、本
出願人の特開平２−２６０６３０号公報は、また、ＩＥ
ＤＭ９０（１９９０ ＩＥＥＥ）２４９〜２５２頁のＨ
ｉｒｏｆｕｍｉＳｕｍｉ．他、「Ｎｅｗ Ｓｉｌｉｃｉ
ｄａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙｂｙ ＳＩＴＯＸ
（Ｓｉｌｉｃｉｄａｔｉｏｎ Ｔｈｒｏｕｇｈ Ｏｘｉ
ｄｅ）ａｎｄ Ｉｔｓ Ｉｍｐａｃｔ ｏｎ Ｓｕｂ−
ｈａｌｆ Ｍｉｃｒｏｎ ＭＯＳ Ｄｅｖｉｃｅｓ」に
詳しい記載がある。
１，３２は、５０〜３００Å膜厚のシリコン酸化物、窒
化物等のシリコン化合物（ここではＳｉＯ2 ）膜上にＴ
ｉ、Ｍｏ、Ｗ、Ｎｉやこれらの合金等の金属膜（ここで
はＴｉ）を形成して金属シリサイド膜を得る技術を適用
して形成したもので、この技術は、本出願人において提
案をなしたものであり、得られた金属シリサイド膜構造
は、ＳＩＴＯＸ構造と称している。これについては、本
出願人の特開平２−２６０６３０号公報は、また、ＩＥ
ＤＭ９０（１９９０ ＩＥＥＥ）２４９〜２５２頁のＨ
ｉｒｏｆｕｍｉＳｕｍｉ．他、「Ｎｅｗ Ｓｉｌｉｃｉ
ｄａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙｂｙ ＳＩＴＯＸ
（Ｓｉｌｉｃｉｄａｔｉｏｎ Ｔｈｒｏｕｇｈ Ｏｘｉ
ｄｅ）ａｎｄ Ｉｔｓ Ｉｍｐａｃｔ ｏｎ Ｓｕｂ−
ｈａｌｆ Ｍｉｃｒｏｎ ＭＯＳ Ｄｅｖｉｃｅｓ」に
詳しい記載がある。
【００２３】
【発明の効果】本発明の半導体装置、及び接続構造形成
方法によれば、容易で簡便な工程により、コンタクト抵
抗の低減とそれによる素子の高速化を、信頼性、再現性
良好に達成することができる。
方法によれば、容易で簡便な工程により、コンタクト抵
抗の低減とそれによる素子の高速化を、信頼性、再現性
良好に達成することができる。
【図１】実施例１の半導体装置の断面図である。
【図２】実施例１の工程を順に断面図で示すものであ
る。
る。
【図３】従来技術の問題点を示す図である。
【図４】従来技術の問題点を示す図である。
【図５】チタンのカバレージを示す図である。
１ 基板 ２１，２２ 接続孔 ３１，３２ シリサイド部 ４１，４２ 拡散領域 ５１，５２ 金属層 ６１，６２ 絶縁膜 ７１，７２ 導電材料
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１０月２４日
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
Claims (2)
- 【請求項１】基板上に形成した接続孔の底部に、接続孔
底部よりも広い金属シリサイド部を形成し、 かつこの金属シリサイド部は、拡散領域の一部分に形成
したものである構造を有する半導体装置。 - 【請求項２】基板上に接続孔を形成し、 この接続孔に金属層を形成して、少なくとも接続孔底部
にシリサイド部を形成し、 その後、接続孔の側壁に絶縁膜を形成し、 この接続孔を導電材料で埋め込み接続をとる構成とした
接続構造形成方法。
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