KR20020052946A - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 콘택트구멍 저부의 실리사이드 형성시에 발생하기 쉬운 접합 누설을 절감할 수 있는 신뢰성이 높은 반도체장치 및 그 제조방법을 제공한다.
본 발명은, 콘택트구멍(107)을 개구하고, 실리콘박막(108) 및 장벽금속막 (109)을 순차 퇴적 시킨 후, 또는 장벽금속막(208) 및 실리콘박막(209)을 순차 퇴적시킨 후, 열처리를 수행하여 실리사이드를 형성하는 것에 의해 박막실리콘으로부터 실리콘을 공급해서 실리사이드층의 아래쪽으로의 성장을 억제하여, 접합누설을 방지한다. 반도체장치에서는 실리사이드층(110,210)의 저면이 실리콘기판(101, 201)의 표면과 동일 면 또는 그 보다 높은 위치에 있고, 또는 그 저면이 실리콘기판의 표면 보다도 낮은 위치에 있는 경우에는 실리콘기판의 표면으로부터 실리사이드층 저면까지의 거리가 실리사이드층의 막두께의 1/2 이하로 되어 있다.
Description
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 메모리셀의 확산층 콘택트의 형성에 관한 것이다.
반도체장치에 있어서 소스ㆍ드레인 확산층에 대한 콘택트 저항을 절감시키기 위해, TiSi나 CoSi 등의 실리사이드층을 그 상면에 형성시키는 것이 일반적으로 수행된다.
도 5 및 도 6은 종래 기술에 따른 콘택트공정을 DRAM셀에 적용한 예를 설명하는 공정별 소자 단면도이다.
먼저 도 5a에 나타낸 바와 같이, p형 실리콘기판(1)에 소자분리영역(2)을STI법으로 형성하고, 전체에 게이트산화막(3)을 열산화법으로 형성하며, 그 위에 폴리실리콘의 퇴적, 패터닝에 의해 트랜지스터의 게이트전극(4)을 형성한 후, 인이나 비소등의 불순물의 이온주입등에 의해 n형 확산층(5)을 예컨대 100nm의 깊이로 자기정합적으로 형성한다.
다음에 도 5b에 나타낸 바와 같이, 예컨대 700nm 정도의 BPSG로 이루어진 층간절연막(6)을 CVD법등을 이용해서 퇴적한다. 그 후, 포토리소그래피공정과 RIE법에 의한 층간절연막(6)의 에칭을 수행하여 확산층(5)으로의 콘택트구멍(7)을 개구한다.
다음에 도 5c에 나타낸 바와 같이, 예컨대 Ti와 같은 장벽금속을 스퍼터법등을 이용하여 퇴적시켜, 노출된 확산층(5)상에 20nm 두께의 장벽금속막(8)을 형성한다.
다음에 도 6a에 나타낸 바와 같이, 600℃의 온도에서 열처리를 수행하면, 장벽금속막(8)과 이에 접한 확산층(5)의 실리콘이 반응하여, TiSi로 이루어진 실리사이드층(9)이 형성된다. 이 때, Ti의 막두께와 Si의 막두께는 1:2.27의 비율로 TiSi가 생성되기 때문에, p형 실리콘기판(1) 표면으로부터 45nm의 깊이까지 실리사이드층(9)이 형성되는 것으로 된다.
마지막으로 도 6b에 나타낸 바와 같이, 예컨대 텅스텐(W)을 CVD법등에 의해 전체에 400nm의 막두께로 퇴적시켜 콘택트구멍(7)을 매립하고, 더욱이 CMP(Chemical-Mechanical Polishing)법등을 이용해서 표면을 완전하게 평탄화하여 W플래그(10)를 형성한다.
그러나, 미세화에 수반하여 확산층의 깊이가 100nm 정도까지 얕게 되어가면, 확산층과 실리콘기판의 경계와 실리사이드층의 저면과의 거리가 극히 짧아지게 된다. 도 7은 이와 같은 점을 설명하는 모식도로서, 상기한 종래예와 같이 확산층의 깊이가 100nm, 실리사이드층의 깊이가 45nm로 되면, 확산층과 실리콘기판의 경계와 실리사이드층과의 거리는 55nm밖에 되지 않는다. 이와 같이 확산층과 실리콘기판의 경계와 실리사이드층과의 거리가 짧아지게 되면, 실리사이드층의 막두께 오차나, 스파이크(11)로 칭해지는 국소적으로 깊은 실리사이드층이 형성되어 확산층을 통과하는 것에 의해 확산층의 접합누설이 발생하는 것이 알려져 있다.
이와 같이 종래예에서는 실리사이드층이 발생되는 것에 의해 확산층의 접합누설이 발생하여 메모리셀의 데이터 유지특성이 악화된다는 문제가 있다.
이 때문에, 특히 DRAM등의 메모리셀에서는 소스ㆍ드레인 확산층에 대해 로직부분에서 상용되고 있는 것과 같은 TiSi나 CoSi 등의 실리사이드층을 전체면에 형성하는 것과 같은 살리사이드층은 형성되지 않지만, 살리사이드층이 없는 확산층에 대해 W플래그등의 콘택트를 형성하면, 새로은 확산층의 접합누설이 발생한다는 문제가 있다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 신뢰성이 높은 콘택트 형성이 가능한 반도체장치 및 그 제조방법을 제공함에 그 목적이 있다.
도 1은 본 발명의 제1실시형태에 따른 반도체장치의 제조방법을 나타낸 공정별 단면도,
도 2는 본 발명의 제1실시형태에 따른 반도체장치의 제조방법의 연속을 나타낸 공정별 단면도,
도 3은 본 발명의 제2실시형태에 따른 반도체장치의 제조방법을 나타낸 공정별 단면도,
도 4는 본 발명의 제2실시형태에 따른 반도체장치의 제조방법의 연속을 나타낸 공정별 단면도,
도 5는 종래 기술에 따른 콘택트공정을 DRAM셀에 적용한 제조방법을 나타낸 공정별 단면도,
도 6은 종래 기술에 따른 콘택트공정을 DRAM셀에 적용한 제조방법의 연속을 나타낸 공정별 단면도,
도 7은 종래 기술에 따른 문제점을 설명하는 모식도이다.
1,101,201 --- p형 실리콘기판
2,102,202 --- 소자분리영역
3,103,203 --- 게이트산화막
4,104,204 --- 게이트전극
5,105,205 --- n형 확산층
6,106,206 --- 층간절연막
7,107,207 --- 콘택트구멍
8,109,208 --- 장벽금속막
9,110,210 --- 실리사이드층
108,209 --- 실리콘박막
111,211 --- W플래그
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제1형태에 따르면,실리콘기판의 표면부에 형성된 확산층과; 이 확산층상에 형성되고, 콘택트 형성장소에 콘택트구멍을 갖춘 절연막 및; 상기 콘택트구멍내에 상기 확산층에 접하도록 콘택트 저부로서 형성된 실리사이드층으로, 그 저부가 상기 실리콘기판의 표면과 동일 면을 이루든가 또는 상기 실리콘기판의 표면 보다도 높은 위치에 있는 실리사이드층을 구비하여 구성된 것을 특징으로 한다.
본 발명에 따른 반도체장치의 제2형태에 따르면, 실리콘기판의 표면부에 형성된 확산층과; 이 확산층상에 형성되고, 콘택트 형성장소에 콘택트구멍을 갖춘 절연막 및; 상기 콘택트구멍내에 상기 확산층에 접하도록 콘택트 저부로서 형성된 실리사이드층으로, 그 저부가 상기 실리콘기판의 표면 보다도 낮은 위치에 있으면서 실리콘기판의 표면으로부터 상기 실리사이드층 저부까지의 거리가 상기 콘택트 저부로서 형성된 실리사이드층의 막두께의 1/2 이하인 실리사이드층을 구비하여 구성된 것을 특징으로 한다.
이들 반도체장치에 있어서, 상기 실리콘박막이 다결정 실리콘 또는 비정질 실리콘중 어느 하나이고, B, P, As, Sb, In 중 어느 하나의 원소를 포함하는 것이 바람직하며, 상기 실리사이드층이 Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Fe, Co, Ni, Pd, Pt 중 어느 하나의 실리사이드층인 것이 바람직하다.
또한 본 발명에 따른 반도체장치의 제조방법의 제1형태에 따르면, 실리콘기판의 표면상에 얇은 산화막 및 게이트를 형성하는 공정과; 상기 실리콘기판의 표면부에 소스ㆍ드레인으로 되는 확산층을 형성하는 공정; 전체에 절연막을 퇴적시키고, 상기 확산층이 노출되도록 상기 절연막 및 상기 얇은 산화막에 콘택트구멍을개구시키는 공정; 전체에 실리콘박막을 퇴적시키는 공정; 상기 실리콘박막상에 장벽금속을 퇴적시키는 공정 및; 열처리를 수행해서 상기 장벽금속과 상기 실리콘박막을 반응시켜 실리사이드층을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
상기 실리콘박막의 퇴적 두께가, 상기 콘택트 저부에 형성되는 실리사이드층의 저부가 상기 실리콘기판의 표면과 동일 면이나 또는 실리콘기판의 표면 보다도 높은 위치의 면으로 되는 것과 같은 두께인 것이나, 상기 콘택트 저부에 형성되는 실리사이드층의 저부가 상기 실리콘기판의 표면 보다도 낮은 위치에 있으면서 실리콘기판의 표면으로부터 콘택트 저부에 형성되어 있는 실리사이드층의 저부까지의 거리가 콘택트 저부에 형성되는 실리사이드층의 막두께의 1/2 이하인 것이 바람직하다.
본 발명에 따른 반도체장치의 제조방법의 제2형태에 따르면, 실리콘기판의 표면상에 얇은 산화막 및 게이트를 형성하는 공정과; 상기 실리콘기판의 표면부에 소스ㆍ드레인으로 되는 확산층을 형성하는 공정; 전체에 절연막을 퇴적시키고, 상기 확산층이 노출되도록 상기 절연막 및 상기 얇은 산화막에 콘택트구멍을 개구시키는 공정; 전체에 장벽금속을 퇴적시키는 공정; 상기 장벽금속상에 실리콘박막을 퇴적시키는 공정 및; 열처리를 수행해서 상기 장벽금속과 상기 실리콘박막을 반응시켜 실리사이드층을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
상기 실리콘박막의 퇴적 두께가, 상기 콘택트 저부에 형성되는 실리사이드층의 저부가 상기 실리콘기판의 표면 보다도 낮은 위치에 있으면서 실리콘기판의 표면으로부터 콘택트 저부에 형성되어 있는 실리사이드층의 저부까지의 거리가 콘택트 저부에 형성되는 실리사이드층의 막두께의 1/2 이하인 것이 좋고, 상기 실리콘박막이 다결정 실리콘 또는 비정질 실리콘이며, 또한 B, P, As, Sb, In 중 어느 하나의 원소를 포함하고, 장벽금속이 Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Fe, Co, Ni, Pd, Pt 중 어느 하나인 것이 바람직하다.
이상의 본 발명에 따른 반도체장치 및 그 제조방법에 의하면, 실리사이드막을 형성하기 위한 실리콘층을 장벽금속의 형성 전 또는 후에 형성하고 있어, 충분한 실리콘을 공급하도록 하고 있기 때문에, 확산층과의 사이에서 충분한 거리가 확보될 수 있어, 누설이 감소된 신뢰성이 높은 콘택트를 제공할 수 있게 된다.
(실시예)
이하, 예시도면을 참조하면서 본 발명에 따른 각 실시예를 상세히 설명한다.
도 1 및 도 2는 본 발명에 따른 반도체장치의 제조방법을 DRAM셀에 적용한 제1실시형태를 나타내는 공정별 소자 단면도이다.
먼저 도 1a에 나타낸 바와 같이, p형 실리콘기판(101)에 소자분리영역(102)을 STI법등으로 형성하고, 전체에 게이트산화막(103)을 열산화법으로 형성하며, 그 위에 폴리실리콘을 CVD법에 의해 퇴적시키고, 포토리소그래피에 의한 패터닝에 의해 트랜지스터의 게이트전극(104)을 형성한 후, 인이나 비소등의 불순물의 이온주입등에 의해 n형 확산층(105)을 예컨대 100nm의 깊이로 게이트전극(104)에 대해 자기정합적으로 형성한다.
다음에 도 1b에 나타낸 바와 같이, 예컨대 700nm 정도의 BPSG로 이루어진 층간절연막(106)을 CVD법등을 이용해서 퇴적시킨다. 그 후, 포토리소그래피공정과 RIE법에 의해 층간절연막(106)을 확산층(105)이 노출될 때까지 에칭하여 확산층(105)으로의 콘택트구멍(107)을 개구한다.
다음에 도 1c에 나타낸 바와 같이, 예컨대 폴리실리콘 또는 아몰퍼스실리콘으로 이루어진 실리콘박막(108)을 CVD법등을 이용해서 45nm의 두께로 전체면에 퇴족시킨다.
퇴적시키는 실리콘재료 중, 특히 아몰퍼스실리콘은 저온에서 퇴적이 가능하기 때문에 바람직한 재료이다.
다음에 도 2a에 나타낸 바와 같이, 예컨대 Ti와 같은 장벽금속을 스퍼터법등을 이용해서 퇴적시켜, 실리콘박막(108)상에 20nm 두께의 장벽금속막(109)을 형성한다.
다음에, 예컨대 600℃의 온도로 열처리를 수행하면, 장벽금속막(109)과 이에 접하는 실리콘박막(108)중의 실리콘이 반응하여, 도 2b에 나타낸 바와 같이 TiSi로 이루어진 실리사이드층(110)이 형성된다.
이 때, 상기한 바와 같이, Ti의 막두께 1에 대해 Si의 막두께 2.27의 비율로 TiSi가 생성되기 때문에, p형 실리콘기판(101)의 표면에 실리사이드층(110)과의 경계면이 형성되는 것으로 된다. 즉, 실리사이드 형성시에 장벽금속 확산층의 위에 미리 퇴적된 실리콘층으로부터 실리콘이 공급되기 때문에, p형 실리콘기판 이하에 실리사이드층이 형성되지 않게 된다.
마지막으로 도 2c에 나타낸 바와 같이, 예컨대 텅스텐(W)을 CVD법등에 의해전체에 400nm의 막두께로 퇴적시켜 콘택트구멍(7)을 매립하고, 더욱이 CMP법등을 이용해서 표면을 완전하게 평탄화하여 W플래그(111)를 형성한다.
이와 같이 하여 형성된 콘택트는 콘택트 저부에 형성되어 있는 실리사이드층의 최하부가 실리콘기판의 최상부 표면과 동일 면이든가, 또는 실리콘기판의 최상부 표면 보다도 높은 면에 있게 된다. 따라서, 확산층과 실리콘기판의 경계면과 실리사이드층과의 거리를 길게 확보하기 때문에, 실리사이드층의 막두께 오차나 스파이크로 불리우는 국소적으로 깊은 실리사이드층의 형성에 의한 확산층의 접합누설을 방지할 수 있게 된다.
또한, 본 제1실시형태에 있어서, 콘택트구멍의 저부에 형성되는 실리콘박막의 두께가 얇을 때에는 실리사이드 형성시의 실리콘 공급이 실리콘박막으로는 충분하지 않고 그 아래의 확산층으로부터도 공급되는 경우가 있다. 이 경우, 형성되는 실리사이드막의 저면이 앞의 실리콘기판의 표면 보다도 낮게 되는데, 실리콘기판의 표면으로부터 실리사이드막 저면까지의 거리가 실리사이드막의 막두께의 1/2 이하이면, 누설의 발생을 억제할 수 있기 때문에, 이와 같은 조건을 만족하도록 실리콘박막의 두께가 결정된다.
도 3 및 도 4는 본 발명에 따른 반도체장치의 제조방법을 DRAM셀에 적용한 제2실시형태를 나타낸 공정별 소자 단면도이다.
먼저 도 3a에 나타낸 바와 같이, p형 실리콘기판(201)에 소자분리영역(202)을 STI법등으로 형성하고, 전체에 게이트산화막(203)을 열산화법으로 형성하며, 그 위에 폴리실리콘을 CVD법에 의해 퇴적시키고, 포토리소그래피에 의한 패터닝에 의해 트랜지스터의 게이트전극(204)을 형성한 후, 인이나 비소등의 불순물의 이온주입등에 의해 n형 확산층(205)을 예컨대 100nm의 깊이로 게이트전극(204)에 대해 자기정합적으로 형성한다.
다음에 도 3b에 나타낸 바와 같이, 예컨대 700nm 정도의 BPSG로 이루어진 층간절연막(206)을 CVD법등을 이용해서 퇴적시킨다. 그 후, 포토리소그래피공정과 RIE법에 의해 층간절연막(206)을 확산층(205)이 노출될 때까지 에칭하여 확산층(205)으로의 콘택트구멍(207)을 개구한다.
다음에 도 3c에 나타낸 바와 같이, 예컨대 Ti와 같은 장벽금속을 스퍼터법등을 이용해서 퇴적시켜, 20nm 두께의 장벽금속막(208)을 형성한다.
이어서 도 4a에 나타낸 바와 같이, 예컨대 폴리실리콘 또는 아몰퍼스실리콘으로 이루어진 실리콘박막(209)을 22.5nm의 두께로 스퍼터법등을 이용하여 퇴적한다.
다음에, 예컨대 600℃의 온도로 열처리를 수행하면, 장벽금속막(208)과 이에 접하는 실리콘박막(209) 및 확산층(205) 중의 실리콘이 반응하여, TiSi로 이루어진 실리사이드층(210)이 형성된다(도 4b).
이 TiSi 생성시에는 Ti의 막두께와 Si의 막두께와의 비는 1:2.27의 비율로 소비되기 때문에, 장벽금속막(208)의 상부에서는 22.5nm의 실리콘박막(209)이 소비되고, 장벽금속막(208)의 하부에서는 22.5nm의 p형 실리콘기판(201)이 소비된다. 따라서, p형 실리콘기판(201) 표면으로부터 22.5nm의 깊이까지 실리사이드층(210)이 형성되는 것으로 된다. 즉, 실리사이드층을 형성하기 위한 실리콘이 확산층과실리콘박막의 양쪽으로부터 공급되기 때문에, 종래예와 비교하여 확산층측으로의 실리사이드의 형성량은 현저하게 적어지게 된다.
한편, 층간절연막(206)상에서는 장벽금속막(208)의 두께가 20nm에 대해 실리콘박막(209)은 22.5nm이고, 미반응의 장벽금속막(208)이 남는 것도 있지만, 후의 공정에서 제거되어 버리기 때문에 문제는 없다.
마지막으로 도 4c에 나타낸 바와 같이, 예컨대 텅스텐(W)을 CVD법등에 의해 전체에 400nm의 막두께로 퇴적시켜 콘택트구멍(7)을 매립하고, 더욱이 CMP법등을 이용해서 표면을 완전하게 평탄화하여 W플래그(211)를 형성한다.
이와 같이 하여 형성된 콘택트는 콘택트 저부에 형성되어 있는 실리사이드층의 최하부가 실리콘기판의 최상부 표면 보다도 낮은 면에 있으면서 실리콘기판의 최상부 표면으로부터 콘택트 저부에 형성되어 있는 실리사이드층의 최하부까지의 거리가 콘택트 저부에 형성되어 있는 실리사이드층의 막두께의 1/2 이하이다. 따라서, 확산층과 실리콘기판의 경계면과 실리사이드층과의 거리를 길게 확보하기 때문에, 실리사이드층의 막두께 오차나 스파이크로 불리우는 국소적으로 깊은 실리사이드층의 형성에 의한 확산층의 접합누설을 방지할 수 있게 된다.
이상의 각 실시형태에 있어서, 장벽금속의 형성 전후에 형성되는 실리콘박막에는 B, P, As, Sb, In 중 어느 하나의 원소를 포함시키는 것이 가능하다. 즉, n형 확산층에 대해 P, As, Sb, p형 확산층에 대해 B, In을 포함시키는 것에 의해 확산층과 동일 도전형의 실리콘박막으로 하는 것이 가능하여, 실리사이드층에 확산층의 불순물이 흡수되어 버리는 것을 효과적으로 방지할 수 있게 된다.
또한, 장벽금속 재료로서는 Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Fe, Co, Ni, Pd, Pt의 범위에서 선택할 수 있고, 이들을 이용한 경우에는 실리콘에 대해 안정적인 실리사이드층을 형성할 수 있게 된다.
이상 설명한 바와 같이 청구항 제1항에 따른 본 발명에 의하면, 콘택트 저부에 형성되어 있는 실리사이드층의 최하부가 실리콘기판의 표면과 동일 면이든가, 또는 실리콘기판의 표면 보다도 높은 위치에 있기 때문에, 확산층과 실리콘기판의 경계면과 실리사이드층과의 거리를 길게 확보할 수 있게 되어, 실리사이드층의 막두께 오차나 스파이크로 불리우는 국소적으로 깊은 실리사이드층의 형성에 의한 확산층의 접합누설을 효과적으로 방지할 수 있게 된다.
청구항 제2항에 따른 본 발명에 의하면, 콘택트 저부에 형성되어 있는 실리사이드층의 저부가 실리콘기판의 표면 보다도 낮은 위치에 있으면서 실리콘기판의 표면으로부터 콘택트 저부에 형성되어 있는 실리사이드층의 최하부까지의 거리가 콘택트 저부로서 형성되어 있는 실리사이드층의 막두께의 1/2 이하로 되어 있기 때문에, 마찬가지로 확산층과 실리콘기판의 경계면과 실리사이드층 저면까지의 거리를 길게 확보할 수 있게 되어, 실리사이드층의 막두께 오차나 스파이크로 불리우는 국소적으로 깊은 실리사이드층의 형성에 의한 확산층의 접합누설을 효과적으로 방지할 수 있게 된다.
청구항 제6항에 따른 본 발명에 의하면, 확산층으로의 콘택트구멍 형성 후에 노출된 확산층상에 실리콘박막과 장벽금속을 순차 퇴적시키고, 그 후에 열처리를수행하여 실리사이드층을 형성하도록 하고 있기 때문에, 실리사이드 형성에 필요한 실리콘의 공급이 실리콘박막으로부터 수행되어 실리사이드의 저면은 확산층과 실리콘기판의 경계면에 근접되지 않고, 충분히 긴 거리를 확보할 수 있기 때문에, 실리사이드층의 막두께 오차나 스파이크로 불리우는 국소적으로 깊은 실리사이드층의 형성에 의한 확산층의 접합누설을 효과적으로 방지할 수 있게 된다.
또한 청구항 제9항에 따른 본 발명에 의하면, 확산층으로의 콘택트구멍 형성 후에 노출된 확산층상에 장벽금속과 실리콘박막을 순차 퇴적시키고, 그 후에 열처리를 수행하여 실리사이드층을 형성하도록 하고 있기 때문에, 실리사이드 형성에 필요한 실리콘의 공급은 장벽금속상의 실리콘박막으로부터도 수행되는 것으로 되어 실리사이드의 저면은 확산층과 실리콘기판의 경계면에 근접하지 않고, 충분히 긴 거리를 확보하기 때문에, 실리사이드층의 막두께 오차나 스파이크로 불리우는 국소적으로 깊은 실리사이드층의 형성에 의한 확산층의 접합누설을 효과적으로 방지할 수 있게 된다.
Claims (13)
- 실리콘기판의 표면부에 형성된 확산층과;이 확산층상에 형성되고, 콘택트 형성장소에 콘택트구멍을 갖춘 절연막 및;상기 콘택트구멍내에 상기 확산층에 접하도록 콘택트 저부로서 형성된 실리사이드층으로, 그 저부가 상기 실리콘기판의 표면과 동일 면을 이루든가 또는 상기 실리콘기판의 표면 보다도 높은 위치에 있는 실리사이드층을 구비하여 구성된 것을 특징으로 하는 반도체장치.
- 실리콘기판의 표면부에 형성된 확산층과;이 확산층상에 형성되고, 콘택트 형성장소에 콘택트구멍을 갖춘 절연막 및;상기 콘택트구멍내에 상기 확산층에 접하도록 콘택트 저부로서 형성된 실리사이드층으로, 그 저부가 상기 실리콘기판의 표면 보다도 낮은 위치에 있으면서 실리콘기판의 표면으로부터 상기 실리사이드층 저부까지의 거리가 상기 콘택트 저부로서 형성된 실리사이드층의 막두께의 1/2 이하인 실리사이드층을 구비하여 구성된 것을 특징으로 하는 반도체장치.
- 제1항 또는 제2항에 있어서, 상기 실리콘박막이 다결정 실리콘 또는 비정질 실리콘중 어느 하나인 것을 특징으로 하는 반도체장치.
- 제1항 또는 제2항에 있어서, 상기 실리콘박막이 B, P, As, Sb, In 중 어느 하나의 원소를 포함하는 것을 특징으로 하는 반도체장치.
- 제1항 또는 제2항에 있어서, 상기 실리사이드층이 Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Fe, Co, Ni, Pd, Pt 중 어느 하나의 실리사이드층인 것을 특징으로 하는 반도체장치.
- 실리콘기판의 표면상에 얇은 산화막 및 게이트를 형성하는 공정과;상기 실리콘기판의 표면부에 소스ㆍ드레인으로 되는 확산층을 형성하는 공정;전체에 절연막을 퇴적시키고, 상기 확산층이 노출되도록 상기 절연막 및 상기 얇은 산화막에 콘택트구멍을 개구시키는 공정;전체에 실리콘박막을 퇴적시키는 공정;상기 실리콘박막상에 장벽금속을 퇴적시키는 공정 및;열처리를 수행해서 상기 장벽금속과 상기 실리콘박막을 반응시켜 실리사이드층을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 실리콘박막의 퇴적 두께가, 상기 콘택트 저부에 형성되는 실리사이드층의 저부가 상기 실리콘기판의 표면과 동일 면이나 또는 실리콘기판의 표면 보다도 높은 위치의 면으로 되는 것과 같은 두께인 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 실리콘박막의 퇴적 두께가, 상기 콘택트 저부에 형성되는 실리사이드층의 저부가 상기 실리콘기판의 표면 보다도 낮은 위치에 있으면서 실리콘기판의 표면으로부터 콘택트 저부에 형성되어 있는 실리사이드층의 저부까지의 거리가 콘택트 저부에 형성되는 실리사이드층의 막두께의 1/2 이하인 것을 특징으로 하는 반도체장치의 제조방법.
- 실리콘기판의 표면상에 얇은 산화막 및 게이트를 형성하는 공정과;상기 실리콘기판의 표면부에 소스ㆍ드레인으로 되는 확산층을 형성하는 공정;전체에 절연막을 퇴적시키고, 상기 확산층이 노출되도록 상기 절연막 및 상기 얇은 산화막에 콘택트구멍을 개구시키는 공정;전체에 장벽금속을 퇴적시키는 공정;상기 장벽금속상에 실리콘박막을 퇴적시키는 공정 및;열처리를 수행해서 상기 장벽금속과 상기 실리콘박막을 반응시켜 실리사이드층을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제9항에 있어서, 상기 실리콘박막의 퇴적 두께가, 상기 콘택트 저부에 형성되는 실리사이드층의 저부가 상기 실리콘기판의 표면 보다도 낮은 위치에 있으면서 실리콘기판의 표면으로부터 콘택트 저부에 형성되어 있는 실리사이드층의 저부까지의 거리가 콘택트 저부에 형성되는 실리사이드층의 막두께의 1/2 이하인 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항 내지 제10항중 어느 한 항에 있어서, 상기 실리콘박막이 다결정 실리콘 또는 비정질 실리콘인 것을 특징으로 하는 반도체장치.
- 제6항 내지 제10항중 어느 한항에 있어서, 상기 실리콘박막이 B, P, As, Sb, In 중 어느 하나의 원소를 포함하는 것을 특징으로 하는 반도체장치.
- 제6항 또는 제9항에 있어서, 장벽금속이 Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Fe, Co, Ni, Pd, Pt 중 어느 하나인 것을 특징으로 하는 반도체장치.
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| JP5529365B2 (ja) * | 2007-02-01 | 2014-06-25 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置及びその製造方法 |
| TWI409880B (zh) * | 2008-08-27 | 2013-09-21 | Macronix Int Co Ltd | 一種用來製造半導體裝置的方法 |
| KR20100090091A (ko) * | 2009-02-05 | 2010-08-13 | 삼성전자주식회사 | 금속-반도체 화합물 영역을 갖는 반도체소자의 제조방법 |
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940016881A (ko) * | 1992-12-30 | 1994-07-25 | 김주용 | 얕은 접합을 형성하는 반도체 제조 방법 |
| JPH08172125A (ja) * | 1991-06-28 | 1996-07-02 | Sony Corp | 半導体装置、及び接続構造形成方法 |
| JPH11233639A (ja) * | 1998-02-13 | 1999-08-27 | Sharp Corp | 半導体集積回路装置及びその製造方法 |
| KR20000044936A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 씨모스 트랜지스터의 제조 방법 |
| JP2000223568A (ja) * | 1999-02-02 | 2000-08-11 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08172125A (ja) * | 1991-06-28 | 1996-07-02 | Sony Corp | 半導体装置、及び接続構造形成方法 |
| KR940016881A (ko) * | 1992-12-30 | 1994-07-25 | 김주용 | 얕은 접합을 형성하는 반도체 제조 방법 |
| JPH11233639A (ja) * | 1998-02-13 | 1999-08-27 | Sharp Corp | 半導体集積回路装置及びその製造方法 |
| KR20000044936A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 씨모스 트랜지스터의 제조 방법 |
| JP2000223568A (ja) * | 1999-02-02 | 2000-08-11 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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