KR20000044936A - 씨모스 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 CMOS 트랜지스터의 제조 방법에 관한 것이다.
본 발명에서는 반도체 기판의 PMOS 및 NMOS 트랜지스터 영역 각각에 형성된 제 1 및 제 2 접합부를 각각 노출시키는 제 1 및 제 2 콘택 홀을 형성한 후 상기 제 1 및 제 2 콘택 홀에 의해 노출된 상기 제 1 및 제 2 접합부상에 에피택셜층을 형성하여 이후 티타늄막 및 티타늄 나이트라이드막을 형성하고 열처리 공정을 실시할 때 상기 에피택셜층과 상기 티타늄막이 반응하여 티타늄 실리사이드막이 형성되어 상기 제 1 및 제 2 접합부가 손상되지 않도록 한다.
본 발명에 의하면 접합부의 손실을 줄일 수 있으며, 콘택 저항의 손실없이 용이하게 메탈 콘택을 형성할 수 있다.
Description
본 발명은 CMOS 트랜지스터의 제조 방법에 관한 것으로, 특히 배리어 금속층이 형성되는 접합부에 선택적 에피택셜 성장법(selective epitaxial groth)을 이용하여 에피택셜층을 형성하므로써 접합 누설 전류 및 오오믹 콘택의 형성을 용이해게 할 수 있는 CMOS 트랜지스터의 제조 방법에 관한 것이다.
도 1(a) 내지 도 1(c)는 종래의 CMOS 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(101)의 선택된 영역을 식각하여 트렌치를 형성하고, 트렌치에 절연막을 매립하여 소자 분리막(102)을 형성한다. 소자 분리막(102)에 의해 PMOS 트랜지스터 영역(A)과 NMOS 트랜지스터 영역(B)이 확정된다. PMOS 및 NMOS 트랜지스터 영역(A 및 B) 각각의 선택된 영역에 게이트 산화막(103), 폴리실리콘막(104) 및 텅스텐 실리사이드막(105)을 순차적으로 형성하여 게이트 전극을 형성한다. 각각의 게이트 전극을 마스크로 반도체 기판(101)상에 저농도 불순물을 주입한다. 각각의 게이트 전극 측벽에 스페이서(106)를 형성한 후 고농도 불순물을 주입하여 제 1 및 제 2 접합부(107A 및 107B)를 형성한다. 이때, PMOS 트랜지스터 영역(A)에 주입되는 불순물은 P형 불순물이고, NMOS 트랜지스터 영역(B)에 주입되는 불순물은 N형 불순물이다. 전체 구조 상부에 층간 절연막(108)을 형성한 후 감광막(109)를 형성한다. 감광막(109)을 패터닝한 후 이를 마스크로 층간 절연막(108)을 식각하여 제 1 및 제 2 접합부(107A 및 107B)를 노출시키는 제 1 콘택 홀(110A) 및 제 2 콘택 홀(110B)을 형성한다.
도 1(b)를 참조하면, 감광막(109)을 제거하고, 제 1 및 제 2 콘택 홀(110A 및 110B)를 포함한 전체 구조 상부에 배리어 금속층으로 티타늄막(111) 및 티타늄나이트라이드막(112)을 형성한 후 열처리 공정을 실시한다. 이때, 열처리 공정에 의해 티타늄막(111)과 제 1 및 제 2 접합부(107A 및 107B)의 실리콘이 반응하여 티타늄 실리사이드막(113)이 형성된다. 배리어 금속층이 형성된 제 1 및 제 2 콘택 홀(110A 및 110B)을 포함한 전체 구조 상부에 제 1 금속층(114)을 형성한다. 제 1 금속층(114)으로는 텅스텐이 사용된다.
도 1(c)는 제 1 금속층(114), 배리어 금속층을 패터닝하여 층간 절연막(108)을 노출시킨 상태의 단면도이다.
여기서, 고집적 반도체 소자의 얕은 접합 구조에서 하부 반도체 기판이 노출되도록 건식식각 공정으로 콘택 홀을 형성할 때 하부 반도체 기판이 과다 식각되면 접합 누설 전류가 증가하므로 그 양을 최소화해야 한다. 또한 티타늄 및 티타늄 나이트라이드막을 형성한 후 실시하는 열처리 공정에서 티타늄 실리사이데이션에 의해 반응되는 하부 실리콘의 양이 얕은 접합의 경우 상대적으로 많은 부분을 차지하게 된다. 이때, 증착된 티타늄막 두께의 2배 정도의 하부 실리콘이 상부 티타늄막과 반응하여 티타늄실리사이드막으로 된다. 이 때문에 접합 누설 전류의 증가 및 오오믹 콘택의 형성에 문제점이 발생될 수 있다. 한편, 액티브 영역상에 연결되는 메탈 콘택을 형성할 때 후속 공정에서 증착되는 제 2 층간 절연막에 의해 고단차 건식 콘택 식각을 실시하여야 하는 문제점이 발생한다.
따라서, 본 발명은 배리어 금속층을 형성한 후 실시하는 열처리 공정에서 생성되는 티타늄 실리사이드막에 의해 접합부가 과도하게 실리사이데이션되는 것을 방지하여 접합부의 신뢰성을 향상시킬 수 있는 CMOS 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판의 선택된 영역을 식각하여 트렌치를 형성하고, 상기 트렌치에 절연막을 매립하여 소자 분리막을 형성하므로써 PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역을 확정하는 단계와, 상기 PMOS 및 NMOS 트랜지스터 영역의 반도체 기판 상부의 각각의 선택된 영역에 게이트 전극을 형성하는 단계와, 상기 각각의 게이트 전극을 마스크로 상기 PMOS 트랜지스어 영역의 반도체 기판에 P형 불순물을, 상기 NMOS 트랜지스터 영역에 N형 불순물을 이온 주입하여 제 1 및 제 2 접합부를 각각 형성하는 단계와, 전체 구조 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 선택된 영역을 식각하여 상기 제 1 및 제 2 접합부를 노출시키는 제 1 및 제 2 콘택 홀을 형성하는 단계와, 상기 제 1 및 제 2 콘택 홀에 의해 노출된 상기 제 1 및 제 2 접합부 상부에 에피택셜층을 성장시키는 단계와, 전체 구조 상부에 티타늄막 및 티타늄나이트라이드막을 형성한 후 열처리 공정을 실시하여 상기 에피택셜층과 상기 티타늄막을 반응시켜 티타늄 실리사이드막을 형성하는 단계와, 상기 제 1 및 제 2 콘택 홀이 매립되도록 전체 구조 상부에 금속층을 형성한 후 패터닝하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(c)는 종래의 CMOS 트랜지스터의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(c)는 본 발명에 따른 CMOS 트랜지스터의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
A : PMOS 트랜지스터 영역 B : NMOS 트랜지스터 영역
101 및 201 : 반도체 기판 102 및 202 : 소자 분리막
103 및 203 : 게이트 산화막 104 및 204 : 폴리실리콘막
105 및 205 : 텅스텐 실라사이드막 106 및 206 : 스페이서
107A 및 107B, 207A 및 207B : 제 1 및 제 2 접합부
108 및 208 : 층간 절연막 109 및 209 : 감광막
110A 및 110B, 210A 및 210B : 제 1 및 제 2 콘택 홀
111 및 212 : 티타늄막 112 및 213 : 티타늄 나이트라이드막
113 및 214 : 티타늄 실리사이드막 114 및 215 : 제 1 금속층
211 : 에피택셜층
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 및 도 2(c)는 본 발명에 따른 CMOS 트랜지스터의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(201)의 선택된 영역을 식각하여 트렌치를 형성하고, 트렌치에 절연막을 매립하여 소자 분리막(202)을 형성한다. 소자 분리막(202)에 의해 PMOS 트랜지스터 영역(A)과 NMOS 트랜지스터 영역(B)이 확정된다. PMOS 및 NMOS 트랜지스터 영역(A 및 B) 각각의 선택된 영역에 게이트 산화막(203), 폴리실리콘막(204) 및 텅스텐 실리사이드막(205)을 순차적으로 형성하여 게이트 전극을 형성한다. 각각의 게이트 전극을 마스크로 반도체 기판(201)상에 저농도 불순물을 주입한다. 각각의 게이트 전극 측벽에 스페이서(206)를 형성한 후 고농도 불순물을 주입하여 제 1 및 제 2 접합부(207A 및 207B)를 형성한다. 이때, PMOS 트랜지스터 영역(A)에 주입되는 불순물은 P형 불순물이고, NMOS 트랜지스터 영역(B)에 주입되는 불순물은 N형 불순물이다. 전체 구조 상부에 층간 절연막(208)을 형성한 후 감광막(209)를 형성한다. 감광막(209)을 패터닝한 후 이를 마스크로 층간 절연막(208)을 식각하여 제 1 및 제 2 접합부(207A 및 207B)를 노출시키는 제 1 콘택 홀(210A) 및 제 2 콘택 홀(210B)을 형성한다.
도 2(b)를 참조하면, 감광막(209)을 제거하고, 제 1 및 제 2 콘택 홀(210A 및 210B)에 의해 노출된 제 1 및 제 2 접합부(207A 및 207B)에 인스트린식 에피택셜층(211)을 성장시킨다. 이때, 성장되는 에피택셜층(211)의 두께는 후속 티타늄막의 두께와 연관이 되는데, 이는 하부 에피택셜층으로 티타늄 실리사이데이션되는 두께가 티타늄막의 두께에 따라서 변하기 때문이다. 따라서, 에피택셜층(211)이 모두 티타늄 실리사이드로 되도록 에피택셜층(211)과 티타늄막의 두께를 적당한 비율로 조절하여 형성한다.
도 2(c)를 참조하면, 제 1 및 제 2 접합부(207A 및 207B)에 에피택셜층(211)이 성장된 제 1 및 제 2 콘택 홀(210A 및 210B)를 포함한 전체 구조 상부에 배리어 금속층으로 티타늄막(212) 및 티타늄나이트라이드막(213)을 형성한 후 열처리 공정을 실시한다. 이때, 열처리 공정에 의해 에피택셜층(211)과 티타늄막(212)이 반응하여 티타늄 실리사이드막(214)이 형성된다. 배리어 금속층이 형성된 제 1 및 제 2 콘택 홀(210A 및 210B)을 포함한 전체 구조 상부에 제 1 금속층(215)을 형성한다. 제 1 금속층(215)으로는 텅스텐이 사용된다. 제 1 금속층(215), 배리어 금속층을 패터닝하여 층간 절연막(208)을 노출시킨다.
상기와 같이 콘택 홀을 형성한 후 노출되는 접합부상에만 선택적으로 에피택셜층을 성장시켜 후속 티타늄/티타늄 나이트라이드막을 증착한 후 열처리 공정에서 에피택셜층 부분만 티타늄 실리사이데이션되게 하므로써 접합부로 실리사이데이션되는 것을 방지함과 동시에 접합부의 신뢰성을 보장하게 된다.
본 발명의 다른 실시 예로서, 에피택셜층의 상부 일부분만 티타늄 실리사이데이션되도록 에피택셜층과 티타늄막을 적당한 비율로 증착한다. 후속 공정으로 티타늄막/티타늄 나이트라이드막을 증착함 후 열처리 공정을 실시하여 티타늄막과 에피택셜층 사이에 티타늄 실리사이드막을 형성한다. 이때, 실리사이데이션이 되지 않은 에피택셜층 하부 지역은 고농도로 도핑된 접합부에서 상부의 에피택셜층으로 각 도펀트들이 외부 확산되므로써 도프트 에피택셜층으로 바뀌게 된다. 즉, 에피택셜층 하부가 모두 티타늄 실리사이데이션되지 않더라고 메탈 콘택 형성에 문제가 발생하지 않으므로써 공정상의 마진을 확보할 수 있다.
상술한 바와 같이 본 발명에 의하면 고집적 반도체 메모리 소자의 필수 조건인 얕은 접합상의 메탈 콘택 형성시 발생하는 과다 콘택 식각에 의핸 접합 누설 전류의 증가 및 배리어 금속층인 티타늄막과 접합부의 실리콘 사이에 발생하는 티타늄 실리사이드막에 의한 접합 손실의 문제점을 해결할 수 있다. 또한, 메탈 콘택이 형성되는 접합부 상부에 인스트린식 에피택셜층을 성장시키고 후속 열처리 공정에서 각 접합부에 의한 외부 확산에 의해 각 인스트린식 에피택셜층이 도핑되므로써 콘택 저항의 손실없이 용이하게 메탈 콘택을 형성할 수 있다.
Claims (4)
- CMOS 트랜지스터의 제조 방법에 있어서,반도체 기판의 PMOS 및 NMOS 트랜지스터 영역 각각에 형성된 제 1 및 제 2 접합부를 각각 노출시키는 제 1 및 제 2 콘택 홀을 형성한 후 상기 제 1 및 제 2 콘택 홀에 의해 노출된 상기 제 1 및 제 2 접합부상에 에피택셜층을 형성하여 이후 티타늄막 및 티타늄 나이트라이드막을 형성하고 열처리 공정을 실시할 때 상기 에피택셜층과 상기 티타늄막이 반응하여 티타늄 실리사이드막이 형성되어 상기 제 1 및 제 2 접합부가 손상되지 않도록 하는 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
- 반도체 기판의 선택된 영역을 식각하여 트렌치를 형성하고, 상기 트렌치에 절연막을 매립하여 소자 분리막을 형성하므로써 PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역을 확정하는 단계와,상기 PMOS 및 NMOS 트랜지스터 영역의 반도체 기판 상부의 각각의 선택된 영역에 게이트 전극을 형성하는 단계와,상기 각각의 게이트 전극을 마스크로 상기 PMOS 트랜지스어 영역의 반도체 기판에 P형 불순물을, 상기 NMOS 트랜지스터 영역에 N형 불순물을 이온 주입하여 제 1 및 제 2 접합부를 각각 형성하는 단계와,전체 구조 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 선택된 영역을 식각하여 상기 제 1 및 제 2 접합부를 노출시키는 제 1 및 제 2 콘택 홀을 형성하는 단계와,상기 제 1 및 제 2 콘택 홀에 의해 노출된 상기 제 1 및 제 2 접합부 상부에 에피택셜층을 성장시키는 단계와,전체 구조 상부에 티타늄막 및 티타늄나이트라이드막을 형성한 후 열처리 공정을 실시하여 상기 에피택셜층과 상기 티타늄막을 반응시켜 티타늄 실리사이드막을 형성하는 단계와,상기 제 1 및 제 2 콘택 홀이 매립되도록 전체 구조 상부에 금속층을 형성한 후 패터닝하는 단계를 포함하여 이루어진 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
- 제 2 항에 있어서, 상기 에피택셜층 및 상기 티타늄막의 두께는 열처리 공정시 상기 에피택셜층이 모두 티타늄 실리사이드막이 될 수 있는 두께를 가지도록 조절하는 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
- 제 2 항에 있어서, 상기 에피택셜층은 상부 일부분만 티타늄 실리사이드막이 되도록 하고, 티타늄 실리사이드막이 되지 않은 에피택셜층은 상기 접합부의 고농도 도펀트가 외부 확산되어 도프트 에피택셜층으로 되는 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |