KR100475084B1 - Ｄｒａｍ 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

DRAM 반도체 소자 및 그 제조방법을 제공한다. 본 발명이 DRAM 반도체 소자는 셀 영역 및 주변회로 영역의 소오스/드레인 영역 상에 선택적 에피택셜 성장법(selective epitaxial growth: SEG)을 이용하여 실리콘 에피층을 형성하여 확장 액티브 영역(raised active region)을 형성한다. 더하여, 본 발명의 DRAM 반도체 소자는 셀 영역의 소오스/드레인 영역 상의 실리콘 에피층 상에 셀프얼라인 실리사이드공정에 의해 금속 실리사이드층을 형성하고, 셀프 얼라인 콘택공정에 의해 금속 패드를 형성한다. 이에 따라, 본 발명의 DRAM 소자는 얕은 접합 영역으로 소오스/드레인 영역을 형성할 수 있고 누설 전류의 발생을 억제할 수 있을 뿐만 아니라 소오스/드레인 영역과의 콘택 저항을 낮출 수 있다.

Description

ＤＲＡＭ 반도체 소자 및 그 제조방법{DRAM semiconductor device and fabrication method thereof}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 DRAM 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, DRAM 반도체 소자가 고집적화에 따라 안정적인 트랜지스터 특성 확보를 위해서 얕은 접합 영역(shallow junction region)으로 소오스/드레인 영역을 형성하는 것이 유리하다. 또한 트랜지스터의 고속동작을 위해 소오스/드레인 영역에 낮은 저항을 갖는 콘택을 형성하는 것이 필수적으로 요구되고 있다.
여기서, 얕은 접합 영역의 소오스/드레인 영역 및 낮은 저항을 갖는 콘택을 구비하는 DRAM 반도체 소자를 제조하는 종래의 방법을 설명한다.
도 1 내지 도 3은 종래 기술에 의한 DRAM 반도체 소자의 제조방법을 설명하기 위하여 도시한 도면들이다. 구체적으로, 도 1 내지 도 3은 DRAM 반도체 소자의 셀 영역을 도시한 도면들이다.
도 1을 참조하면, 트랜치 분리 영역(Trench Isolation Region, TIR) 및 액티브 영역(Active Region, AR)이 한정되어 있는 반도체 기판(10) 상에 게이트 스택 패턴(18)을 형성한다. 상기 반도체 기판(10)은 실리콘 기판을 이용한다. 상기 게이트 스택 패턴은 게이트 절연막(미도시), 폴리실리콘막(12)과 금속 실리사이드(14)로 구성된 게이트 전극 및 캡핑막(16)이 순차적으로 적층되어 구성된다. 상기 게이트 스택 패턴(18)은 워드라인 역할을 수행한다.
다음에, 상기 게이트 스택 패턴(18)에 얼라인되도록 상기 반도체 기판(10)의 활성 영역(AR)에 n- 소오스/드레인 영역(20)을 형성한다. 상기 n- 소오스/드레인 영역(20)은 상기 반도체 기판(10)이 p형 실리콘 기판일 경우 n형 불순물, 예컨대 인(P)이나 비소(As)를 이용하여 주입깊이는 얕고 불순물 농도는 작게 이온주입하여 얕은 접합 영역으로 형성한다.
다음에, 상기 게이트 스택 패턴(18)의 양측벽에 게이트 스페이서(22)를 형성한다. 계속하여, 상기 게이트 스택 패턴(18) 및 게이트 스페이서(22)가 형성된 반도체 기판(10) 상에 상기 게이트 스택 패턴을 절연하도록 층간 절연막(24)을 형성한다.
도 2를 참조하면, 상기 층간 절연막(24)을 사진식각공정을 이용하여 패터닝한다. 이에 따라, 상기 n- 소오스/드레인 영역(20)을 노출하는 콘택홀(26)을 갖는 층간 절연막 패턴(24a)을 형성한다.
도 3을 참조하면, 상기 콘택홀(26)의 내벽에 Ti/TiN막으로 이루어진 형성된 배리어막(28)을 형성한다. 이어서, 상기 배리어막 상에 텅스텐막으로 이루어진 패드(30a, 30b, 30c)를 형성한다. 상기 패드(30a)는 후속공정에서 스토리지 전극과 연결되며, 패드(30b)는 후속공정에서 비트 라인과 연결된다. 이후에 비트 라인 형성 공정 및 커패시터 형성 공정 등의 통상의 공정을 통하여 DRAM 반도체 소자가 완성된다.
상술한 바와 같은 종래의 DRAM 반도체 소자의 제조 방법에 있어서, 상기 배리어막 형성 공정 후의 열처리 공정에서 상기 배리어막을 구성하는 Ti막이 n- 소오스/드레인 영역과 반응하여 티타늄 실리사이드막이 형성된다. 상기 티티늄 실리사이드막은 n- 소오스/드레인 영역쪽으로 침투하게 되어 n- 소오스/드레인 영역이 얕은 접합 영역이 되지 못할 뿐만 아니라 DRAM 반도체 소자의 구동시 누설 전류(leakage current)를 증가시키는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 얕은 접합 영역의 소오스/드레인 영역을 구비함과 아울러 상기 소오스/드레인 영역에 낮은 콘택 저항을 갖는 DRAM 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 DRAM 반도체 소자를 적합하게 제조하는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 의한 DRAM 반도체 소자는 반도체 기판의 셀 영역 및 주변회로 영역 상에 게이트 절연막, 게이트 전극 및 캡핑막이 적층되어 형성된 게이트 스택 패턴과, 상기 셀 영역의 상기 게이트 스택 패턴의 양측벽에 얼라인되어 상기 반도체 기판에 형성된 n- 소오스/드레인 영역과, 상기 주변회로 영역의 상기 게이트 스택 패턴의 양측벽에 얼라인되어 상기 반도체 기판에 형성된 n+ 및 p+ 소오스/드레인 영역과, 상기 셀 영역 및 주변 회로 영역의 게이트 스택 패턴의 양측벽에 형성된 게이트 스페이서를 포함한다. 더하여, 본 발명에 의한 DRAM 반도체 소자는 상기 게이트 스페이서 양측 하부의 n-, n+ 및 p+ 소오스/드레인 영역 상에 형성된 실리콘 에피층과, 상기 셀 영역 및 주변회로 영역의 실리콘 에피층 상에 셀프얼라인 실리사이드(self-aligned silicide) 공정에 의해 형성된 금속 실리사이드층과, 상기 셀 영역의 금속 실리사이드층 상에 셀프얼라인 콘택(self-aligned contact) 공정에 의해 형성된 금속 패드와, 상기 주변 회로 영역의 금속 실리사이드층 상에 형성된 금속 플러그를 포함하여 이루어진다.
삭제
상기 금속 패드의 높이는 상기 게이트 스택 패턴의 높이와 동일하게 또는 약간 높게 구성하는 것이 바람직하다. 상기 금속 실리사이드층은 코발트 실리사이드층, 티타늄 실리사이드층 또는 니켈 실리사이드층으로 구성할 수 있다. 상기 금속 패드 및 금속 플러그는 텅스텐막으로 구성하여 상기 셀 영역 및 주변회로 영역의 배선층을 금속층으로 구성할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 DRAM 반도체 소자의 제조방법은 반도체 기판의 셀 영역 및 주변회로 영역 상에 게이트 절연막, 게이트 전극 및 캡핑막이 적층된 게이트 스택 패턴을 형성한다. 상기 셀 영역의 상기 게이트 스택 패턴의 양측벽에 얼라인되도록 상기 셀 영역의 반도체 기판에는 n- 소오스/드레인 영역을 형성하고, 상기 주변 회로 영역의 반도체 기판에는 n+ 및 p+ 소오스/드레인 영역을 형성한다.상기 셀 영역 및 주변 회로 영역의 게이트 스택 패턴의 양측벽에 게이트 스페이서를 형성한 후 상기 게이트 스페이서 양측 하부의 n-, n+ 및 p+ 소오스/드레인 영역 상에 실리콘 에피층을 형성한다. 상기 셀 영역 및 주변회로 영역의 실리콘 에피층 상에 셀프얼라인 실리사이드(self-aligned silicide) 공정에 의해 금속 실리사이드층을 형성한다. 상기 셀 영역의 금속 실리사이드층 상에 셀프얼라인 콘택(self-aligned contact) 공정에 의해 금속 패드를 형성하고 상기 주변 회로 영역의 금속 실리사이드층 상에 금속 플러그를 형성한다.
삭제
상기 금속 패드의 높이는 상기 게이트 스택 패턴의 높이와 동일하게 또는 약간 높게 형성하는 것이 바람직하다. 상기 금속 실리사이드층은 코발트 실리사이드층, 티타늄 실리사이드층 또는 니켈 실리사이드층으로 형성할 수 있다. 상기 금속 패드 및 금속 플러그는 텅스텐막으로 형성하여 상기 셀 영역 및 주변회로 영역의 배선층을 금속층으로 형성하는 것이 바람직하다. 상기 소오스/드레인 영역은 n- 소오스/드레인 영역으로 형성할 수 있다. 상기 실리콘 에피층은 선택적 에피택셜 성장법을 이용하여 형성할 수 있다.
이상과 같은 본 발명의 DRAM 반도체 소자는 셀 영역 및 주변회로 영역의 소오스/드레인 영역 상에 확장 액티브 영역(raised active region)을 형성하여 얕은 접합 영역의 소오스/드레인 영역 및 누설 전류의 발생을 억제할 수 있다.
더하여, 발명의 DRAM 반도체 소자는 셀 영역 및 주변회로 영역의 소오스/드레인 영역 상의 실리콘 에피층 상에 금속 실리사이드층 및 금속 패드가 형성되어 콘택 저항을 낮출 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
먼저, 도 4f 및 도 5f를 이용하여 본 발명에 따른 DRAM 반도체 소자의 구조를 설명한다.
도 4f 및 도 5f는 각각 본 발명에 따른 DRAM 반도체 소자의 셀 영역 및 주변회로 영역의 단면도이다.
구체적으로, 도 4f에 도시한 DRAM 반도체 소자의 셀 영역은 n-MOS 트랜지스터가 형성되는 영역이다. 도 5f에 도시한 DRAM 반도체 소자의 주변회로 영역에는 상기 셀 영역을 제외한 모든 영역으로 n-MOS 트랜지스터 및 p-MOS 트랜지스터가 형성되는 영역이다. 도 5f와 다르게 필요에 따라서는 DRAM 반도체 소자의 주변회로 영역에는 n-MOS 트랜지스터 또는 p-MOS 트랜지스터중 어느 하나만 형성될 수 도 있다.
보다 상세하게, 본 발명에 따른 DRAM 반도체 소자는 액티브 영역(AR)과 그 외에 트랜치 분리 영역(TIR)으로 구분된 반도체 기판(100)을 포함한다. 상기 반도체 기판(100)은 P형 실리콘 기판으로 구성된다. 그리고, 상기 트랜치 분리 영역(TIR)은 반도체 기판(100)을 식각하여 마련된 트랜치와 이에 매립된 산화막으로 구성된다.
상기 액티브 영역(AR) 및 트랜치 분리 영역(TIR)을 갖는 반도체 기판(100) 상에는 게이트 스택 패턴(108)이 형성되어 있다. 상기 게이트 스택 패턴(108)은 게이트 절연막(미도시), 게이트 전극(102 및 104) 및 캡핑막(106)으로 구성된다. 상기 게이트 절연막은 산화막으로 구성되며, 상기 게이트 전극(102 및 104)은 폴리실리콘막(102)과 텅스텐 실리사이드(104)로 구성되며, 상기 캡핑막(106)은 질화막으로 형성된다.
도 4f에 도시한 셀 영역의 반도체 기판(100)의 활성 영역(AR)에는 상기 게이트 스택 패턴(108)에 얼라인되게 n-소오스/드레인 영역(110)이 형성되어 있다. 상기 셀 영역의 n-소오스/드레인 영역(110)은 얕은 접합 영역으로 구성한다. 도 5f에 도시한 주변회로 영역의 반도체 기판(100)의 활성 영역(AR)에는 상기 게이트 스택 패턴(108)에 얼라인되게 n+ 소오스/드레인 영역(112) 및 p+ 소오스/드레인 영역(114)이 형성되어 있다.
상기 셀 영역 및 주변회로 영역의 게이트 스택 패턴(108)의 양측벽에는 게이트 스페이서(116)가 형성되어 있다. 상기 게이트 스페이서(116)는 질화막으로 구성한다. 상기 셀 영역 및 주변회로 영역의 게이트 스페이서(116) 양측의 n- 소오스/드레인 영역(110), n+ 소오스/드레인 영역(112) 및 p+ 소오스/드레인 영역(114) 상에는 선택적으로 실리콘 에피층(118)이 형성되어 확장 액티브 영역(raised active region)을 구성한다.
상기 셀 영역의 실리콘 에피층(118)은 후속의 열처리 공정에서 n- 소오스/드레인 영역(110)이 손상되지 않게 하여 얕은 접합의 형성을 가능하게 하고 누설 전류의 발생을 억제하는 역할을 한다. 상기 셀 영역 및 주변회로 영역의 실리콘 에피층(118)은 후속의 열처리공정에서 n- 소오스/드레인 영역(110), n+ 소오스/드레인 영역(112) 및 p+ 소오스/드레인 영역(114)으로 금속 실리사이드층이 침투하는 것을 방지하여 누설 전류의 발생을 억제하는 역할을 한다.
상기 셀 영역 및 주변회로 영역의 실리콘 에피층(118) 상에는 금속 실리사이드층(120)이 형성되어 있다. 상기 금속 실리사이드층(120)은 코발트 실리사이드층, 티타늄 실리사이드층 또는 니켈 실리사이드층으로 구성한다. 상기 금속 실리사이드층(120)은 후속공정에서 비트 라인, 커패시터의 스토리지 전극 및 배선층이 n- 소오스/드레인 영역(110), n+ 소오스/드레인 영역(112) 및 p+ 소오스/드레인 영역(114)과 연결될 때 콘택 저항을 낮추는 역할을 한다.
상기 셀 영역 및 주변회로 영역의 금속 실리사이드층(120) 상에는 Ti/TiN막으로 배리어막(124, 130)이 형성되어 있다. 상기 셀 영역의 배리어막(124) 상에는 금속 패드(126a, 126b)가 형성되어 있고, 상기 주변회로 영역의 배리어막(130) 상에는 금속 플러그(132)가 형성되어 있다. 상기 금속 패드(126a)는 커패시터의 스토리지 전극(미도시)과 연결되며, 상기 금속 패드(126b)는 비트라인(미도시)과 연결된다. 상기 금속 패드(126a, 126b) 및 금속 플러그(132)의 높이는 상기 게이트 스택 패턴(108)의 높이와 동일하게 또는 약간 높게 구성한다. 상기 금속 패드(126a, 126b) 및 금속 플러그(132)는 텅스텐막으로 구성한다. 상기 금속 패드(126a, 126b) 및 금속 플러그(132)는 후속공정에서 비트 라인, 커패시터의 스토리지 전극 및 배선층이 n- 소오스/드레인 영역(110), n+ 소오스/드레인 영역(112) 및 p+ 소오스/드레인 영역(114)과 연결될 때 콘택 저항을 낮추는 역할을 한다. 도 4f 및 도 5f에서 참조번호 128 및 128a는 층간 절연막을 나타낸다.
이하에서는, 본 발명에 따른 DRAM 반도체 소자의 제조 방법을 설명한다.
도 4a 내지 도 4f 및 도 5a 내지 도 5f는 본 발명에 따른 DRAM 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다. 도 4a 내지 도 4f는 본 발명에 따라 셀 영역의 DRAM 반도체 소자의의 제조 방법을 도시한 것이고, 도 5a 내지 도 5f는 본 발명에 따라 주변회로 영역의 DRAM 반도체 소자의의 제조 방법을 도시한 것이다.
도 4a 및 도 5a를 참조하면, 액티브 영역(AR) 및 트랜치 분리 영역(TIR)을 갖는 반도체 기판(100) 상에 게이트 스택 패턴(108)을 형성한다. 상기 반도체 기판(100)은 실리콘 기판을 이용한다. 상기 게이트 스택 패턴(108)은 게이트 절연막(미도시), 게이트 전극(102 및 104) 및 캡핑막(106)으로 구성된다. 상기 게이트 절연막은 산화막으로 형성되며, 상기 게이트 전극(102 및 104)은 폴리실리콘막(102)과 텅스텐 실리사이드(104)로 형성되며, 상기 캡핑막(106)은 질화막으로 형성된다.
다음에, 도 4a에 도시한 셀 영역의 반도체 기판(100)의 활성 영역(AR)에는 상기 게이트 스택 패턴(108)에 얼라인되게 n- 소오스/드레인 영역(110)을 형성한다. 상기 n- 소오스/드레인 영역(110)은 상기 반도체 기판(100)이 p형 실리콘 기판일 경우 n형 불순물, 예컨대 인(P)이나 비소(As)를 이용하여 주입 깊이는 얕고 불순물 농도는 작게 이온주입하여 얕은 접합 영역으로 형성한다. 상기 n- 소오스/드레인 영역(110)의 불순물 농도는 1E18/cm3 ∼ 1E20/cm3으로 조절한다.
다음에, 도 5a에 도시한 상기 주변회로 영역의 반도체 기판(100)의 활성 영역(AR)에는 상기 게이트 스택 패턴(108)에 얼라인되게 n+ 소오스/드레인 영역(112) 및 p+ 소오스/드레인 영역(114)을 형성한다. 상기 n+ 소오스/드레인 영역(112)은 상기 반도체 기판(100)이 p형 실리콘 기판일 경우 n형 불순물, 예컨대 인이나 비소를 이용하여 형성한다. 상기 n+ 소오스/드레인 영역(112)의 불순물 농도는 1E20/cm3 ∼ 1E22/cm3으로 조절한다. 상기 p+ 소오스/드레인 영역(114)은 상기 반도체 기판(100)이 p형 실리콘 기판일 경우 p형 불순물, 예컨대 보론을 이용하여 형성한다. 상기 p+ 소오스/드레인 영역(114의 불순물 농도는 1E20/cm3 ∼ 1E22/m3으로 조절한다.
다음에, 상기 셀 영역 및 주변회로 영역의 게이트 스택 패턴(108)의 양측벽에 게이트 스페이서(116)를 형성한다. 상기 게이트 스페이서(116)는 게이트 스택 패턴(108)이 형성된 반도체 기판(100)의 전면에 질화막을 형성한 후 이방성식각하여 형성한다.
도 4b 및 도 5b를 참조하면, 상기 셀 영역 및 주변회로 영역의 n- 소오스/드레인 영역(110), n+ 소오스/드레인 영역(112) 및 p+ 소오스/드레인 영역(114) 상에 선택적 에피택셜 성장법(selective epitaxial growth: SEG)을 이용하여 선택적으로 실리콘 에피층(118)을 형성하여 확장 액티브 영역(raised active region)을 형성한다. 상기 셀 영역의 실리콘 에피층(118)은 후속의 열처리 공정에서 n- 소오스/드레인 영역(110)이 손상되지 않게 하여 얕은 접합의 형성을 가능하게 하고 누설 전류의 발생을 억제하는 역할을 한다. 상기 셀 영역 및 주변회로 영역의 실리콘 에피층(118)은 후속의 열처리공정에서 n- 소오스/드레인 영역(110), n+ 소오스/드레인 영역(112) 및 p+ 소오스/드레인 영역(114)으로 금속 실리사이드층이 침투하는 것을 방지하여 누설 전류의 발생을 억제할 수 있다.
도 4c 및 도 5c를 참조하면, 상기 셀 영역 및 주변회로 영역의 실리콘 에피층(118) 상에 금속 실리사이드층(120)을 형성한다. 상기 금속 실리사이드층(120)은 코발트 실리사이드층, 티타늄 실리사이드층 또는 니켈 실리사이드층으로 형성한다. 상기 금속 실리사이드층(120)은 후속공정에서 비트 라인이나 커패시터의 스토리지 전극이 n- 소오스/드레인 영역(110), n+ 소오스/드레인 영역(112) 및 p+ 소오스/드레인 영역(114)과 연결될 때 콘택 저항을 낮추는 역할을 한다.
상기 금속 실리사이드층(120)은 셀프얼라인실리사이드(self-aligned silicide)공정을 이용하여 형성한다. 즉, 금속 실리사이드층(120)은 셀 영역 및 주변회로 영역이 형성된 반도체 기판(100)의 전면에 금속층을 형성한 후 열처리하여 실리시데이션공정을 진행함으로써 형성한다. 상기 실리시데이션 공정시 상기 실리콘 에피층(118)은 앞서 설명한 바와 같이 n- 소오스/드레인 영역(110), n+ 소오스/드레인 영역(112) 및 p+ 소오스/드레인 영역(114)이 손상되지 않게 하는 방어층으로 작용한다.
도 4d 및 도 5d를 참조하면, 상기 게이트 스택 패턴(108) 및 금속 실리사이드층(120)이 형성된 셀 영역 및 주변회로 영역의 반도체 기판의 전면에 제1 층간 절연막(122)을 형성한다. 이어서, 도 4d에 도시한 바와 같이 셀 영역의 제1 층간 절연막을 사진식각공정으로 패터닝한다. 이에 따라, 상기 셀 영역의 금속 실리사이드층(120)을 노출하는 콘택홀(124)을 갖는 제1 층간 절연막 패턴(122a)을 형성한다. 상기 게이트 스택 패턴(108)의 캡핑막(106)과 게이트 스페이서(116)가 동일한 절연막, 즉 질화막이기 때문에 상기 콘택홀(124)은 셀프 얼라인 형태로 형성된다. 다시 말해, 상기 게이트 스택 패턴(108) 및 게이트 스페이서(116)가 형성된 하부 구조물의 형태에 따라 셀프 얼라인 형태로 콘택홀(124)이 형성된다.
도 4e 및 도 5e를 참조하면, 상기 셀 영역 및 주변회로 영역의 반도체 기판(100)의 전면에 Ti/TiN막으로 배리어막(124)을 형성한다. 이어서, 상기 셀 영역 및 주변회로 영역의 반도체 기판(100)의 전면에 상기 콘택홀(124)을 매립하도록 금속층, 예컨대 텅스텐막을 형성한 후 평탄화하여 금속 패드(126a, 126b)를 형성한다. 즉, 셀프 얼라인 형태로 형성된 콘택홀(124)에 매립된 금속층을 평탄화하여 금속 패드(126a, 126b)를 형성하는 공정을 통상 본 분야에서는 셀프 얼라인 콘택 공정이라 부른다.상기 평탄화는 화학기계적연마 방법 또는 에치백 방법을 이용한다. 상기 평탄화시 상기 게이트 스택 패턴(108)의 상부 표면을 식각 정지점으로 이용할 수 있다. 상기 금속 패드(126a, 126b)의 높이는 상기 게이트 스택 패턴(108)의 높이와 동일하게 또는 약간 높게 형성한다. 상기 금속 패드(126a, 126b)는 후속공정에서 n- 소오스/드레인 영역(110)과 비트 라인이나 스토리지 전극이 연결될 때 콘택 저항을 낮추는 역할을 한다. 상기 금속패드(1126a)는 후속공정에서 스토리지 전극과 연결되며, 금속 패드(126b)는 후속공정에서 비트 라인과 연결된다.
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도 4f 및 도 5f를 참조하면, 상기 셀 영역 및 주변회로 영역의 반도체 기판(100)의 전면에 제2 층간 절연막(128)을 형성한다. 이어서, 상기 제2 층간 절연막(128)을 패터닝하여 상기 주변회로 영역의 금속 실리사이드층(120)을 노출하도록 제2 층간 절연막 패턴(128a)을 형성한다. 계속하여, 상기 주변회로 영역의 금속 실리사이드층(120) 상에 배리어막(130)을 형성한다. 이어서, 상기 배리어막(130) 상에 금속층, 예컨대 텅스텐막을 형성한 후 평탄화하여 금속 플러그(132)를 형성한다. 상기 평탄화시 상기 게이트 스택 패턴(108)의 상부 표면을 식각 정지점으로 이용한다. 이에 따라, 상기 금속 플러그(132)의 높이는 상기 게이트 스택 패턴(108)의 높이와 동일하게 형성된다. 상기 금속 플러그(132)는 후속공정에서 n+ 소오스/드레인 영역(112) 및 p+ 소오스/드레인 영역(114)과 배선층이 연결될 때 콘택 저항을 낮추는 역할을 한다. 이후에는 상기 셀 영역의 제2 층간 절연막(128)을 패터닝하여 상기 금속 패드(126a, 126b)와, 비트라인이나 커패시터의 스토리지 전극을 연결하는 비트 라인 형성 공정 및 커패시터 형성 공정 등의 통상의 공정을 통하여 DRAM 반도체 소자가 완성된다.
상술한 바와 같이 본 발명의 DRAM 반도체 소자는 셀 영역 및 주변회로 영역의 소오스/드레인 영역 상에 선택적 에피택셜 성장법(selective epitaxial growth: SEG)을 이용하여 실리콘 에피층을 형성하여 확장 액티브 영역(raised active region)을 형성한다. 이에 따라, 셀 영역에서는 얕은 접합 영역으로 소오스/드레인 영역을 형성할 수 있고, 셀 영역 및 주변회로 영역에는 후속공정에서 소오스/드레인 영역으로 금속 실리사이드층이 침투하는 것을 방지하여 누설 전류의 발생을 억제할 수 있다.
본 발명의 DRAM 반도체 소자는 셀 영역의 소오스/드레인 영역 상의 실리콘 에피층 상에 금속 실리사이드층 및 금속 패드가 형성되어 있다. 이에 따라, 소오스/드레인 영역과 비트라인이나 스토리지 전극간의 콘택 저항을 낮출 수 있다.
그리고, 본 발명의 DRAM 반도체 소자는 주변회로 영역의 소오스/드레인 영역 상의 실리콘 에피층 상에 금속 실리사이드층 및 금속 플러그가 형성되어 있다. 이에 따라, 소오스/드레인 영역과 배선층간의 콘택 저항을 낮출 수 있다.
도 1 내지 도 3은 종래 기술에 의한 DRAM 반도체 소자의 제조방법을 설명하기 위하여 도시한 도면들이다.
도 4a 내지 도 4f 및 도 5a 내지 도 5f는 본 발명에 따른 DRAM 반도체 소자 및 그 제조 방법을 설명하기 위하여 도시한 단면도들이다.

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  6. 반도체 기판의 셀 영역 및 주변회로 영역 상에 형성되고 게이트 절연막, 게이트 전극 및 캡핑막이 적층되어 형성된 게이트 스택 패턴;
    상기 셀 영역의 상기 게이트 스택 패턴의 양측벽에 얼라인되어 상기 반도체 기판에 형성된 n- 소오스/드레인 영역;
    상기 주변회로 영역의 상기 게이트 스택 패턴의 양측벽에 얼라인되어 상기 반도체 기판에 형성된 n+ 및 p+ 소오스/드레인 영역;
    상기 셀 영역 및 주변 회로 영역의 게이트 스택 패턴의 양측벽에 형성된 게이트 스페이서;
    상기 게이트 스페이서 양측 하부의 n-, n+ 및 p+ 소오스/드레인 영역 상에 형성된 실리콘 에피층;
    상기 셀 영역 및 주변회로 영역의 실리콘 에피층 상에 형성된 셀프얼라인 실리사이드(self-aligned silicide) 공정에 의해 형성된 금속 실리사이드층;
    상기 셀 영역의 금속 실리사이드층 상에 셀프얼라인 콘택(self-aligned contact) 공정에 의해 형성된 금속 패드; 및
    상기 주변 회로 영역의 금속 실리사이드층 상에 형성된 금속 플러그를 포함하여 이루어지는 것을 특징으로 하는 DRAM 반도체 소자.
  7. 제6항에 있어서, 상기 금속 패드의 높이는 상기 게이트 스택 패턴의 높이와 동일하게 또는 약간 높게 구성하는 것을 특징으로 하는 DRAM 반도체 소자.
  8. 제6항에 있어서, 상기 금속 실리사이드층은 코발트 실리사이드층, 티타늄 실리사이드층 또는 니켈 실리사이드층으로 구성하는 것을 특징으로 하는 DRAM 반도체 소자.
  9. 제6항에 있어서, 상기 금속 패드 및 금속 플러그는 텅스텐막으로 구성하여 상기 셀 영역 및 주변회로 영역의 배선층을 금속층으로 구성하는 것을 특징으로 하는 DRAM 반도체 소자.
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  16. 반도체 기판의 셀 영역 및 주변회로 영역 상에 게이트 절연막, 게이트 전극 및 캡핑막이 적층된 게이트 스택 패턴을 형성하는 단계;
    상기 셀 영역의 상기 게이트 스택 패턴의 양측벽에 얼라인되도록 상기 셀 영역의 반도체 기판에는 n- 소오스/드레인 영역을 형성하고, 상기 주변 회로 영역의 반도체 기판에는 n+ 및 p+ 소오스/드레인 영역을 형성하는 단계;
    상기 셀 영역 및 주변 회로 영역의 게이트 스택 패턴의 양측벽에 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서 양측 하부의 n-, n+ 및 p+ 소오스/드레인 영역 상에 실리콘 에피층을 형성하는 단계;
    상기 셀 영역 및 주변회로 영역의 실리콘 에피층 상에 셀프얼라인 실리사이드(self-aligned silicide) 공정에 의해 금속 실리사이드층을 형성하는 단계;
    상기 셀 영역의 금속 실리사이드층 상에 셀프얼라인 콘택(self-aligned contact) 공정에 의해 금속 패드를 형성하는 단계; 및
    상기 주변 회로 영역의 금속 실리사이드층 상에 금속 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 DRAM 반도체 소자의 제조방법.
  17. 제16항에 있어서, 상기 금속 패드의 높이는 상기 게이트 스택 패턴의 높이와 동일하게 또는 약간 높게 형성하는 것을 특징으로 하는 DRAM 반도체 소자의 제조방법.
  18. 제16항에 있어서, 상기 금속 실리사이드층은 코발트 실리사이드층, 티타늄 실리사이드층 또는 니켈 실리사이드층으로 형성하는 것을 특징으로 하는 DRAM 반도체 소자의 제조방법.
  19. 제16항에 있어서, 상기 금속 패드 및 금속 플러그는 텅스텐막으로 형성하여 상기 셀 영역 및 주변회로 영역의 배선층을 금속층으로 형성하는 것을 특징으로 하는 DRAM 반도체 소자의 제조방법.
  20. 제16항에 있어서, 상기 실리콘 에피층은 선택적 에피택셜 성장법을 이용하여 형성하는 것을 특징으로 하는 DRAM 반도체 소자의 제조방법.
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