KR100637690B1 - 고상에피택시 방식을 이용한 반도체소자 및 그의 제조 방법 - Google Patents

고상에피택시 방식을 이용한 반도체소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR100637690B1
KR100637690B1 KR1020050034106A KR20050034106A KR100637690B1 KR 100637690 B1 KR100637690 B1 KR 100637690B1 KR 1020050034106 A KR1020050034106 A KR 1020050034106A KR 20050034106 A KR20050034106 A KR 20050034106A KR 100637690 B1 KR100637690 B1 KR 100637690B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor device
contact
metal
esd
Prior art date
Application number
KR1020050034106A
Other languages
English (en)
Inventor
안태항
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050034106A priority Critical patent/KR100637690B1/ko
Priority to JP2005176986A priority patent/JP2006310717A/ja
Priority to DE102005030065A priority patent/DE102005030065B4/de
Priority to CNB2005100804244A priority patent/CN100416819C/zh
Priority to US11/323,779 priority patent/US20060237766A1/en
Application granted granted Critical
Publication of KR100637690B1 publication Critical patent/KR100637690B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
    • A47J27/00—Cooking-vessels
    • A47J27/002—Construction of cooking-vessels; Methods or processes of manufacturing specially adapted for cooking-vessels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
    • A47J36/00—Parts, details or accessories of cooking-vessels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S220/00—Receptacles
    • Y10S220/912—Cookware, i.e. pots and pans

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Food Science & Technology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 콘택물질로 저온 열공정에 의해 에피택셜실리콘을 형성하면서도 에피택셜실리콘이 갖는 높은 자체 비저항값에 의한 콘택저항 증가를 방지할 수 있는 에피택셜실리콘을 콘택으로 하는 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 셀영역과 주변회로영역이 정의된 반도체 기판 상부에 상기 셀영역에 콘택홀을 제공하고 동시에 상기 주변회로영역에 ESD홀을 제공하는 구조물을 형성하는 단계, 고상에피택시 공정을 이용하여 상기 콘택홀과 ESD홀의 바닥 일부를 채우는 에피택셜층과 상기 에피택셜층 상에서 상기 콘택홀과 ESD홀의 나머지 지역을 채우는 비정질층으로 이루어지는 제1콘택층과 제1ESD를 형성하는 단계, 상기 제1콘택층과 제1ESD 중에서 상기 비정질층을 선택적으로 제거하는 단계, 및 상기 비정질층 제거후 잔류하는 상기 제1콘택층과 제1ESD의 에피택셜층 상에 상기 콘택홀과 상기 ESD홀을 채우는 금속콘택층으로 이루어진 제2콘택층과 제2ESD를 형성하는 단계를 포함한다.
콘택, 에피택셜실리콘, SEG, 고상에피택시, ESD

Description

고상에피택시 방식을 이용한 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE USING SOLID PHASE EPITAXY AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 SEG 기술을 이용한 콘택의 구조를 도시한 도면,
도 2a 및 도 2b는 종래기술에 따른 SPE 기술을 이용한 콘택의 형성 방법을 도시한 공정 단면도,
도 3은 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 구조 단면도,
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 게이트절연막 34 : 게이트전극
35 : 게이트하드마스크 36 : 게이트스페이서
37 : 저농도 소스/드레인 38 : 층간절연막
41 : 에피택셜실리콘 41a : 제1콘택층
41b : 제1ESD 42 : 비정질실리콘
43 : 고농도 소스/드레인 44 : 제1금속층
45 : 배리어메탈 46 : 제2금속층
100 : 금속층 100a : 제2콘택층
100b : 제2ESD
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 콘택 형성 방법에 관한 것이다.
반도체소자가 점점 소형화, 고집적화되고 그 크기가 작아지는 상황에서 DRAM의 경우 특히 셀트랜지스터 내의 콘택영역도 많은 영향을 받고 있다. 즉, 반도체소자가 점점 소형화, 고집적화되면서 콘택면적이 감소함에 따라 콘택저항의 증가와 동작전류의 감소현상이 나타나고 있다. 이로 인해 반도체소자의 tWR 불량 및 리프레시 특성 저하와 같은 소자 열화 현상이 나타나고 있다.
이러한 상황에서 소자의 콘택저항을 낮추고 동작전류를 향상시키고자, 실리콘기판의 접합부분의 도펀트 농도를 높이거나 콘택물질로 사용하는 폴리실리콘내의도펀트인 인(Phosphorous; P)의 농도를 높이는 방법이 제안되었다.
그러나, 이와 같은 두 가지 방법 모두 소자의 누설전류가 증가하고 소자의 리프레시 특성이 열화되는 단점을 보이고 있다.
그리고, 일반적으로 콘택물질로 사용하는 폴리실리콘은 배치형 퍼니스(Batch type furnace)에서 증착되는 폴리실리콘(500℃∼600℃, SiH4/PH3, 인도핑농도 0.1 ∼3.0E20atoms/cm3)으로서 이 폴리실리콘 증착시 대기압하에서 퍼니스에 질소가스로 퍼지하면서 로딩되더라도 이때 존재하는 산소농도에 의해 폴리실리콘과 실리콘기판 사이의 계면에 미세 산화막이 형성되고 있어 소자의 콘택저항을 증가시키는 한 원인이 되고 있으며, 폴리실리콘 자체의 저항도 매우 높은 수준이다.
향후 매우 낮은 콘택저항이 요구되는 서브 100nm 이하의 반도체소자의 콘택공정에서는 이러한 폴리실리콘을 이용하는 것이 매우 어렵다.
따라서, 최근에는 콘택 저항을 낮출뿐만 아니라 소자의 특성을 향상시키기 위해 도입한 기술이 싱글타입의 CVD(Single type Chemical Vapor Depsition) 장비에서 형성시키는 에피택셜실리콘(Epitaxial silicon)이며, 이 에피택셜실리콘을 형성하는 방법으로 대표적인 기술이 SEG(Selective Epitaxial Growth) 기술이다.
도 1은 종래기술에 따른 SEG 기술을 이용한 콘택의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 게이트산화막(12), 게이트전극(13) 및 게이트하드마스크(14)의 순서로 적층된 게이트패턴이 형성되고, 게이트패턴의 양측벽에 게이트스페이서(15)가 형성되며, 게이트패턴 사이의 반도체기판(11)의 표면 상에 SEG 기술을 이용하여 에피택셜실리콘(16)을 형성하고 있다.
상기 SEG 기술은 반도체 기판(11)이 드러난 곳에서 선택적으로 에피택셜실리콘을 성장시키는 공정으로서, SEG 공정으로 원하는 두께를 갖는 매우 양질의 에피 택셜실리콘(16)을 얻을 수 있다.
하지만, SEG 기술은 고온공정(850℃ 수소-베이크+800℃ 에피택셜실리콘 성장)을 이용하므로, 현재의 반도체소자 제조 공정에 적용되지 못하고 있는 실정이다.
이와 같은 SEG 기술 외에 기존 반도체소자 제조 공정에 그대로 적용하면서 수소-베이크없이 저온증착이 가능하고 저농도의 도핑농도로도 충분히 폴리실리콘의 문제점을 극복할 수 있는 것으로 SPE(Solid Phase Epitaxy) 기술이 있다.
도 2a 및 도 2b는 종래기술에 따른 SPE 기술을 이용한 콘택의 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 게이트산화막(22), 게이트전극(23) 및 게이트하드마스크(24)의 순서로 적층된 게이트패턴을 형성한 후, 게이트패턴의 양측벽에 게이트스페이서(25)를 형성한다.
이어서, 게이트패턴 사이의 반도체기판(21)의 노출된 표면 상에 SPE 기술을 이용하여 비정질실리콘(27)을 형성하고 있다.
이때, SPE 기술은, SiH4/PH3 가스를 사용하여 500℃∼650℃ 온도에서 인도핑은 비교적 낮은 1E19∼1E20atoms/cm3의 농도를 갖는 비정질실리콘(27)을 증착하는데, 이 경우 초기 증착상태에서 하부에는 이미 에피택셜실리콘(26)이 성장하고 있고, 그 상부는 비정질실리콘(27)으로 증착된다.
도 2b에 도시된 바와 같이, 비교적 저온에서의 열공정(550℃∼650℃, 30분∼ 10시간, 질소분위기)을 진행하므로써 반도체기판(21) 계면에서부터 에피택셜실리콘(28)이 콘택상부영역으로 재성장하게 되는데, 이것이 SPE 공정이 갖는 주요 특징이다. 따라서 SPE 기술을 이용하면, 비정질실리콘(27)과 에피택셜실리콘(26)을 모두 에피택셜실리콘(28)으로 형성할 수 있다.
일반적인 콘택물질인 폴리실리콘의 경우 콘택저항을 낮추기 위해 인 농도를 1E20atoms/cm3 이상으로 높여서 사용하고 있는 실정이지만(이는 소자의 리프레시 특성을 열화시키고 있다), SEG 기술 또는 SPE 기술을 이용한 에피택셜실리콘에서는 계면특성이 향상되기 때문에 인을 저농도로 도핑하여도 콘택저항을 낮게 유지할 수 있다.
그러나, 반도체소자가 서브 100nm 이하로 더욱 고집적화됨에 따라 더욱 낮은 콘택저항을 유지해야 할 필요가 있다. 따라서, 에피택셜실리콘도 물질 자체의 비저항 측면에서 한계가 있다. 즉, 에피택셜실리콘에 인 도핑 농도가 1E19∼5E20atoms/cm3범위일 때 대략 0.5∼1.5mΩ-cm 수준의 높은 비저항값을 보이며 이 이하로 낮추기는 곤란하다.
서브 100nm 또는 그 이하의 차세대 반도체소자에서는 에피택셜실리콘을 적용시의 콘택저항보다 더 낮은 콘택저항을 필요로 하며, 아울러 소자의 신뢰성 및 수율도 충분히 확보할 필요가 있다. 게다가 향후 고집적 반도체소자에 에피택셜실리콘을 적용할 경우에는 셀콘택영역 및 주변회로영역 모두에 동시에 형성시켜야 하는 상황에 직면해 있다.
왜냐하면 기본적으로 셀영역과 주변회로영역 모두에서 에피택셜실리콘은 폴리실리콘보다 콘택저항을 크게 낮출 수 있기 때문이고, 특히 주변회로영역에 에피택셜실리콘을 사용하면 소스 및 드레인영역에 얕은 접합을 구현할 수 있고, 이로써에피택셜실리콘을 이용한 엘리베이티드 소스/드레인(Elevated Source/Drain; 이하 'ESD'라고 약칭함) 구조를 적용할 수 있다. 이 ESD 구조는 반도체 기판이 드러나는 소스/드레인 부분을 에피택셜실리콘으로 성장시켜 실제 소스/드레인의 높이를 높이면서 또한 금속실리사이드를 형성시켜 저항특성도 향상시키는 것을 의미한다.
실제로 SEG 기술은 셀영역과 주변회로영역 모두 에피택셜실리콘으로 성장시켜 ESD 공정까지 구현할 수 있다.
그러므로 향후 차세대 고집적 소자에서는 이 에피택셜실리콘을 셀영역과 주변회로영역 모두에 적용할 필요가 있으며 이 경우 기본 트랜지스터 특성 및 접합특성을 고려하면 반드시 저온 에피택셜실리콘 공정으로 진행해야 하고, SEG 기술을 적용하지 않을 경우에는 반드시 저온 공정을 이용한 다른 에피택셜실리콘이 필요하다.
전술한 바와 같이 콘택물질로서 기존 폴리실리콘을 대신하여 에피택셜실리콘을 셀영역과 주변회로영역 모두에 적용하면 콘택저항을 낮출뿐만 아니라 ESD 구조도 가능하다.
그러나, SEG 기술은 전처리인 수소-베이크공정이 850℃의 고온공정이며 에피택셜실리콘 성장온도도 800℃ 수준의 고온 공정이기 때문에 반도체소자 제조공정시에 이와 같은 높은 열공정은 소자의 채널 및 접합특성을 매우 열화시켜 결국 반도 체소자를 크게 열화시키는 문제를 초래한다.
그리고, SPE 기술을 적용한다고 하더라도 에피택셜실리콘이 갖는 높은 자체 비저항값에 의해 콘택저항을 낮추는데 한계가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 콘택물질로 저온 열공정에 의해 에피택셜실리콘을 형성하면서도 에피택셜실리콘이 갖는 높은 자체 비저항값에 의한 콘택저항 증가를 방지할 수 있는 에피택셜실리콘을 콘택으로 하는 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택은 고상에피택시 공정에 의해 형성된 에피택셜층, 상기 에피택셜층 상의 제1금속층, 상기 제1금속층 상의 질화물계 배리어메탈, 상기 배리어메탈 상의 제2금속층, 및 상기 에피택셜층과 제1금속층 사이에 삽입된 금속실리사이드를 포함하는 것을 특징으로 하며, 상기 에피택셜층은 에피택셜실리콘, 에피택셜저마늄 또는 에피택셜실리콘저마늄인 것을 특징으로 하고, 상기 에피택셜층은, 1E18∼1E21atoms/cm3 수준의 불순물이 도핑되어 있는 것을 특징으로 하고, 상기 제1금속층은 티타늄, 코발트 또는 니켈 중에서 선택된 것을 특징으로 하며, 상기 배리어메탈은, 티타늄질화막 또는 텅스텐질화막 중에서 선택된 것을 특징으로 하고, 상기 제2금속층은 텅스텐이고, 상기 금속실리사이드는 티타늄실리사이드, 코발트실리사이드 또는 니켈실리사이드 중에서 선택된 것을 특징으로 한다.
또한 본 발명의 반도체소자는 셀영역과 주변회로영역이 정의된 반도체기판, 상기 셀영역의 반도체기판 상에 에피택셜층인 제1콘택층과 금속물질인 제2콘택층의 순서로 적층된 랜딩플러그콘택, 및 상기 주변회로영역의 반도체 기판 상에 에피택셜층인 제1ESD와 금속물질인 제2ESD의 순서로 적층된 엘리베이티드 소스/드레인을 포함하는 것을 특징으로 하며, 상기 제1콘택층과 상기 제1ESD는 동일 에피택셜층이고, 상기 제2콘택층과 상기 제2ESD는 동일 금속층인 것을 특징으로 하고, 상기 제1콘택층과 상기 제1ESD는 고상에피택시 공정을 통해 형성된 에피택셜실리콘, 에피택셜저마늄 또는 에피택셜실리콘저마늄인 것을 특징으로 하며, 상기 제2콘택층과 상기 제2ESD는 각각, 상기 제1콘택층과 상기 제1ESD 상의 제1금속층, 상기 제1금속층 상의 질화물계 배리어메탈, 상기 배리어메탈 상의 제2금속층, 및 상기 제1콘택층/제1ESD와 상기 제1금속층 사이에 삽입된 금속실리사이드를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 셀영역과 주변회로영역이 정의된 반도체 기판 상부에 상기 셀영역에 콘택홀을 제공하고 동시에 상기 주변회로영역에 ESD홀을 제공하는 구조물을 형성하는 단계, 고상에피택시 공정을 이용하여 상기 콘택홀과 ESD홀의 바닥 일부를 채우는 에피택셜층과 상기 에피택셜층 상에서 상기 콘택홀과 ESD홀의 나머지 지역을 채우는 비정질층으로 이루어지는 제1콘택층과 제1ESD를 형성하는 단계, 상기 제1콘택층과 제1ESD 중에서 상기 비정질층을 선택적으로 제거하는 단계, 및 상기 비정질층 제거후 잔류하는 상기 제1콘택층과 제1ESD의 에피택셜층 상에 상기 콘택홀과 상기 ESD홀을 채우는 금속콘택층으로 이루어진 제2콘택층과 제2ESD를 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 비정질층을 선택적으로 제거하는 단계는 건식식각 또는 습식식각으로 진행하는 것을 특징으로 하고, 상기 에피택셜층은 에피택셜실리콘, 에피택셜저마늄 또는 에피택셜실리콘저마늄으로 형성하는 것을 특징으로 하며, 상기 에피택셜층은 1E18∼1E21atoms/cm3 수준의 불순물이 도핑되는 것을 특징으로 하고, 상기 제2콘택층과 제2ESD를 형성하는 단계는 상기 에피택셜층 상에 제1금속층을 형성하는 단계, 상기 제1금속층 상에 질화물계 배리어메탈을 형성하는 단계, 및 상기 배리어메탈 상에 제2금속층을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제1금속층은 티타늄, 코발트 또는 니켈 중에서 선택된 것을 특징으로 하고, 상기 배리어메탈은, 티타늄질화막 또는 텅스텐질화막 중에서 선택된 것을 특징으로 하며, 상기 제2금속층은 텅스텐인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 구조 단면도이 다.
도 3에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체기판(31), 셀영역의 반도체기판(31) 상에 에피택셜층인 제1콘택층(41a)과 금속물질인 제2콘택층(100a)의 순서로 적층된 랜딩플러그콘택(LPC), 주변회로영역의 반도체 기판(31) 상에 에피택셜층인 제1ESD(41b)와 금속물질인 제2ESD(100b)의 순서로 적층된 엘리베이티드 소스/드레인(이하 'ESD'라고 약칭함)을 포함한다.
도 3에서, 랜딩플러그콘택(LPC)을 구성하는 제1콘택층(41a)과 제1ESD(41b)를 구성하는 에피택셜층은 동일 에피택셜층이고, 제2콘택층(100a)과 제2ESD(100b)는 동일 금속층이다.
먼저, 제1콘택층(41a)과 제1ESD(41b)는 고상에피택시(SPE) 공정을 통해 형성된 에피택셜실리콘, 에피택셜저마늄 또는 에피택셜실리콘저마늄 중에서 선택되는 것이며, 이러한 제1콘택층(41a)과 제1ESD(41b)는 1E18∼1E21atoms/cm3 수준의 불순물(인 또는 비소)이 도핑되어 있다.
그리고, 금속물질인 제2콘택층(41b)과 제2ESD(100b)는 각각 제1콘택층(41a)과 제1ESD(41b) 상의 제1금속층(44), 제1금속층(44) 상의 질화물계 배리어메탈(45), 배리어메탈(45) 상의 제2금속층(46), 및 제1콘택층/제1ESD(41a/41b)와 제1금속층(44) 사이에 삽입된 금속실리사이드(47)를 포함한다. 여기서, 제1금속층(44)은 티타늄, 코발트 또는 니켈 중에서 선택되고, 배리어메탈(45)은 티타늄질화막 또는 텅스텐질화막 중에서 선택되며, 제2금속층(46)은 텅스텐이다. 그리고, 금속실리사 이드(47)는 티타늄실리사이드, 코발트실리사이드 또는 니켈실리사이드 중에서 선택된다.
도 3과 같은 구조를 갖는 본 발명의 반도체소자는 랜딩플러그콘택과 ESD를 에피택셜실리콘으로 된 제1콘택층(41a)/제1ESD(41b)과 금속물질로 된 제2콘택층(100a)/제2ESD(100b)의 이중 구조(금속실리사이드 삽입)로 형성함에 따라, 셀영역에서 에피택셜실리콘만으로 랜딩플러그콘택을 형성함에 따른 콘택저항 한계를 극복하여 콘택저항을 낮추면서 주변회로영역에서 ESD의 저항을 낮출 수 있다. 즉, 본 발명은 금속물질로 된 제2콘택층(100a)과 제2ESD(100b)을 도입하므로써 금속층 자체의 비저항이 실리콘에 비해 1000배 정도 낮은 것으로 알려져 있기 때문에 콘택저항 측면에서는 매우 유리하다.
그리고, 후술하겠지만, 제1콘택층(41a)과 제1ESD(41b)가 되는 에피택셜실리콘은 고상에피택시(SPE) 공정을 통해 에피택셜실리콘과 비정질실리콘을 성장시킨 후에, 비정질실리콘을 선택적으로 제거해주므로써 에피택셜실리콘 재성장을 위한 열공정을 진행할 필요가 없어 공정단순화 효과를 얻을뿐만 아니라, 써멀버짓(Thermal budget)이 감소한다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체 기판(31)에 소자간 분리를 위한 소자분리(isolation) 공정을 실시하여 소자분리막(32)을 형성한 후, 반도체기판(31)의 선택된 영역 상에 게이트절연막(33), 게이트전극 (34), 게이트하드마스크질화막(35)의 순서로 적층된 게이트패턴을 형성한다. 여기서, 소자분리막(32)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성한 것이며, 게이트전극(34)은 폴리실리콘막, 폴리실리콘막과 텅스텐막의 적층 또는 폴리실리콘막과 텅스텐실리사이드막의 적층 중에서 선택하여 형성한다.
이어서, 게이트패턴을 포함한 반도체기판(31) 상에 스페이서절연막을 증착한 후 전면식각하여 게이트패턴의 양측벽에 접하는 게이트스페이서(36)를 형성한다. 이때, 게이트하드마스크질화막(35)과 게이트스페이서(35)는 후속 층간절연막과 식각선택비를 갖는 물질을 이용하되, 층간절연막이 실리콘산화막인 경우 실리콘질화막(silicon nitride)을 이용한다.
위와 같이, 게이트패턴 및 게이트스페이서(36)의 형성 공정은 셀영역과 주변회로영역에서 동시에 진행한다.
다음에, 게이트패턴 사이에 노출된 반도체기판(31)에 공지된 이온주입법을 이용하여 트랜지스터의 소스/드레인 역할을 수행하는 저농도 소스/드레인접합(37)을 형성한다. 여기서, 저농도 소스/드레인접합(37)은 LDD(Lightly Doped Drain) 구조라고 일컫는 것으로서 셀영역과 주변회로영역에 동시에 형성된다. 그리고, 저농도 소스/드레인접합(37)은 NMOSFET 형성 지역에서는 아세닉(As)과 같은 n형 도펀트 를 이온주입하여 형성하고, PMOSFET 형성 지역에서는 보론(Boron)과 같은 p형 도펀트를 이온주입하여 형성한다. 이하, 셀영역과 주변회로영역에 형성되는 트랜지스터는 NMOSFET라고 가정한다.
다음에, 게이트패턴을 포함한 반도체기판(31) 상에 층간절연막(Inter Layer Dielectric; ILD)(38)을 증착한다. 이때, 층간절연막(38)은 산화물을 이용하는데, BPSG, USG, TEOS, PSG 또는 BSG 중에서 선택되는 실리콘산화막계 산화물을 이용한다.
다음에, 게이트하드마스크질화막(35) 상부에서 일정 두께로 잔류할 때까지 층간절연막(38)을 1차 화학적기계적연마(CMP)한다. 이때, 게이트하드마스크질화막(35) 위에서 잔류하는 층간절연막(38a)의 두께는 500Å∼1500Å이다.
상기한 1차 화학적기계적연마 공정은, 퓸드 또는 콜로이달 방식으로 제조한 실리카(silica)를 연마입자로 하며, pH가 9∼12인 염기성 슬러리를 이용하여 진행한다.
도 4b에 도시된 바와 같이, 게이트하드마스크질화막(35)의 표면이 드러날때까지 층간절연막(38a)을 2차로 화학적기계적연마를 진행한다. 즉, 게이트하드마스크질화막(35)에서 연마가 멈추는 조건으로 진행한다.
2차 화학적기계적연마 진행시에, 슬러리는 게이트하드마스크질화막(35)에 대해 고선택비를 갖는 고선택비슬러리(High Selectivity Slurry; HSS)를 이용하며, 이때, 고선택비슬러리(HSS)는 게이트하드마스크질화막(35) 대 산화막질인 층간절연막(38a)의 연마선택비가 1:30∼1:100 범위인 슬러리를 사용한다. 위와 같은 고선택비슬러리는 pH가 6∼8인 중성이고, 슬러리에 포함된 연마입자로는 세리아계(CeO2)를 사용한다.
상기한 고선택비슬러리는 산화막에 대해서만 충분히 화학적기계적연마가 진 행될뿐 질화막에 대해서는 연마가 진행되지 않는 슬러리이고, 따라서, 주로 산화막질인 층간절연막(38a)에 대해서는 연마가 충분히 진행되고 질화막질인 게이트하드마스크질화막(35)에서는 연마가 스톱된다.
즉, 고선택비슬러리를 이용한 2차 화학적기계적연는, 게이트하드마스크질화막(35)의 손실을 최소로 유지하면서 게이트하드마스크질화막(35) 상부의 층간절연막(38a)을 완전히 제거하는 공정이다.
상기한 2차 화학적기계적연마 공정후에는 게이트패턴 사이에만 평탄화된 층간절연막(38b)이 잔류하고, 게이트패턴 상부에는 층간절연막(38b)이 잔류하지 않는다.
전술한 일련의 공정으로 1,2차 화학적기계적연마를 진행하면, 게이트하드마스크질화막(35)의 두께를 웨이퍼의 전영역에 걸쳐서 일정하게 유지할 수 있고, 후속 콘택홀의 형성에 있어, SAC(Self Aligned Contact) 식각균일성을 향상시킬 수 있다. 식각균일성 향상은 후속 랜딩플러그 형성을 위한 분리 공정에서 게이트하드마스크질화막(35)의 두께 균일성을 향상시키고, SAC 페일(Fail)을 억제시킨다.
도 4c에 도시된 바와 같이, 평탄화된 층간절연막(38b)과 표면이 드러난 게이트하드마스크질화막(35)을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 콘택마스크(39)를 형성한다.
상기한 콘택마스크(39) 공정시, 미리 층간절연막(38b)을 게이트하드마스크질화막(35) 표면이 드러날때까지 1,2차 화학적기계적연마하여 웨이퍼 전영역에 걸쳐 잔류하는 층간절연막(38b)의 두께 균일도를 확보했기 때문에, 콘택마스크(39)의 패 터닝시에 공정 마진을 넓게 확보할 수 있다.
그리고, 콘택마스크(39)는 셀영역에서 랜딩플러그콘택을 형성하기 위한 콘택마스크로서 종래기술은 주변회로영역에서 형성하지 않은 것이나, 본 발명은 주변회로영역에서도 동시에 콘택마스크(39)를 형성해준다.
다음으로, 콘택마스크(39)를 식각배리어로 층간절연막(38b)을 식각하여 셀영역에 랜딩플러그콘택(LPC)을 위한 콘택홀(40a)을 오픈시키는 자기정렬콘택식각(SAC) 공정을 진행한다. 이때, 주변회로영역에서도 층간절연막(38b)을 식각하여 ESD(Elevated Source/Drain) 형성을 위한 홀(40b)(이하, ESD 홀이라고 약칭함)을 형성한다.
상기한 콘택홀(40a) 및 ESD 홀(40b) 형성을 위한 자기정렬콘택식각 공정시, 게이트패턴 사이에 잔류하는 층간절연막(38b)만을 식각하기 때문에 게이트하드마스크질화막(35)의 식각손실을 최소화할 수 있다.
도 4d에 도시된 바와 같이, 콘택마스크(39)를 제거한 후에, 콘택물질 형성전의 전처리 세정 공정을 진행한다. 즉, 층간절연막(38b)을 식각하여 형성된 콘택홀(40a)및 ESD홀(40b)의 측벽 및 저면에는 식각 잔류물(도시되지 않음)이 잔류하며, 저농도 소스/드레인접합(37)의 표면에는 식각 공정에 의한 실리콘격자결함이 발생된다. 또한, 콘택홀(40a)과 ESD홀(40b)이 형성되면서 노출된 저농도 소스/드레인접합(37)의 표면에는 자연산화막이 형성된다. 식각 잔류물 및 실리콘격자결함은 소자의 누설 전류 특성을 저하시키며, 자연산화막은 콘택 저항을 증가시켜 소자의 전기적 특성을 저하시키는 요인이 된다.
따라서, 콘택홀(40a)/ESD홀(40b) 형성후에 콘택물질 형성전의 전처리 세정 공정(Pre-cleaning)으로서 건식세정 또는 습식세정을 진행하는데, 습식세정은 HF-last(HF용액을 적용하는 세정) 세정을 적용하고, 건식세정은 플라즈마세정 또는 급속열처리 세정을 적용한다. 이러한 전처리 세정 공정은 상온∼400℃ 범위에서 진행한다.
HF-last 세정은, HF계 세정을 가장 나중에 진행하는 것으로, 예를 들어 HF-last 세정으로는 RNO[(H2SO4+H2O2)->(NH4OH+H2O2)->(HF계열 BOE)] 세정, RNF[(H2SO4+H2O2)->(NH4OH+H2O2)->HF] 세정, RO[(H2SO4+H2O2)->(HF계열 BOE)] 세정, NO[(NH4OH+H2O2)->(HF계열 BOE)] 세정 또는 RF[(NH4OH+H2O2)->HF] 세정을 이용한다. 여기서, R(H2SO4+H2O2)은 SPM이라고도 하며, '->'는 순서를 나타낸다.
그리고, 플라즈마 세정 공정시 사용하는 가스는 수소, 수소/질소 혼합가스, CF 계열 가스, NF 계열 가스, NH 계열 가스를 사용한다. 예컨대, 수소(H2), 수소/질소(H2/N2), 불화질소(NF3), 암모니아(NH3) 또는 CF4 가스를 분위기가스로 사용한다.
한편, 전처리 세정 공정의 건식세정은 수소계열 가스를 이용한 급속열처리 세정 공정을 이용할 수도 있는데, 수소 및 수소계열 가스 분위기에서 700℃ 이상(700℃∼900℃)의 고온으로 열처리하면 식각잔류물을 제거함과 동시에 특히 미세 자연산화막을 제거하는 효과가 있다.
전술한 일련의 전처리 세정 공정은 콘택홀(40a)/ESD홀(40b) 노출 부위의 청 정 상태 유지를 위해 시간지연없이 연속적으로 진행한다.
다음으로, 전처리 세정공정 후에 고상에피택시(SPE) 공정을 진행하여 콘택홀(40a)과 ESD홀(40b) 내부에 비정질실리콘(42)을 성장시킨다.
여기서, 고상에피택시 공정은 증착 초기 상태(as-deposited)에서도 이미 콘택홀(40a)/ESD홀(40b) 바닥의 저농도 소스/드레인 접합(37) 표면에 에피택셜실리콘(41)이 얇게 성장되고, 그 상부에 비정질실리콘(42)이 성장되는 특징을 갖는 공정으로서, 초기 증착시 H2 가스 분위기에서 SiH4/PH3의 혼합 가스를 공급하면서 400℃∼700℃의 온도에서 진행한다. 이처럼, 초기 증착시 PH3를 흘려주므로써 에피택셜실리콘(41)과 비정질실리콘(42)내 인의 도핑농도를 비교적 낮은 1E18∼1E21atoms/cm3 수준으로 유지시킨다. 한편, 에피택셜실리콘(41)과 비정질실리콘(42)내 도핑되는 불순물은 비소(As)도 가능한데, 이때는 성장도중에 AsH3를 흘려준다.
위와 같이 에피택셜실리콘(41)과 비정질실리콘(42)을 고상에피택시(SPE) 공정에 의해 성장시키는 증착 방식은, LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PECVD(Plasma Enhanced CVD), UHVCVD(Ultra High Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 또는 MBE(Molecular Beam Epitaxy) 중에서 선택된다.
한편, SPE 공정시 초기 증착상태에서 에피택셜실리콘(41)이 성장되는 이유는, 표면 세정 공정을 진해한 후 시간지연없이 비정질 실리콘 증착 장비에 진공으로 로딩시키는 것(Vacuum loading)을 첫 번째 이유로 들 수 있다. 전처리 표면 세 정공정시 SPM(H2SO4:H2O2=1:20 @90℃)과 300:1 BOE를 이용하여 세정을 진행하면, 실리콘기판 표면은 수소 종말처리(실리콘기판 표면의 실리콘 댕글링본드(dangling bond)가 수소원자와 결합된 상태)되어 일정시간 자연산화막의 성장이 억제된다. 이처럼 자연산화막이 억제되므로 SPE 초기에 에피택셜실리콘이 성장된다. 두 번째 이유로는, 초기 비정질실리콘을 증착하기 위해 도입되는 가스 분위기가 H2 가스이기 때문이다. 즉, H2 가스를 이용함에 따라 SPE 공정시 가스분위기가 산화분위기가 아니라 환원분위기가 되고, 이러한 환원분위기에 의해 비정질실리콘(42)의 증착 상태에서도 초기에 에피택셜실리콘(41)이 성장하는 것이다.
상기한 고상에피택시 공정을 이용하여 형성시키는 콘택물질은 실리콘외에 저마늄, 실리콘저마늄도 가능하다. 즉, 비정질저마늄, 비정질실리콘저마늄도 가능하다.
도 4e에 도시된 바와 같이, 비정질실리콘(42)을 선택적으로 제거하여 콘택홀 (40a)과 ESD홀(40b) 내부에 에피택셜실리콘(41)을 400Å∼800Å의 두께로 잔류시킨다.
이때, 비정질실리콘(42)은 건식식각 또는 습식식각으로 제거하는데, 건식식각시에는 HBr/Cl2의 혼합가스를 이용하고, 습식식각은 수산화암모늄용액을 이용하여 제거한다.
이하, 비정질실리콘(42) 제거후 셀영역에 잔류하는 에피택셜실리콘(41)을 '제1콘택층(41a)'이라 약칭하며, 주변회로영역에 잔류하는 에피택셜실리콘(41)을 ' 제1ESD(ESD, Elevated Source/Drain)(41b)'라고 약칭하기로 한다.
결국, 셀영역의 콘택홀(40a)을 일부 채우는 형태로 제1콘택층(41a)이 잔류하고, 주변회로영역의 ESD홀(40b)을 일부 채우는 형태로 제1ESD(41b)가 잔류한다.
이후, 후속 금속층을 증착하기에 앞서, 제1콘택층(41a)과 제1ESD(41b) 표면의 자연산화막을 제거하기 위해 표면 세정공정을 진행한다. 표면 세정 공정은, 콘택홀 형성후 전처리 세정 공정과 동일하게 건식세정 또는 습식세정을 진행하는데, 습식세정은 HF-last(HF용액을 적용하는 세정) 세정을 적용하고, 건식세정은 플라즈마세정 또는 급속열처리 세정을 적용한다. 이러한 표면 세정 공정은 상온∼400℃ 범위에서 진행한다.
도 4f에 도시된 바와 같이, 제1콘택층(41a) 및 제1ESD(41b)만을 잔류시킨 상태에서 셀영역을 덮는 이온주입마스크(도시 생략)를 형성한 후 주변회로영역에 이온주입을 진행하여 고농도 소스/드레인접합(43)을 형성한다.
다음으로, 제1콘택층(41a)과 제1ESD(41b) 상에 콘택홀(40a)과 ESD홀(40b)을 완전히 채울때까지 금속층(100)을 증착한다.
여기서, 금속층(100)은 화학기상증착(CVD) 또는 물리기상증착(PVD) 방식으로 형성하며, 단일 금속층이나 각기 다른 금속층으로 이중으로 증착시킬 수 있다. 예컨대, 금속층층(100)은 티타늄(Ti), 코발트(Co) 또는 니켈(Ni)을 단독으로 형성하거나, 티타늄, 코발트 또는 니켈을 먼저 형성하고 이어서 티타늄질화막(TiN) 또는 텅스텐질화막(WN)을 형성한다. 또한, 금속콘택층(44)은 티타늄, 코발트 또는 니켈을 먼저 형성하고 이어서 배리어메탈(Barrier metal)로서 티타늄질화막, 텅스텐질 화막을 형성하고, 마지막으로 텅스텐(W)을 증착할 수도 있다.
이하, 금속층(100)은 티타늄(Ti), 코발트(Co) 또는 니켈(Ni)을 단독으로 형성한 제1금속층(44), 티타늄질화막 또는 텅스텐질화막으로 형성한 배리어메탈(45), 그리고 텅스텐으로 형성한 제2금속층(46)을 차례로 적층하여 형성한 것이라 가정하기로 한다.
한편, 콘택저항 측면에서 금속층(100)으로만 랜딩플러그콘택을 형성하면 유리하지만, 금속층(100)이 실리콘으로 된 저농도 소스/드레인접합(37) 또는 고농도 소스/드레인접합(43)과 직접 접촉하는 경우에 발생하는 오염 및 딥레벨불순물(deep level impurity) 문제가 있으므로, 일정 두께의 에피택셜실리콘(즉, 제1콘택층)과 금속층(100)을 반응시켜 금속실리사이드(47)를 형성해준다. 예컨대, 금속층(100)으로 제1금속층(44)을 형성하는 경우에는 후속 열공정을 진행하여 콘택홀(40a)/ESD홀(40b) 내부에 잔류하고 있는 제1콘택층(41a)과 제1ESD(41b)인 에피택셜실리콘과 반응시켜 금속실리사이드(47)로 형성하여 제1콘택층(41a)/제1ESD(41b)과 금속콘택층(100) 사이에 금속실리사이드(47)를 삽입해준다. 이하, 금속층(100)은 금속실리사이드(47)도 포함한 것이라 가정한다.
도 4g에 도시된 바와 같이, 게이트하드마스크질화막(35)의 표면이 드러날때까지 금속층(100)을 화학적기계적연마(CMP)하여 제1콘택층(41a)과 제1ESD(41b) 위에서 콘택홀(40a)과 ESD홀(40b)을 완전히 채우는 금속층(100)으로 된 제2콘택층(100a)과 제2ESD(100b)를 형성한다. 즉, 화학적기계적연마를 통해 셀영역에는 제1콘택층(41a) 위에 형성되는 제2콘택층(100a)을 형성함과 동시에 주변회로영역에는 제1ESD(41b) 위에 형성되는 제2ESD(100b)를 형성한다.
상술한 실시예에 따르면, 본 발명은 셀영역에 형성되는 랜딩플러그콘택을 제1콘택층(41a)과 제2콘택층(100a)의 이중 구조로 형성하고, 주변회로영역에서는 랜딩플러그콘택과 동일한 구조, 즉 제1ESD(41b)와 제2ESD(100b)의 이중 구조로 ESD를 형성하고 있다.
따라서, 셀영역의 랜딩플러그콘택은 에피택셜실리콘인 제1콘택층(41a)과 금속층인 제2콘택층(100a)의 적층구조가 되고, 주변회로영역에서는 에피택셜실리콘인 제1ESD(41b)와 금속층인 제2ESD(100b)의 적층구조가 된다. 바람직하게, 셀영역의 랜딩플러그콘택은 에피택셜실리콘인 제1콘택층(41a), 금속실리사이드(47), 제1금속층(44), 배리어메탈(45) 및 제2금속층(46)의 순서로 적층된 제2콘택층(100a)이 적층되는 구조를 갖고, 주변회로영역의 ESD는 에피택셜실리콘인 제1ESD(41b)와 금속실리사이드(47), 제1금속층(44), 배리어메탈(45) 및 제2금속층(46)의 순서로 적층된 제2ESD(100b)가 적층되는 구조를 갖는다.
위와 같이, 본 발명은 랜딩플러그콘택을 에피택셜실리콘으로 된 제1콘택층(41a)과 금속층으로 된 제2콘택층(100a)의 이중 구조(금속실리사이드 삽입)로 형성함에 따라, 에피택셜실리콘만으로 랜딩플러그콘택을 형성함에 따른 콘택저항 한계를 극복하여 콘택저항을 낮출 수 있다. 즉, 본 발명은 금속층으로 된 제2콘택층(100a)과 제2ESD(100b)을 도입하므로써 금속층 자체의 비저항이 실리콘에 비해 1000배 정도 낮은 것으로 알려져 있기 때문에 콘택저항 측면에서는 매우 유리하다.
그리고, 고상에피택시(SPE) 공정을 통해 에피택셜실리콘(41)과 비정질실리콘 (42)을 성장시킨 후에, 비정질실리콘(42)을 선택적으로 제거해주므로써 에피택셜실리콘 재성장을 위한 열공정을 진행할 필요가 없어 공정단순화 효과를 얻을뿐만 아니라, 써멀버짓(Thermal budget)이 감소한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 고상에피택시 공정의 재성장을 위한 후속 열공정을 생략하거나 랜딩플러그콘택 형성을 위한 CMP 공정후에 진행하므로써, 반도체소자의 콘택저항을 낮출뿐만 아니라 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.

Claims (40)

  1. 고상에피택시 공정에 의해 형성된 에피택셜층;
    상기 에피택셜층 상의 제1금속층;
    상기 제1금속층 상의 질화물계 배리어메탈;
    상기 배리어메탈 상의 제2금속층; 및
    상기 에피택셜층과 제1금속층 사이에 삽입된 금속실리사이드
    를 포함하는 반도체소자의 콘택.
  2. 제1항에 있어서,
    상기 에피택셜층은 에피택셜실리콘, 에피택셜저마늄 또는 에피택셜실리콘저마늄인 것을 특징으로 하는 반도체소자의 콘택.
  3. 제1항 또는 제2항에 있어서,
    상기 에피택셜층은, 1E18∼1E21atoms/cm3 수준의 불순물이 도핑되어 있는 것을 특징으로 하는 반도체소자의 콘택.
  4. 제3항에 있어서,
    상기 불순물은 인 또는 비소인 것을 특징으로 하는 반도체 소자의 콘택.
  5. 제1항에 있어서,
    상기 제1금속층은,
    티타늄, 코발트 또는 니켈 중에서 선택된 것을 특징으로 하는 반도체소자의 콘택.
  6. 제1항에 있어서,
    상기 배리어메탈은, 티타늄질화막 또는 텅스텐질화막 중에서 선택된 것을 특징으로 하는 반도체소자의 콘택.
  7. 제1항에 있어서,
    상기 제2금속층은, 텅스텐인 것을 특징으로 하는 반도체 소자의 콘택.
  8. 제1항에 있어서,
    상기 금속실리사이드는,
    티타늄실리사이드, 코발트실리사이드 또는 니켈실리사이드 중에서 선택된 것을 특징으로 하는 반도체소자의 콘택.
  9. 셀영역과 주변회로영역이 정의된 반도체기판;
    상기 셀영역의 반도체기판 상에 에피택셜층인 제1콘택층과 금속물질인 제2콘택층의 순서로 적층된 랜딩플러그콘택; 및
    상기 주변회로영역의 반도체 기판 상에 에피택셜층인 제1ESD와 금속물질인 제2ESD의 순서로 적층된 엘리베이티드 소스/드레인
    을 포함하는 반도체소자.
  10. 제9항에 있어서,
    상기 제1콘택층과 상기 제1ESD는 동일 에피택셜층이고, 상기 제2콘택층과 상기 제2ESD는 동일 금속층인 것을 특징으로 하는 반도체 소자.
  11. 제9항에 있어서,
    상기 제1콘택층과 상기 제1ESD는
    고상에피택시 공정을 통해 형성된 에피택셜실리콘, 에피택셜저마늄 또는 에피택셜실리콘저마늄인 것을 특징으로 하는 반도체소자.
  12. 제11항에 있어서,
    상기 제1콘택층과 상기 제1ESD는,
    1E18∼1E21atoms/cm3 수준의 불순물이 도핑되어 있는 것을 특징으로 하는 반도체소자.
  13. 제12항에 있어서,
    상기 불순물은 인 또는 비소인 것을 특징으로 하는 반도체 소자.
  14. 제9항에 있어서,
    상기 제2콘택층과 상기 제2ESD는 각각,
    상기 제1콘택층과 상기 제1ESD 상의 제1금속층;
    상기 제1금속층 상의 질화물계 배리어메탈;
    상기 배리어메탈 상의 제2금속층; 및
    상기 제1콘택층/제1ESD와 상기 제1금속층 사이에 삽입된 금속실리사이드
    를 포함하는 반도체소자.
  15. 제14항에 있어서,
    상기 제1금속층은,
    티타늄, 코발트 또는 니켈 중에서 선택된 것을 특징으로 하는 반도체소자.
  16. 제14항에 있어서,
    상기 배리어메탈은, 티타늄질화막 또는 텅스텐질화막 중에서 선택된 것을 특징으로 하는 반도체소자.
  17. 제14항에 있어서,
    상기 제2금속층은, 텅스텐인 것을 특징으로 하는 반도체 소자.
  18. 제14항에 있어서,
    상기 금속실리사이드는,
    티타늄실리사이드, 코발트실리사이드 또는 니켈실리사이드 중에서 선택된 것을 특징으로 하는 반도체소자.
  19. 셀영역과 주변회로영역이 정의된 반도체 기판 상부에 상기 셀영역에 콘택홀을 제공하고 동시에 상기 주변회로영역에 ESD홀을 제공하는 구조물을 형성하는 단계;
    고상에피택시 공정을 이용하여 상기 콘택홀과 ESD홀의 바닥 일부를 채우는 에피택셜층과 상기 에피택셜층 상에서 상기 콘택홀과 ESD홀의 나머지 지역을 채우는 비정질층으로 이루어지는 제1콘택층과 제1ESD를 형성하는 단계;
    상기 제1콘택층과 제1ESD 중에서 상기 비정질층을 선택적으로 제거하는 단계; 및
    상기 비정질층 제거후 잔류하는 상기 제1콘택층과 제1ESD의 에피택셜층 상에 상기 콘택홀과 상기 ESD홀을 채우는 금속콘택층으로 이루어진 제2콘택층과 제2ESD를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  20. 제19항에 있어서,
    상기 비정질층을 선택적으로 제거하는 단계는,
    건식식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  21. 제20항에 있어서,
    상기 건식식각은 HBr/Cl2의 혼합가스로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  22. 제19항에 있어서,
    상기 비정질층을 선택적으로 제거하는 단계는,
    습식식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  23. 제22항에 있어서,
    상기 습식식각은 수산화암모늄용액을 이용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  24. 제19항에 있어서,
    상기 제1콘택층과 제1ESD의 에피택셜층은,
    에피택셜실리콘, 에피택셜저마늄 또는 에피택셜실리콘저마늄으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  25. 제24항에 있어서,
    상기 에피택셜층은,
    1E18∼1E21atoms/cm3 수준의 불순물이 도핑되는 것을 특징으로 하는 반도체소자의 제조 방법.
  26. 제25항에 있어서,
    상기 불순물은 인 또는 비소인 것을 특징으로 하는 반도체소자의 제조 방법.
  27. 제19항에 있어서,
    상기 제2콘택층과 제2ESD를 형성하는 단계는,
    상기 에피택셜층 상에 제1금속층을 형성하는 단계;
    상기 제1금속층 상에 질화물계 배리어메탈을 형성하는 단계; 및
    상기 배리어메탈 상에 제2금속층을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  28. 제27항에 있어서,
    상기 제1금속층은,
    티타늄, 코발트 또는 니켈 중에서 선택된 것을 특징으로 하는 반도체소자의 제조 방법.
  29. 제27항에 있어서,
    상기 배리어메탈은, 티타늄질화막 또는 텅스텐질화막 중에서 선택된 것을 특징으로 하는 반도체소자의 제조 방법.
  30. 제27항에 있어서,
    상기 제2금속층은, 텅스텐인 것을 특징으로 하는 반도체 소자의 제조 방법.
  31. 제27항에 있어서,
    상기 제1금속층을 형성하는 단계후에,
    열공정을 진행하여 상기 에피택셜층과 제1금속층간 반응을 유도하여 금속실리사이드를 형성하는 단계를 더 포함하는 반도체소자의 제조 방법.
  32. 제31항에 있어서,
    상기 금속실리사이드는 티타늄실리사이드, 코발트실리사이드 또는 니켈실리사이드 중에서 선택된 것을 특징으로 하는 반도체소자의 제조 방법.
  33. 제19항에 있어서,
    상기 반도체 기판 상부에 콘택홀을 제공하는 구조물을 형성하는 단계는,
    상기 콘택홀에 대한 전처리 세정 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  34. 제33항에 있어서,
    상기 전처리 세정 공정은,
    건식세정 또는 습식세정으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  35. 제34항에 있어서,
    상기 습식세정은,
    HF-last 세정을 적용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  36. 제35항에 있어서,
    상기 HF-last 세정은,
    RNO[(H2SO4+H2O2)->(NH4OH+H2O2)->(HF계열 BOE)] 세정, RNF[(H2SO4+H2O2)->(NH4OH+H2O2)->HF] 세정, RO[(H2SO4+H2O2)->(HF계열 BOE)] 세정, NO[(NH4OH+H2O2)->(HF계열 BOE)] 세정 또는 RF[(NH4OH+H2O2)->HF] 세정을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  37. 제34항에 있어서,
    상기 건식세정은,
    플라즈마 세정 공정으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  38. 제37항에 있어서,
    상기 플라즈마 세정은,
    수소(H2), 수소/질소(H2/N2), 불화질소(NF3), 암모니아(NH3) 또는 CF4 가스를 분위기가스로 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  39. 제33항 내지 제38항 중 어느 한 항에 있어서,
    상기 전처리 세정 공정은,
    상온∼400℃ 범위에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  40. 제34항에 있어서,
    상기 건식세정은,
    수소계열 가스를 이용하여 700℃∼900℃의 고온에서 급속열처리 세정으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
KR1020050034106A 2005-04-25 2005-04-25 고상에피택시 방식을 이용한 반도체소자 및 그의 제조 방법 KR100637690B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020050034106A KR100637690B1 (ko) 2005-04-25 2005-04-25 고상에피택시 방식을 이용한 반도체소자 및 그의 제조 방법
JP2005176986A JP2006310717A (ja) 2005-04-25 2005-06-16 固相エピタキシー方式を用いた半導体素子及びその製造方法
DE102005030065A DE102005030065B4 (de) 2005-04-25 2005-06-27 Festphasenepitaxie verwendendes Halbleiterbauelement und Verfahren zur Herstellung desselben
CNB2005100804244A CN100416819C (zh) 2005-04-25 2005-07-01 使用固相外延的半导体器件及其制造方法
US11/323,779 US20060237766A1 (en) 2005-04-25 2005-12-30 Semiconductor device using solid phase epitaxy and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050034106A KR100637690B1 (ko) 2005-04-25 2005-04-25 고상에피택시 방식을 이용한 반도체소자 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR100637690B1 true KR100637690B1 (ko) 2006-10-24

Family

ID=37068041

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050034106A KR100637690B1 (ko) 2005-04-25 2005-04-25 고상에피택시 방식을 이용한 반도체소자 및 그의 제조 방법

Country Status (5)

Country Link
US (1) US20060237766A1 (ko)
JP (1) JP2006310717A (ko)
KR (1) KR100637690B1 (ko)
CN (1) CN100416819C (ko)
DE (1) DE102005030065B4 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101060685B1 (ko) 2007-11-02 2011-08-31 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법
US8268694B2 (en) 2008-10-13 2012-09-18 Samsung Electronics Co., Ltd. Method of manufacturing a transistor and method of manufacturing a semiconductor device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100603588B1 (ko) * 2004-06-09 2006-07-24 주식회사 하이닉스반도체 낮은 콘택 저항을 갖는 반도체 소자 및 그 제조 방법
JP2008047720A (ja) * 2006-08-17 2008-02-28 Elpida Memory Inc 半導体装置の製造方法
US20090026618A1 (en) * 2007-07-25 2009-01-29 Samsung Electronics Co., Ltd. Semiconductor device including interlayer interconnecting structures and methods of forming the same
US7935632B2 (en) * 2007-11-06 2011-05-03 Chartered Semiconductor Manufacturing, Ltd. Reduced metal pipe formation in metal silicide contacts
US8153501B2 (en) * 2008-03-06 2012-04-10 Toshiba America Electronic Components, Inc. Maskless selective boron-doped epitaxial growth
US8183593B2 (en) * 2009-10-16 2012-05-22 Oracle America, Inc. Semiconductor die with integrated electro-static discharge device
EP2416350A1 (en) * 2010-08-06 2012-02-08 Imec A method for selective deposition of a semiconductor material
US20120261772A1 (en) * 2011-04-15 2012-10-18 Haizhou Yin Semiconductor Device and Method for Manufacturing the Same
JP2015070192A (ja) * 2013-09-30 2015-04-13 サンケン電気株式会社 半導体装置の製造方法、半導体装置
KR20160088293A (ko) * 2013-11-20 2016-07-25 인텔 코포레이션 마이크로전자 트랜지스터 콘택 및 그 제조 방법
TWI620234B (zh) * 2014-07-08 2018-04-01 聯華電子股份有限公司 一種製作半導體元件的方法
US20170160572A1 (en) * 2014-08-25 2017-06-08 Sharp Kabushiki Kaisha Method of producing display panel
US9755047B2 (en) * 2015-10-27 2017-09-05 United Microelectronics Corp. Semiconductor process and semiconductor device
WO2020131296A1 (en) * 2018-12-21 2020-06-25 Applied Materials, Inc. Processing system and method of forming a contact

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04111310A (ja) * 1990-08-30 1992-04-13 Seiko Instr Inc 半導体装置及びその製法
JP3782119B2 (ja) * 1992-07-17 2006-06-07 株式会社東芝 半導体記憶装置
KR0147870B1 (ko) * 1994-10-24 1998-11-02 문정환 반도체 소자의 콘택 전도층 형성방법
US5637518A (en) * 1995-10-16 1997-06-10 Micron Technology, Inc. Method of making a field effect transistor having an elevated source and an elevated drain
JP3443219B2 (ja) * 1995-11-14 2003-09-02 株式会社日立製作所 半導体集積回路装置およびその製造方法
US6969671B2 (en) * 1995-11-14 2005-11-29 Renesas Technology Corporation Semiconductor integrated device and method of fabrication thereof
JP3919921B2 (ja) * 1997-09-26 2007-05-30 三菱電機株式会社 半導体装置
KR100282711B1 (ko) * 1998-05-29 2001-03-02 윤종용 콘택홀 플러그 제조 방법(contact hole plug forming method)
US5893734A (en) * 1998-09-14 1999-04-13 Vanguard International Semiconductor Corporation Method for fabricating capacitor-under-bit line (CUB) dynamic random access memory (DRAM) using tungsten landing plug contacts
KR100363099B1 (ko) * 2001-01-12 2002-12-05 삼성전자 주식회사 주변회로부의 소오스/드레인 영역에 컨택패드를 갖는반도체 장치의 형성방법
US6511905B1 (en) * 2002-01-04 2003-01-28 Promos Technologies Inc. Semiconductor device with Si-Ge layer-containing low resistance, tunable contact
TW533497B (en) * 2002-04-30 2003-05-21 Silicon Integrated Sys Corp Cleaning method of wet cleaning device
JP2004014815A (ja) * 2002-06-07 2004-01-15 Hitachi Ltd 半導体装置及びその製造方法
US7169704B2 (en) * 2002-06-21 2007-01-30 Samsung Electronics Co., Ltd. Method of cleaning a surface of a water in connection with forming a barrier layer of a semiconductor device
KR100475084B1 (ko) * 2002-08-02 2005-03-10 삼성전자주식회사 Ｄｒａｍ 반도체 소자 및 그 제조방법
KR100503519B1 (ko) * 2003-01-22 2005-07-22 삼성전자주식회사 반도체 장치 및 그 제조방법
KR20050011151A (ko) * 2003-07-22 2005-01-29 삼성전자주식회사 금속을 포함하는 전극들로 이루어진 캐패시터를 갖는반도체 소자의 형성방법
US20050130434A1 (en) * 2003-12-15 2005-06-16 United Microelectronics Corp. Method of surface pretreatment before selective epitaxial growth
KR100603588B1 (ko) * 2004-06-09 2006-07-24 주식회사 하이닉스반도체 낮은 콘택 저항을 갖는 반도체 소자 및 그 제조 방법
US7514353B2 (en) * 2005-03-18 2009-04-07 Applied Materials, Inc. Contact metallization scheme using a barrier layer over a silicide layer
KR100635925B1 (ko) * 2005-07-21 2006-10-18 삼성전자주식회사 반도체 장치의 배선 구조물 및 이의 형성 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101060685B1 (ko) 2007-11-02 2011-08-31 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법
US8268694B2 (en) 2008-10-13 2012-09-18 Samsung Electronics Co., Ltd. Method of manufacturing a transistor and method of manufacturing a semiconductor device
KR101487353B1 (ko) * 2008-10-13 2015-01-30 삼성전자주식회사 트랜지스터의 제조 방법, 이에 따라 제조된 트랜지스터, 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치

Also Published As

Publication number Publication date
JP2006310717A (ja) 2006-11-09
DE102005030065A1 (de) 2006-10-26
CN1893055A (zh) 2007-01-10
CN100416819C (zh) 2008-09-03
DE102005030065B4 (de) 2010-05-12
US20060237766A1 (en) 2006-10-26

Similar Documents

Publication Publication Date Title
KR100637690B1 (ko) 고상에피택시 방식을 이용한 반도체소자 및 그의 제조 방법
KR100637689B1 (ko) 고상에피택시 방식을 이용한 반도체소자의 콘택 형성 방법
KR100674971B1 (ko) Ｕ자형 부유 게이트를 가지는 플래시 메모리 제조방법
KR100637101B1 (ko) 에피택셜 스택과 금속층의 이중 구조로 된 콘택플러그를구비하는 반도체소자 및 그의 제조 방법
KR100460066B1 (ko) 반도체소자의 제조방법
US20010040292A1 (en) Semiconductor device having a contact plug formed by a dual epitaxial layer and method for fabricating the same
US20070022941A1 (en) Method of forming a layer and method of manufacturing a semiconductor device using the same
KR100517328B1 (ko) 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법
KR100475025B1 (ko) 반도체소자의 소자분리절연막 형성방법
KR101162258B1 (ko) 반도체소자의 콘택 형성 방법
KR100681208B1 (ko) 이중층 구조의 랜딩플러그콘택을 구비하는 반도체 소자 및그의 제조 방법
KR100466189B1 (ko) 플래시 메모리 셀의 제조 방법
US7026250B2 (en) Method for reducing contact resistance of a semiconductor device
KR100524802B1 (ko) 이중 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법
KR100717811B1 (ko) 반도체 소자의 콘택 형성 방법
KR100744689B1 (ko) 반도체 소자의 콘택 형성 방법
KR100855263B1 (ko) 반도체 소자의 커패시터 제조방법
KR20070035362A (ko) 반도체 소자 및 그 제조방법
KR100955924B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100716653B1 (ko) 고상에피택시 방법을 이용한 반도체소자의 콘택 형성 방법
KR100691937B1 (ko) 반도체 소자의 제조 방법
KR100733428B1 (ko) 반도체 소자의 콘택 제조 방법
KR100494127B1 (ko) 반도체소자의 플러그 형성방법
KR20060126032A (ko) 반도체 소자의 콘택플러그 형성방법
KR20050101608A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee