KR100494127B1 - 반도체소자의 플러그 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 플러그 형성방법에 관한 것으로, 반도체 기판 상에 게이트 산화막, 도핑된 폴리실리콘막 및 하드마스크 절연막의 적층 구조로 이루어진 게이트 라인을 형성하는 단계; 상기 게이트 양측 기판 내에 소오스/드레인 영역을 형성하는 단계; 상기 게이트라인을 포함한 기판 결과물 상에 질화막을 형성하는 단계; 상기 게이트라인 상부와 양측면 및 소오스/드레인 영역 상부면에 질화막이 존재하도록 질화막을 패터닝하는 단계; 상기 기판 결과물 상에 층간절연막을 형성하는 단계; 상기 게이트라인 상부가 노출되도록 층간절연막 및 질화막을 CMP하는 단계; 상기 소오스/드레인 영역이 노출되도록 층간절연막 및 질화막을 식각하여 콘택홀을 형성하는 단계; 및 상기 콘택홀이 매립되도록 비정질폴리실리콘층을 형성하는 단계를 포함하며, 상기 비정질폴리실리콘층은 SiH4 및 AsH3의 반응 기체를 수직반응로 내부로 분사하여 490∼530℃의 온도로 1.0Torr의 압력에서 형성한다.

Description

반도체소자의 플러그 형성방법{Method for forming plug in semiconductor device}

본 발명은 반도체소자의 플러그 형성방법에 관한 것으로, 보다 상세하게는 비소(As)를 도판트로 이용하여 플러그용 폴리실리콘층을 제조하는 반도체소자의 플러그 형성방법에 관한 것이다.

현재 양산중인 고집적 디램소자에서는 플러그용 폴리실리콘층의 도판트로서 인(P)을 저압화학기상증착법(LPCVD)으로 증착하고 있다.

그러나, 도 1에 도시된 바와 같이, 플러그용 폴리실리콘층의 인(P) 도판트는 후속의 열공정을 거치는 동안 열확산에 대한 저항성이 낮아 그 하부에 위치한 소오스/드레인 접합영역으로 열확산하는데, 이는 접합 누설전류를 유발하여 고집적화된 회로선폭을 갖는 디램소자에 치명적인 악영향을 미친다.

즉, 인은 후속 열공정을 거치는 동안 그 하부의 기판내에 형성된 소오스/드레인 접합영역으로 확산하여 접합 누설전류를 유발시켜 트랜지스터 특성을 열화시키는 문제점이 있다.

또한, 플러그용 폴리실리콘층의 하부에 위치한 소오스/드레인 접합영역으로 확산된 인에 의해 플러그용 폴리실리콘층내에 농도구배가 형성되고, 이는 플러그용 폴리실리콘층내의 총 도판트농도를 감소시켜 플러그용 폴리실리콘층의 특성을 열화시키는 문제점이 있다.

따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 플러그용 폴리실리콘층의 도판트로 인을 비소로 대체하여 증착함으로써 접합 누설전류를 감소시켜 트랜지스터 열화현상을 방지하며, 열확산하는 비소 농도를 최소화시킴으로써 플러그용 폴리실리콘층내 비소의 농도구배를 억제하여 전기적특성의 열화현상을 방지할 수 있는 반도체소자의 플러그 형성방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 게이트 산화막, 도핑된 폴리실리콘막 및 하드마스크 절연막의 적층 구조로 이루어진 게이트 라인을 형성하는 단계; 상기 게이트 양측 기판 내에 소오스/드레인 영역을 형성하는 단계; 상기 게이트라인을 포함한 기판 결과물 상에 질화막을 형성하는 단계; 상기 게이트라인 상부와 양측면 및 소오스/드레인 영역 상부면에 질화막이 존재하도록 질화막을 패터닝하는 단계; 상기 기판 결과물 상에 층간절연막을 형성하는 단계; 상기 게이트라인 상부가 노출되도록 층간절연막 및 질화막을 CMP하는 단계; 상기 소오스/드레인 영역이 노출되도록 층간절연막 및 질화막을 식각하여 콘택홀을 형성하는 단계; 및 상기 콘택홀이 매립되도록 비정질폴리실리콘층을 형성하는 단계를 포함하며, 상기 비정질폴리실리콘층은 SiH4 및 AsH3의 반응 기체를 수직반응로 내부로 분사하여 490∼530℃의 온도로 1.0Torr의 압력에서 형성한다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 플러그 형성방법을 설명하기 위한 공정별 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 실리콘기판(100)내에 소자의 활성영역과 분리영역을 정의하는 필드산화막(140)을 형성한다.

그 다음, 도 2b에 도시된 바와 같이, 상기 실리콘기판(100)의 활성영역에 게이트산화막(220)을 형성하고, 도핑 폴리실리콘막(240)과 하드마스크 질화막(260)이 적층되며 그 측벽에 절연물질의 스페이서(280)를 갖는 게이트전극과 게이트전극 에지와 필드산화막(140)사이의 기판내에 불순물이 주입된 소오스/드레인영역(270)을 형성한다.

이어서, 도 2c에 도시된 바와 같이, 상기 실리콘기판(100)의 전면에 도핑 폴리실리콘막, 금속화합물 및 금속중에서 어느 하나를 선택하여 질화막(300)을 증착한 후 활성영역의 마스크를 이용한 사진 및 식각공정을 수행하여 질화막(300)을 패터닝한다.

이로 인해, 게이트전극의 상측면 및 소오스/드레인 접합영역(27) 상부면에만 질화막 패턴(300)이 남는다.

그 다음, 도 2d에 도시된 바와 같이, 상기 실리콘기판(100)의 전면에 USG(Undoped Silicate Glass), BPSG(Boron Phospho Silicate Glass) 또는 SiON물질을 증착하여 층간절연막(320)을 형성한다.

이어서, CMP(Chemical Mechanical Polishing)를 이용한 평탄화공정을 수행하여 게이트전극 상부의 하드마스크 절연막(260)이 드러날때 까지 층간절연막(320) 및 질화막(300)을 연마한다.

그 다음, 상기 결과물의 표면에 형성된 자연산화막(미도시)을 전세정공정을 통해 제거한다. 이때, 세정용액은 산화막 식각용액인 HF, BOE등을 이용한다.

이어서, 도 2e에 도시된 바와 같이, 상기 층간절연막(320)과 질화막(300a)을 선택적으로 식각하여 소오스/드레인영역 부위를 노출시키는 콘택홀(미도시)을 형성한다.

그 다음, 저압화학기상증착법(LPCVD)에 의해 490∼530℃의 증착온도, 1.0 Torr의 증착압력에서 SiH₄ 및 AsH₃의 반응기체를 수직반응로 내부로 분사하여 상기 콘택홀을 포함한 결과물의 상부에 플러그용 비정질폴리실리콘층을 증착한 후 CMP공정에 의해 평탄화시켜 플러그(340)를 형성한다.

여기서, 하부에 증착된 폴리실리콘층 내부의 비소는 폴리실리콘층이 상부에 증착될 때 받는 열에너지로 인해 소오스/드레인 접합영역으로 확산하여 접합누설전류를 유발시킨다.

그러나, 비정질폴리실리콘층의 증착시 이용하는 온도범위인 530℃ 이하의 온도범위를 적용하면 비소확산이 최소화되어 상부에 증착되는 폴리실리콘층과의 비소 농도구배를 최소화할 수 있다.

즉, 상기 증착온도는 비소원자의 열확산에 의한 저항성을 극대화할 수 있는 온도범위이다.

또한, 도판트 형성을 위한 반응기체는 AsH₃를 이용하는데, 비소(As)는 인(P) 보다 큰 원자지름을 가지기 때문에 열확산에 대한 저항성이 상대적으로 높아 열확산을 최소화할 수 있다.

또한, 비정질폴리실리콘층에서는 후속 열공정을 거치는 동안 결정질폴리실리콘층에 비해 상대적으로 결정립성장이 크게 증가하는데, 이러한 결정립을 통해 전자의 평균자유경로가 길어져 플러그용 비정질폴리실리콘층의 면저항이 감소한다.

상술한 바와 같이, 본 발명은 하부의 소오스/드레인 접합영역으로 확산되는 비소농도가 최소화되므로 접합 누설전류를 감소시켜 트랜지스터 열화현상을 억제할 수 있다는 효과가 있다.

또한, 플러그용 비정질폴리실리콘층의 증착시 열확산하는 비소농도를 최소화함으로써 플러그용 비정질폴리실리콘층내의 비소 농도구배를 억제하여 전기적특성의 열화현상을 방지할 수 있다는 효과가 있다.

또한, 현재 양산장비의 가스라인 중 PH₃를 AsH₃로 대체하므로 추가장비의 투자비용을 절감할 수 있다는 효과가 있다.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

도 1은 일반적인 반도체소자의 플러그 형성방법을 설명하기 위한 사진.

도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 플러그 형성방법을 설명하기 위한 공정별 단면도.

(도면의 주요부분에 대한 부호설명)

100 : 실리콘기판 220 : 게이트산화막

240 : 게이트용 폴리실리콘막 260 : 하드마스크 절연막

300, 300a : 질화막 320 : 층간절연막

340 : 플러그

Claims (3)

1. 반도체 기판 상에 게이트 산화막, 도핑된 폴리실리콘막 및 하드마스크 절연막의 적층 구조로 이루어진 게이트 라인을 형성하는 단계;

   상기 게이트 양측 기판 내에 소오스/드레인 영역을 형성하는 단계;

   상기 게이트라인을 포함한 기판 결과물 상에 질화막을 형성하는 단계;

   상기 게이트라인 상부와 양측면 및 소오스/드레인 영역 상부면에 질화막이 존재하도록 질화막을 패터닝하는 단계;

   상기 기판 결과물 상에 층간절연막을 형성하는 단계;

   상기 게이트라인 상부가 노출되도록 층간절연막 및 질화막을 CMP하는 단계;

   상기 소오스/드레인 영역이 노출되도록 층간절연막 및 질화막을 식각하여 콘택홀을 형성하는 단계; 및

   상기 콘택홀이 매립되도록 비정질폴리실리콘층을 형성하는 단계를 포함하며,

   상기 비정질폴리실리콘층은 SiH4 및 AsH3의 반응 기체를 수직반응로 내부로 분사하여 490∼530℃의 온도로 1.0Torr의 압력에서 형성하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
2. 삭제
3. 제 1 항에 있어서, 상기 비정질폴리실리콘층은 비소(As)를 도판트로 이용하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.