KR20040096341A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법개시한다. 개시된 본 발명의 방법은, 소자분리막을 구비한 반도체 기판 상에 게이트를 형성하는 단계와, 상기 게이트의 양측벽에 스페이서를 형성하는 단계와, 상기 기판 결과물에 대해 이온주입을 행하여 스페이서를 포함한 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계와, 상기 게이트 및 접합영역을 덮도록 기판 전면 상에 층간절연막을 증착하는 단계와, 상기 층간절연막을 식각하여 기판 접합영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀에 의해 노출된 기판 표면 상의 이물질이 제거되도록 기판 결과물에 대해 전처리를 수행하는 단계와, 상기 콘택홀 내에 플러그 물질로서 인(P)이 도핑된 실리콘을 형성하는 단계를 포함한다. 본 발명에 따르면, 후속 열 공정에서 콘택 플러그 내의 인(P)이 기판으로 확산됨을 고려해서 접합영역 형성을 위한 이온주입 및 콘택저항을 낮추기 위한 이온주입시 도우즈를 낮추거나, 또는, 이러한 이온주입을 생략함으로써, 콘택저항을 낮추면서도 접합 프로파일의 변동을 억제할 수 있어 소자 특성 및 수율을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콘택 저항을 낮추면서 공정 단순화를 얻기 위한 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 회로 패턴의 크기가 점점 감소되고 있으며, 이러한 경향에 부합해서 우수한 소자 특성을 얻기 위한 다양한 공정 기술들이 적용 및 개발되고 있다. 특히, 소자의 동작 효율을 높이기 위해 콘택 공정에 대한 새로운 공정 기술들이 개발되고 있다.
상기 콘택 공정에 대한 새로운 기술의 요구는 패턴 크기의 미세화가 달성되더라도, 상하부 패턴간의 콘택이 불안정하거나 콘택저항이 증가될 경우, 소자의 신뢰성이 확보되지 못함은 물론 고속 동작이 곤란하기 때문이다.
따라서, 고집적 반도체 소자, 예컨데, 256M 이상의 메모리 소자는 상하부 패턴들간의 안정적인 콘택을 위해, 자기정렬콘택(Self Aligned Contact : 이하, SAC) 공정이 적용되어 제조되고 있다.
상기 SAC 공정은 소정 개의 워드라인들과 상기 워드라인들 사이의 기판 영역을 모두 노출시키는 랜딩 플러그 콘택(landing plug contact)을 형성한 후, 플러그 물질을 증착하고, 그런다음, 워드라인들 사이 각각에 콘택 플러그가 형성되도록 상기 플러그 물질을 연마하는 순으로 진행된다. 이러한 SAC 공정은 상하부 패턴들간의 안정적인 콘택을 이룰 수 있으며, 또한, 수 개의 콘택 플러그를 동시에 형성할 수 있기 때문에 공정 단순화를 얻을 수 있다.
여기서, 상기 플러그 물질로서는 주로 폴리실리콘이 이용되며, 이러한 폴리실리콘은 550∼600℃의 퍼니스에서 소오스 가스로 SiH4 가스를 이용하면서 도펀트로서 PH3 가스를 이용하여 증착한다. 이때, 도펀트인 인(P)의 농도는 1.0∼2.0E20원자/㎤ 정도로 한다.
한편, 랜딩 플러그 콘택의 형성 후, 통상은 HF 또는 BOE 용액을 이용한 습식 세정을 행하고 있지만, 이러한 습식 세정은 폴리실리콘의 증착과 인-시튜(in-situ)로 진행되는 것이 아니므로, 기판과 폴리실리콘 사이의 계면에 미세한 산화막 등으로 인해 소자의 콘택저항이 상승되고, 이로 인해, 소자의 신뢰성 및 수율이 감소되는 것으로 알려져 있다.
이에, 종래에는 플러그 물질로서 선택적 에피택셜 성장(Selective Epitaxial Growth)에 의한 실리콘 에피층을 성장시키는 기술이 제안되었다. 그런데, 이 기술은 800∼1000℃의 비교적 높은 공정 온도를 필요로 하며, 특히, 표면 전처리 공정에 크게 의존하는 기술이므로, 그 이용한 어려움이 있다.
따라서, 최근에는 실리콘 에피층 대신에 저온 화학기상증착(Chemcial Vapor Deposition : CVD)법에 의한 폴리실리콘을 적용하기 위한 연구가 활발하게 진행되고 있다. 상기 저온 CVD에 의한 폴리실리콘은 500∼600℃에서 반응가스로서 SiH4와 H2 가스를 사용하고 도펀트로서 PH3 가스를 사용하여 증착하며, 이때, 도펀트인 인(P)의 농도는 1.0∼2.0E20원자/㎤ 정도로 한다.
그러나, 상기 저온 CVD법에 의한 폴리실리콘 형성방법은, 전술하지는 않았지만, 수소 베이크(H2 bake) 공정을 인-시튜(in-situ) 상태로 폴리실리콘의 증착 전에 진행하여 기판 표면에 있는 산화막 등을 제거함으로써, 콘택저항을 현저히 낮출 수 있는 잇점이 있지만, 폴리실리콘의 형성후에 수행되는 후속 열 공정시 막내에 도핑된 인(P)이 기판 내부로 확산해 들어감으로써 소자의 접합 프로파일(junction profile) 및 트랜지스터 특성에 상당한 변화를 초래하게 되는 등의 단점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 콘택저항을 낮추면서도 인(P)의 확산에 의한 접합 프로파일 및 트랜지스터 특성 변화를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 도펀트인 인(P)의 확산에 의한 접합 프로파일 및 트랜지스터 특성 변화를 방지함으로써 소자 신뢰성 및 수율 저하를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소자분리막
3 : 게이트 4 : 스페이서
5 : 접합영역 6 : 층간절연막
7 : 콘택홀 8 : 콘택 플러그
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리막을 구비한 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트의 양측벽에 스페이서를 형성하는 단계; 상기 기판 결과물에 대해 이온주입을 행하여 스페이서를 포함한 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계; 상기 게이트 및 접합영역을 덮도록 기판 전면 상에 층간절연막을 증착하는 단계; 상기 층간절연막을 식각하여 기판 접합영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀에 의해 노출된 기판 표면 상의 이물질이 제거되도록 기판 결과물에 대해 전처리를 수행하는 단계; 및 상기 콘택홀 내에 플러그 물질로서 인(P)이 도핑된 실리콘을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 접합영역을 형성하기 위한 이온주입은 소망하는 접합영역 농도 보다 낮은 농도를 갖도록 수행한다.
상기 전처리는 수소 베이크, 수소 플라즈마 세정, 또는, 질소/수소 플라즈마 세정으로 수행하며, 그리고, 0∼1000℃의 온도에서 10∼500초간 수행한다.
상기 플러그 물질인 실리콘은 인(P)이 1E19∼3E20원자/㎤의 도우즈로 인-시튜 도핑되도록 형성하며, 또한, 후속 열 공정 후에 도핑된 인(P)이 기판 내의 2.0E17원자/㎤의 지점에서 200∼2000Å의 범위로 확산되도록 형성한다.
본 발명에 따르면, 후속 열 공정에서 콘택 플러그 내의 인(P)이 기판으로 확산됨을 고려해서 접합영역 형성을 위한 이온주입 및 콘택저항을 낮추기 위한 이온주입시 도우즈를 낮추거나, 또는, 이러한 이온주입을 생략함으로써, 콘택저항을 낮추면서도 접합 프로파일의 변동을 억제할 수 있어 소자 특성 및 수율을 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
일반적으로 반도체 제조 공정에서는 접합영역을 형성하고 콘택저항을 낮추기 위해서 게이트 패터닝 후 및 게이트 스페이서 형성 후에 각각 이온주입을 행하며, 이때, 상기 접합영역 형성을 위한 이온주입 공정은 인(P)을 1∼3E13원자/㎠의 도우즈 및 20KeV의 에너지로 이온주입하고, 그리고, 상기 콘택저항을 낮추기 위한 이온주입 공정은 인(P)을 1∼3E13원자/㎠의 도우즈 및 40∼50KeV의 에너지로 이온주입한다. 이러한 이온주입 공정들이 수행된 후, 후속 열 공정을 거치고 나면, 최종 접합 프로파일은 1∼3E18원자/㎤ 수준이 된다.
그런데, 콘택 플러그를 형성하기 위해 수소 베이크와 저온 CVD에 의한 폴리실리콘의 증착을 인-시튜로 진행하고, 후속 열 공정을 거치면, 상기 폴리실리콘 내의 인(P)이 기판 내부, 즉, 기판 접합영역으로 확산되며, 이에 따라, 접합 프로파일이 변동하게 되고, 그래서, 소자 특성 및 제조수율 저하가 초래된다.
따라서, 본 발명은 콘택 플러그 형성을 위해 저온 CVD에 의한 폴리실리콘 증착을 행하되, 후속 열 공정에서 폴리실리콘 내에 도핑된 인(P)이 기판 내부로 확산됨을 고려하여, 이전 공정 단계인 접합영역 형성을 위한 이온주입 및 콘택저항을 낮추기 위한 이온주입 공정시에 도펀트의 도우즈를 낮추거나, 또는, 상기 이온주입 공정들을 생략한다.
이 경우, 콘택저항을 낮출 수 있으면서도 기판 접합영역에서의 접합 프로파일을 적정한 수준으로 유지시킬 수 있으며, 또한, 이온주입 공정의 생략 및 도우즈 감소를 통해서 공정 단순화를 얻을 수 있게 된다.
보다 자세하게, 도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 공지의 공정에 따라 소자분리막(2)과 게이트(3)가 형성된 반도체 기판(1)을 마련한다. 그런다음, 게이트(3)의 양측벽에 스페이서(4)를 형성한 후, 기판 결과물에 대해 소오스/드레인 이온주입을 행하여 상기 스페이서(4)를 포함한 게이트(3) 양측의 기판 표면 내에 접합영역(5)을 형성한다. 이때, 상기 이온주입은 통상의 소오스/드레인 이온주입 공정과 비교해서 상대적으로 낮은 도우즈로 수행한다.
도 1b를 참조하면, 기판 전면 상에 층간절연막(6)을 증착한다. 그런다음, 상기 층간절연막(6)을 식각하여 비트라인 콘택 및 스토리지 노드 콘택을 형성하기 위한 콘택홀(7)을 형성한다.
도 1c를 참조하면, 기판 결과물에 대해 전처리 공정으로 건식 및 습식 세정을 차례로 행하고, 연이어, 수소 베이크를 행하여 콘택홀(7)에 의해 노출된 기판표면에서의 계면 잔류물 및 자연산화막 등의 이물질을 제거한다. 여기서, 상기 수소 베이크는 0∼1000℃의 온도에서 10∼500초간 수행하며, 이러한 수소 베이크 대신에 수소-플라즈마 세정, 질소/수소 플라즈마 세정을 행하는 것도 가능하다.
계속해서, 콘택홀(7)을 매립하도록 저온 CVD 공정으로 폴리실리콘을 증착하고, 이어서, 층간절연막(6)이 노출되도록 상기 폴리실리콘의 표면을 에치백 또는 CMP하여 콘택 플러그(8)를 형성한다. 이때, 상기 폴리실리콘의 증착시에는 인(P)을 1E19∼3E20원자/㎤의 도우즈로 인-시튜 도핑한다. 한편, 플러그 물질로서 폴리실리콘 대신에 비정질 실리콘, 또는, 단결정 실리콘을 증착하는 것도 가능하다.
이후, 소오스/드레인 열처리 및 공지의 후속 공정을 진행하여 반도체 소자를 형성한다.
전술한 바와 같은 공정에 따라 제조되는 본 발명의 반도체 소자는 콘택 플러그 형성 후의 후속 열 공정 완료 후, 콘택 플러그 내의 인(P)은 기판 내의 2.0E17원자/㎤의 지점에서 200∼2000Å의 범위로 확산되며, 이때, 이전 공정인 접합영역 형성을 위한 이온주입 및 콘택저항을 낮추기 위한 이온주입 공정에서 플러그로부터 확산되는 인(P)의 농도를 고려하여 그 도우즈를 낮추거나, 또는, 이온주입 공정 자체를 생략하였으므로, 접합 프로파일은 원하는 수준을 유지할 수 있게 된다.
따라서, 본 발명의 반도체 소자는 콘택저항을 낮추면서도 접합 프로파일의 변동이 억제됨으로써 신뢰성 및 수율을 향상시킬 수 있다.
이상에서와 같이, 본 발명은 후속 열 공정에서 콘택 플러그 내의 인(P)이 기판으로 확산됨을 고려해서 접합영역 형성을 위한 이온주입 및 콘택저항을 낮추기 위한 이온주입시 도우즈를 낮추거나, 또는, 이러한 이온주입을 생략함으로써, 콘택저항을 낮추면서도 접합 프로파일의 변동을 억제할 수 있어 소자 특성 및 수율을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 소자분리막을 구비한 반도체 기판 상에 게이트를 형성하는 단계;상기 게이트의 양측벽에 스페이서를 형성하는 단계;상기 기판 결과물에 대해 이온주입을 행하여 스페이서를 포함한 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계;상기 게이트 및 접합영역을 덮도록 기판 전면 상에 층간절연막을 증착하는 단계;상기 층간절연막을 식각하여 기판 접합영역을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀에 의해 노출된 기판 표면 상의 이물질이 제거되도록 기판 결과물에 대해 전처리를 수행하는 단계; 및상기 콘택홀 내에 플러그 물질로서 인(P)이 도핑된 실리콘을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 접합영역을 형성하기 위한 이온주입은 소망하는 접합영역 농도 보다 낮은 농도를 갖도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 전처리는 수소 베이크, 수소 플라즈마 세정, 질소/수소 플라즈마 세정으로 구성된 그룹으로부터 선택되는 어느 하나의 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 전처리는 0∼1000℃의 온도에서 10∼500초간 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 플러그 물질인 실리콘은 인(P)이 1E19∼3E20원자/㎤의 도우즈로 인-시튜 도핑된 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 플러그 물질인 실리콘은 후속 열 공정 후에 도핑된 인(P)이 기판 내의 2.0E17원자/㎤의 지점에서 200∼2000Å의 범위로 확산되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020030029320A KR20040096341A (ko) | 2003-05-09 | 2003-05-09 | 반도체 소자의 제조방법 |
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ID=37375078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030029320A KR20040096341A (ko) | 2003-05-09 | 2003-05-09 | 반도체 소자의 제조방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190096535A (ko) | 2018-02-09 | 2019-08-20 | (주)로신시스텍 | 수영장의 물 배출구조 |
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2003
- 2003-05-09 KR KR1020030029320A patent/KR20040096341A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20190096535A (ko) | 2018-02-09 | 2019-08-20 | (주)로신시스텍 | 수영장의 물 배출구조 |
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