KR20050104228A - 반도체 소자의 콘택플러그 형성방법 - Google Patents

반도체 소자의 콘택플러그 형성방법 Download PDF

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Abstract

본 발명은 SPE(Solid Phase Epitaxy) 방법을 이용한 반도체 소자의 콘택플러그 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 콘택플러그 형성방법은, 실리콘기판 상에 스페이서를 구비한 게이트들을 형성하는 단계와, 상기 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계와, 상기 게이트들을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 게이트들 사이의 접합영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 층간절연막 상에 SPE 방법에 따라 비도핑된 에피택셜-실리콘 및 비정질-실리콘을 성장시키는 단계와, 상기 기판 결과물을 열처리하여 비도핑된 비정질-실리콘을 비도핑된 에피택셜-실리콘으로 재성장시키는 단계와, 상기 게이트 상부의 비도핑된 에피택셜-실리콘을 제거하는 단계와, 상기 기판 접합영역 상의 비도핑된 에피택셜-실리콘 내에 인(P)을 도핑하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 콘택플러그 형성방법{Method for forming contact plug of semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, SPE (Solid Phase Epitaxy) 방법을 이용한 콘택플러그 형성방법에 관한 것이다.

반도체 소자의 고집적화에 따라 소자 크기가 점점 작아지는 추세에서, 기판 콘택 영역이 많은 영향을 받고 있다. 즉, 반도체 소자의 고집적화에 따른 소형화로 인해 콘택 면적이 감소되고 있는 바, 콘택저항 증가 및 동작전류의 감소 현상이 나타나고 있고, 이로 인해, 반도체 소자의 tWR 불량 및 리프레쉬 특성 저하와 같은 소자 열화(degradation) 현상이 나타나고 있다.

이러한 상황에서 소자의 콘택저항을 낮추고 동작전류를 향상시키고자 기존에는 기판 접합영역의 도펀트 농도를 높이거나 플러그 물질인 폴리-실리콘 내의 도펀트농도를 높이는 방법이 이용되어 왔다. 여기서, 상기 폴리-실리콘은 500∼600℃의 배치 타입 퍼니스(batch type furnace)에서 소오스 가스로 SiH4 가스, 그리고, 도펀트 가스로 PH3 가스를 이용하여 증착하며, 이때, 도펀트인 인(P)의 농도는 0.1∼3.0E20원자/㎤ 정도로 하고 있다.

그러나, 이와 같이 접합영역의 도펀트 농도나 폴리-실리콘 내의 도핑 농도를 높이면, 오히려 소자의 리프레쉬 특성이 저하되는 것으로 알려져 있다.

또한, 폴리-실리콘을 증착할 때, 증착 전 HF 또는 BOE 용액을 이용한 익스-시튜(ex-situ) 습식 세정과 세정후 대기압하에서 퍼니스에 로딩될 때 존재하는 수십 ppm 정도의 산소 농도에 의해 기판과 폴리-실리콘 사이의 계면에 미세 산화막이 형성되는 바, 이러한 미세 산화막으로 인해 콘택저항이 증가된다.

결국, 플러그 물질로 폴리-실리콘을 이용하는 방법으로는 반도체 소자의 고집적화 및 소형화되는 추세에 부응해서 콘택저항을 낮추고 소자 특성을 개선함에 한계에 부딪히고 있다.

이에, 상기한 문제를 극복하고자 싱글-타입(single-type) CVD 장비에서 플러그 물질을 성장시키는 에피택셜-실리콘(epitaxial-Si) 성장법이 개발되었다.

이러한 에피택셜-실리콘 성장법은 선택성이 있는 SEG(Silicon Epitaxial Growth) 방법과 선택성이 없는 SPE(Solid Phase Epitaxy) 방법의 두 가지로 구분될 수 있으며, 상기 SEG 및 SPE 방법 모두 실리콘 증착 전에 인-시튜(in-situ) 상태로 850℃ 정도에서 수소-베이크 공정을 진행함으로써 계면의 미세 산화막을 제거할 수 있는 바, 콘택저항의 감소를 얻을 수 있다.

여기서, 상기 SEG 방법은 SiH4/PH3 가스를 사용하여 800∼850℃ 정도의 온도에서 인(P)이 도핑된 실리콘을 성장시켜 에피택셜-실리콘을 형성하며, 상기 SPE 방법은 SiH4/PH3 가스를 사용하여 500∼650℃의 온도범위에서 1E19∼1E20 원자/㎤의 비교적 낮은 인(P) 도핑 농도를 갖는 비정질-실리콘을 성장시킨 후에 이렇게 초기 성장된 비정질-실리콘을 연이어 500∼650℃ 및 질소분위기에서 30분 내지 10시간 동안 저온 열공정을 통해 재성장시켜 에피택셜-실리콘을 형성한다.

그러나, 상기 두 방법 모두 수소-베이크를 통해 실리콘 증착 전 계면의 미세 산화막을 제거할 수 있다는 잇점은 있으나, 이로인해, 도핑된 인(P)이 후속 열공정에 의해 쉽게 실리콘기판으로 깊이 확산함으로써 트랜지스터 특성을 상당히 변동 및 열화시킬 수 있다.

도 1은 PH3 가스 유량에 따른 인(P)의 확산 깊이 증가 경향을 보여주는 그래프로서, 보여지는 바와 같이, PH3의 가스 유량의 증가에 따른 인(P)의 도핑 농도가 증가됨에 따라 인(P)의 확산 깊이가 깊어짐을 볼 수 있다.

또한, 도핑되는 인(P)은 에피택셜-실리콘의 증착속도를 낮출 뿐만 아니라 막 내부에 전위(dislocation), 트윈(twin) 및 적층 결점(stacking fault) 등과 같은 많은 결함(defect)들을 유발하기 때문에 양질의 에피택셜-실리콘을 얻는데 어려움이 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 막 내에 도핑되는 인(P)의 확산에 기인하는 트랜지스터 특성 저하 및 결함 유발을 방지할 수 있는 반도체 소자의 콘택플러그 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판 상에 스페이서를 구비한 게이트들을 형성하는 단계; 상기 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계; 상기 게이트들을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 게이트들 사이의 접합영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 층간절연막 상에 SPE(Solid Phase Epitaxy) 방법에 따라 비도핑된 에피택셜-실리콘 및 비정질-실리콘을 성장시키는 단계; 상기 기판 결과물을 열처리하여 비도핑된 비정질-실리콘을 비도핑된 에피택셜-실리콘으로 재성장시키는 단계; 상기 게이트상부의 비도핑된 에피택셜-실리콘을 제거하는 단계; 및 상기 기판 접합영역 상의 비도핑된 에피택셜-실리콘 내에 인(P)을 도핑하는 단계를 포함하는 반도체 소자의 콘택플러그 형성방법을 제공한다.

여기서, 상기 인(P)은 1E19∼1E20 원자/㎤의 농도를 갖도록 이온주입으로 도핑한다.

또한, 전술한 본 발명에 따른 반도체 소자의 콘택플러그 형성방법은, 상기 콘택홀을 형성하는 단계 후, 그리고, 상기 비도핑된 에피택셜-실리콘 및 비정질-실리콘을 성장시키는 단계 전, 상기 콘택홀에 의해 노출된 기판 접합영역의 표면에 대해 습식세정 및 건식세정으로 이루어진 전처리 공정을 수행하는 단계를 더 포함하며, 이때, 상기 건식세정은 상온부터 400℃의 온도범위에서 수소 가스 또는 수소/질소 혼합가스가 사용된 플라즈마 공정으로 진행한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적 원리를 설명하면 다음과 같다.

매우 깨끗한 실리콘 계면을 갖는 콘택홀 내에 기존 SPE 방법에 따라 인(P)이 도핑된 실리콘을 성장시킬 경우, 에피택셜-실리콘은 콘택홀내 거의 절반 가까이 성장되고, 나머지 상부는 비정질-실리콘으로 채워진다. 이와같은 기판 결과물에 대해 퍼니스에서 약 600℃의 온도로 1시간 정도 후속 열처리를 진행하면, 비정질-실리콘이 에피택셜-실리콘으로 재성장하여 콘택홀은 에피택셜-실리콘으로 채워진다.

그런데, 이 경우에는 인(P)이 초기 에피택셜-실리콘 및 비정질-실리콘의 증착 속도를 낮출 뿐만 아니라 결함을 유발하게 되고, 특히, 상기 인(P)이 후속 열공정시 기판 내부로 확산해 들어감으로써 소자 특성 저하를 유발시키게 된다.

이에, 본 발명은 SPE 방법에 따라 에피택셜-실리콘을 형성하되 인(P)을 도핑하지 않은 상태로 상기 에피택셜-실리콘을 형성하며, 그리고나서, 에피택셜-실리콘에 대한 에치백 또는 CMP(Chemical Mechanical Polishing)를 수행한 후 잔류된 에피택셜-실리콘 내에 상기 인(P)을 적절한 도핑 농도로 이온주입한다.

이렇게 하면, 에피택셜-실리콘을 성장시킬 때 인(P)을 도핑하지 않고 진행하는 것으로 인해 에피택셜-실리콘의 증착속도를 증가시켜 후속 열공정시 콘택홀 내부를 에피택셜-실리콘으로 완전히 채울 수 있을 뿐만 아니라, 성장되는 에피택셜 -실리콘에서의 결함들을 상당히 감소시켜서 양질의 에피택셜-실리콘을 얻을 수 있게 된다. 또한, 에피택셜-실리콘의 에치백 또는 CMP 후에 인(P)을 이온주입으로 도핑한 경우는 후속 열공정에 의해 인(P)이 기판으로 확산할지라도 기판 내부로 깊이 확산하는 것이 아니라 기판 표면에 얇게 확산됨으로써 트랜지스터 특성 열화없이 소자의 콘택저항만을 낮출 수 있고, 그래서, 소자 특성 및 신뢰성도 향상시킬 수 있게 된다.

자세하게, 도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 콘택플러그 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 소자분리막(22)이 형성된 실리콘기판(21) 상에 공지의 공정에 따라 게이트들(23)를 형성한다. 이때, 상기 게이트(23)는 게이트절연막과, 폴리실리콘막과 금속실리사이드막의 적층막으로된 게이트도전막, 및 하드마스크막의 적층 구조로 형성한다.

다음으로, 기판 전면 상에 절연막을 증착한 후, 이를 블랭킷 식각하여 게이트(23)의 양측벽에 스페이서(24)를 형성한다. 그런다음, 기판 결과물에 대해 소오스/드레인 이온주입을 수행하여 상기 스페이서를 포함한 게이트(23) 양측의 기판 표면 내에 접합영역(25)을 형성한다.

도 2b를 참조하면, 상기 단계까지의 기판 결과물 상에, 예컨데, BPSG막으로 이루어진 층간절연막(26)을 증착한 후, 공지의 SAC(Self-Aligned Contact) 공정에 따라 상기 층간절연막(26)을 식각하여 비트라인 콘택 및 스토리지 노드 콘택을 형성하기 위한 콘택홀(27)을 형성한다. 그런다음, 콘택 계면의 이물질 및 미세 산화막 등을 제거하기 위해 상기 기판 결과물에 대해 전처리(pretreatment) 공정을 수행한다.

여기서, 상기 전처리 공정은 익스-시튜(ex-situ) 습식세정 및 건식세정으로 진행하며, 상기 건식세정은 상온부터 400℃의 온도범위에서 수소 가스 또는 수소/질소 혼합가스를 이용한 플라즈마 공정으로 진행한다.

다음으로, 콘택홀(27)을 포함한 층간절연막(26) 상에 SPE 방법에 따라 450∼650℃의 온도범위에서 실리콘(28, 29)을 성장시킨다. 여기서, 상기 실리콘(28, 29)의 성장시, 콘택홀(27)의 하부는 에피택셜-실리콘(28)이 성장되며, 그 위로는 비정질-실리콘(29)이 성장된다.

이때, 본 발명은 상기 에피택셜-실리콘(28) 및 비정질-실리콘(29)을 종래와는 달리 인(P)이 도핑되지 않은 상태로 성장시킨다. 이 경우, 상기 에피택셜-실리콘(28) 및 비정질-실리콘(29)의 증착 속도가 종래 보다 증가되므로, 콘택홀(27)은 상기 비정질-실리콘(29)으로 완전히 덮혀지게 된다. 또한, 에피택셜-실리콘(28) 및 비정질-실리콘(29)은 인(P)이 도핑되지 않은 상태로 성장되므로, 상기 인(P) 도핑에 기인하는 전위(dislocation), 트윈(twin) 및 적층 결점(stacking fault) 등과 같은 많은 결함(defect)들은 유발되지 않는다.

한편, 상기 에피택셜-실리콘(28) 및 비도핑된 비정질-실리콘(29)의 성장은 LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PECVD(Plasma Enhanced CVD), UHVCVD(Ultra High Vaccum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosph-ere Pressure CVD) 또는 MBE(Molecular Beam Epitaxy) 등의 장비로 증착한다.

도 2c를 참조하면, 에피택셜-실리콘 및 비정질-실리콘이 성장된 기판 결과물에 대해 대략 퍼니스에서 600℃의 온도로 1시간 정도 후속 열처리를 진행하고, 이를 통해, 에피택셜-실리콘이 계속 성장되도록 하는 것에 의해 비정질-실리콘을 에피택셜-실리콘(28)으로 재성장시킨다. 그런다음, 게이트(23) 상부의 비도핑된 에피택셜-실리콘(28) 및 잔류된 비정질-실리콘을 에치백 또는 CMP 공정을 통해 제거한다.

도 2d를 참조하면, 콘택홀(27) 내의 에피택셜-실리콘(29) 내에 1E19∼1E20 원자/㎤의 농도를 갖도록 인(P)을 이온주입으로 도핑하고, 이 결과로서, 본 발명의 콘택플러그(30)를 형성한다.

여기서, 상기 이온주입으로 도핑된 인(P)은 후속 열공정이 진행되는 동안 기판 내부로 깊이 확산되지 않으며, 다만 기판 표면에 얇게 확산되어 트랜지스터의 특성 열화없이 콘택저항을 낮추도록 역할한다.

이상에서와 같이, 본 발명은 SPE 방법에 따라 에피택셜-실리콘을 형성하되, 인을 도핑하지 않은 상태로 형성한 후에 후속에서 콘택 영역내 에피택셜-실리콘 내에 적절한 도핑 농도로 인(P)을 이온주입함으로써, 에피택셜-실리콘의 증착속도를 높일 수 있음은 물론 막 내의 결함 발생을 억제시킬 수 있고, 또한, 기판 내부로의 인(P)의 확산을 방지할 수 있어서 트랜지스터 특성 저하를 방지할 수 있다.

따라서, 본 발명은 콘택저항을 감소시킬 수 있을 뿐만 아니라 소자 특성 및 신뢰성을 향상시킬 수 있다.

이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있으며, 그러므로, 이하 특허청구범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

도 1은 PH3 가스 유량에 따른 인(Phosphorous)의 확산 깊이 증가 경향을 보여주는 그래프.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 콘택플러그 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

21 : 실리콘기판 22 : 소자분리막

23 : 게이트 24 : 스페이서

25 : 접합영역 26 : 층간절연막

27 : 콘택홀 28 : 에피-실리콘

29 : 비정질-실리콘 30 : 콘택플러그

Claims (5)

  1. 실리콘기판 상에 스페이서를 구비한 게이트들을 형성하는 단계;
    상기 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계;
    상기 게이트들을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 게이트들 사이의 접합영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 층간절연막 상에 SPE(Solid Phase Epitaxy) 방법에 따라 비도핑된 에피택셜-실리콘 및 비정질-실리콘을 성장시키는 단계;
    상기 기판 결과물을 열처리하여 비도핑된 비정질-실리콘을 비도핑된 에피택셜-실리콘으로 재성장시키는 단계;
    상기 게이트 상부의 비도핑된 에피택셜-실리콘을 제거하는 단계; 및
    상기 기판 접합영역 상의 비도핑된 에피택셜-실리콘 내에 인(P)을 도핑하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  2. 제 1 항에 있어서, 상기 콘택홀을 형성하는 단계 후, 그리고, 상기 비도핑된 에피택셜-실리콘 및 비정질-실리콘을 성장시키는 단계 전,
    상기 콘택홀에 의해 노출된 기판 접합영역의 표면에 대해 전처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  3. 제 2 항에 있어서, 상기 전처리 공정은 습식세정과 건식세정으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  4. 제 3 항에 있어서, 상기 건식세정은 상온부터 400℃의 온도범위에서 수소 가스 또는 수소/질소 혼합가스가 사용된 플라즈마 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  5. 제 1 항에 있어서, 상기 인(P)은 1E19∼1E20 원자/㎤의 농도를 갖도록 이온주입으로 도핑하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
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