KR100716653B1 - 고상에피택시 방법을 이용한 반도체소자의 콘택 형성 방법 - Google Patents

고상에피택시 방법을 이용한 반도체소자의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 기본적으로 모든 전처리 세정을 건식세정 방법으로 진행하므로써 더 낮은 콘택저항과 아울러 소자의 신뢰성 및 수율도 충분히 확보할 수 있는 반도체소자의 콘택 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 콘택 형성 방법은 반도체기판 상부에 콘택홀을 형성하는 단계, 적어도 두 번의 건식세정(유기오염물 제거를 위한 1차 건식세정과 자연산화막 제거를 위한 2차 건식세정을 차례로 진행)을 통해 상기 콘택홀 내부를 전처리하는 단계, 상기 콘택홀을 채울때까지 전면에 콘택물질층을 형성하는 단계, 및 상기 콘택물질층의 일부를 선택적으로 제거하여 상기 콘택홀 내부에 콘택층을 형성하는 단계를 포함하고, 상술한 본 발명은 두번의 건식 세정을 통해 콘택 전처리 세정을 진행하므로써 유기오염물과 자연산화막의 제거효율을 향상시켜 반도체 소자의 콘택저항을 낮출 뿐만 아니라 신뢰성 및 수율도 향상시킬 수 있다. 더불어, 본 발명은 SPE 방식을 이용하여 콘택층을 형성하므로 저온증착이 가능하고, 저농도의 도핑농도로도 충분히 콘택저항을 확보할 수 있는 효과가 있다.
콘택, 건식세정, 고상에피택시, SPE, 유기오염물, 자연산화막

Description

고상에피택시 방법을 이용한 반도체소자의 콘택 형성 방법{METHOD FOR FORMING CONTACT OF SEMICONDUCTOR DEVICE USING SOLID PHASE EPITAXY}

도 1a는 종래기술에 따른 610℃에서 진행한 SPE 방식으로 형성한 콘택물질의 투과전자현미경 결과,

도 1b는 종래기술에 따른 SPE 방식으로 형성한 콘택물질에 대해 후속 열처리한 후 전체 콘택내의 비정질실리콘이 에피택셜실리콘으로 재성장한 것을 보여주는 결과,

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 콘택 형성 방법을 도시한 공정 단면도,

도 3은 본 발명의 건식세정(플라즈마-N2/H2)의 유무에 따른 유기오염물의 농도를 비교한 도면.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 소자분리막

23 : 게이트절연막 24 : 게이트전극

25 : 게이트하드마스크 26 : 게이트스페이서

27 : 접합층 28 : 층간절연막

30 : 에피택셜실리콘 31 : 비정질실리콘

100 : 셀랜딩플러그콘택

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 콘택 형성 방법에 관한 것이다.

반도체 소자가 점점 고직접화되는 상황에서, DRAM의 콘택 형성도 많은 영향을 받고 있다. 즉, 반도체 소자가 점점 소형화, 고직접화 되면서 콘택면적이 점점 감소하므로 콘택저항(contact resistance)의 증가 및 동작전류(drive current)의 감소 현상이 나타나고 있고 이로 인해 반도체 소자의 tWR(write recovery time) 불량 등과 같은 소자 열화(degradation) 현상이 나타나고 있다. 이런 상황에서 소자의 콘택저항을 낮추고 동작전류를 향상시키고자, 실리콘 기판의 접합 부분의 도펀트 농도를 높이거나 현재 사용중인 폴리실리콘(batch-type furnace에서 증착, 500~600℃, SiH4/PH3 가스 사용, 인(Phosphorus) 농도 0.1∼3.0E20atoms/cm3) 내의 도펀트인 인(phosphorus) 농도를 높이는 방법을 사용 중이나, 과도하게 높일 경우 오히려 소자의 데이터리텐션타임(data retention time) 특성을 저하시키는 경향이있다.

폴리실리콘 증착시 대기압 하에서 퍼니스(furnace)에 로딩될 때 존재하는 산소 농도(대략 수십 ppm)에 의해 폴리실리콘과 실리콘 기판 사이 계면에 미세 산화막이 형성되고 있어 이것이 소자의 콘택저항을 증가시키는 한 원인이 되고 있다. 이러한 폴리실리콘을 계속 적용 시, 앞으로 반도체 소자가 계속 고직접화되는 추세에 따라 콘택저항을 낮추고 소자의 특성을 향상시키기 어려운 상황이다.(도 1a 참조)

이상과 같은 문제점들을 극복하고 소자의 콘택저항을 낮출 뿐만 아니라 소자 특성을 향상시키고자 개발되고 있는 것이 에피탁셜 실리콘(epitaxial-Si)이다. 그 중에서도 SEG(selective epitaxial growth)가 활발히 연구개발되고 있지만, 이것은 고온(high temperature, 850℃) 공정이므로 반도체 소자의 셀과 접합(Cell/junction)의 특성을 매우 열화시키므로 현재 저온(low temperature) SEG 개발에 많은 노력을 기울이고 있다.

그러나, 기존 반도체 소자 제조 공정에 그대로 적용하면서 저온증착이 가능하고, 저농도의 도핑농도로도 충분히 기존 폴리실리콘의 문제점을 극복할 수 있는 SPE(Solid phase epitaxy) 공정이 있다.

SPE 공정을 이용하는 경우, 초기에 SiH4/PH3 가스를 사용하여 500℃∼650℃의 온도에서 인 도핑은 비교적 낮은 1E18∼1E22atoms/cm3의 농도를 갖는 비정질실리 콘으로 형성된다. 이렇게 초기에 증착된 비정질실리콘은 바로 이어 비교적 저온에서의 열공정(대략 500℃∼650℃, 10시간∼30분, 질소분위기)을 진행하면 기판 계면에서부터 에피택셜실리콘이 콘택상부 영역으로 재성장하게 된다. 여기서, 10시간∼30분으로 기재한 이유는, 온도가 낮을수록 증착하는 시간은 오래 걸리기 때문이다.

도 1a는 종래기술에 따른 610℃에서 진행한 SPE 방식으로 형성한 콘택물질의 투과전자현미경 결과이며, 도 1b는 종래기술에 따른 SPE 방식으로 형성한 콘택물질에 대해 후속 열처리한 후 전체 콘택내의 비정질실리콘이 에피택셜실리콘으로 재성장한 것을 보여주는 결과이다.

도 1a를 참조하면, SPE 방식을 이용하여 콘택물질을 형성하는 경우에 반도체기판의 표면에서는 에피택셜실리콘(a)이 성장되고 나머지 콘택홀에는 비정질실리콘(b)이 형성된다.

이와 같이 에피택셜실리콘과 비정질실리콘이 모두 존재하는 상태에서 후속 열처리를 진행하면, 도 1b에 도시된 것처럼, 에피택셜실리콘(a)과 비정질실리콘(b)이 모두 에피택셜실리콘(a', a")으로 재성장하게 된다.

상기 SPE 공정을 이용하여 에피택셜실리콘을 형성하기 위해서는 전처리 공정으로 세정(cleaning) 공정이 매우 중요하다. 즉, 에피택셜실리콘을 성장시키기 위해서는 먼저 기판 표면을 완벽하게 깨끗하게 해야 하기 때문이다. 따라서 에피택셜실리콘을 성장시키기 전에 다양한 건식(dry) 세정 및 습식(wet) 세정이 행해지고 있다.

예를 들면, 건식세정으로는 저온 플라즈마 세정 및 고온 수소-베이크(H2-bake), 그리고 습식세정으로는 불산라스트(HF-last) 세정이 주로 활용되고 있다. 최근에는 콘택 전처리 세정으로서 양산 제품에 적용되고 있는 세정 공정의 경우, 먼저 습식세정(SPM=piranha, H2S04:H2O2=50:1, 80∼90℃)으로 유기오염물(organic contaminant)을 제거한 후 건식세정(NF3/N2/NH3 Cleaning + 100℃ heating 또는 HF/N2/H2 Cleaning + 200℃ heating)을 진행하여 자연산화막을 제거함으로써 표면을 매우 깨끗하게 해주는 방법이 사용되고 있다.

그러나, 위와 같은 세정의 경우, 습식세정과 건식세정 간의 차이들(예를 들면, 세정 시간 및 세정 후의 표면특성 차이)을 개선할 필요가 있고, 또한 습식세정과 건식세정을 각각 따로 엑시튜(ex-situ)로 공정을 진행하고 있기 때문에 이에 대한 공정 단순화 및 공정진행 용이성을 확보할 필요가 있다.

결론적으로 더 나은 전처리 세정 방법으로 콘택을 형성함으로써 더 낮은 콘택저항과 아울러 소자의 신뢰성 및 수율도 충분히 확보할 필요가 있다.

본 발명은 상기한 종래기술의 전처리 세정(습식세정+건식세정)의 문제점을 해결하기 위해 제안된 것으로, 기본적으로 모든 전처리 세정을 건식세정 방법으로 진행하므로써 더 낮은 콘택저항과 아울러 소자의 신뢰성 및 수율도 충분히 확보할 수 있는 반도체소자의 콘택 형성 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 콘택 형성 방법은 반도체기판 상부에 콘택홀을 형성하는 단계, 적어도 두 번의 건식세정을 통해 상기 콘택홀 내부를 전처리하는 단계, 상기 콘택홀을 채울때까지 전면에 콘택물질층을 형성하는 단계, 및 상기 콘택물질층의 일부를 선택적으로 제거하여 상기 콘택홀 내부에 콘택층을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 전처리는 유기오염물 제거를 위한 1차 건식세정과 자연산화막 제거를 위한 2차 건식세정을 차례로 진행하는 것을 특징으로 하고, 상기 1차 건식세정은 수소와 질소의 혼합가스를 이용한 리모트플라즈마처리 방식으로 진행하는 것을 특징으로 하며, 상기 2차 건식세정은 NF3, HF, N2 또는 H2 중에서 선택된 적어도 두가지 이상의 가스가 혼합된 혼합가스로 진행하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 콘택 형성 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상부에 소자간 분리를 위한 소자분리(isolation) 공정을 실시하여 소자분리막(22)을 형성한 후, 반도체기판(21)의 선택된 영역 상에 게이트절연막(23), 게이트전극(24), 게이트하드마스크(25)의 순서로 적층된 게이트패턴을 형성한다.

이어서, 게이트패턴을 포함한 반도체기판(21) 상에 절연막을 증착한 후 전면식각하여 게이트패턴의 양측벽에 접하는 게이트스페이서(26)를 형성한다. 이때, 게이트하드마스크(25)와 게이트스페이서(26)는 후속 층간절연막과 식각선택비를 갖는 물질을 이용하되, 층간절연막이 실리콘산화막인 경우 실리콘질화막(silicon nitride)을 이용한다.

다음에, 게이트패턴 사이에 노출된 반도체기판(21)에 공지된 이온주입법을 이용하여 트랜지스터의 소스/드레인 역할을 수행하는 접합층(27)을 형성한다. 여기서, 접합층(27)은 LDD(Lightly Doped Drain) 구조일 수 있고, 비소(As)와 같은 n형 도펀트 또는 보론(Boron)과 같은 p형 도펀트가 이온주입되어 있다.

다음에, 게이트패턴을 포함한 반도체기판(21) 상에 층간절연막(Inter Layer Dielectric; ILD)(28)을 증착한다. 이때, 층간절연막(28)은 산화물을 이용하는데, BPSG, USG, TEOS, PSG 또는 BSG 중에서 선택되는 실리콘산화막계 물질을 이용한다.

다음에, 게이트패턴의 상부가 드러날때까지 층간절연막(28)을 CMP 공정을 통해 평탄화시킨다. 이어서, 포토/식각 공정, 즉 감광막 도포, 노광 및 현상을 통해 콘택마스크를 형성한 후 콘택마스크(도시 생략)를 식각마스크로 층간절연막(28)을 식각하여 셀랜딩플러그콘택을 위한 콘택홀(29)을 형성한다.

이때, 초고집적소자에서는 하부층과의 포토/식각 공정마진이 부족하므로 층간절연막(28)을 게이트하드마스크(25) 및 게이트스페이서(26)와 식각선택비가 좋은 조건에서 자기정렬콘택식각(Self Aligned Contact; SAC)을 진행한다. 이에 따라 포 토공정에 의해 노출된 층간절연막(28)인 실리콘산화막계 물질은 빠른 속도로 식각되지만, 게이트하드마스크(25) 및 게이트스페이서(26)인 실리콘질화막의 식각속도는 느리므로 게이트패턴의 상부 또는 측벽의 실리콘질화막은 어느 정도 보호되면서 반도체기판(21)의 접합층(27)을 노출시킨다.

한편, 층간절연막(28)을 식각하여 형성된 콘택홀(29)의 측벽 및 저면에는 유기오염물(도시되지 않음)이 잔류하며, 또한, 콘택홀(29)이 형성되면서 노출된 접합층(27)의 표면에는 자연산화막이 형성된다. 유기오염물은 소자의 누설 전류 특성을 저하시키며, 자연산화막은 콘택 저항을 증가시켜 소자의 전기적 특성을 저하시키는 요인이 된다.

이와 같은 유기오염물 및 자연산화막을 제거하기 위해서 본 발명은 도 2b에 도시된 바와 같이, 콘택 전세정(Pre-cleaning) 공정을 두번의 건식세정으로 진행한다. 즉, 1차 건식세정을 통해 유기오염물을 제거하고, 2차 건식세정을 통해 자연산화막을 제거한다. 이러한 1차 및 2차 건식세정을 통해 습식세정과 건식세정의 순서로 진행하는 세정에 비해 유기오염물 제거효과 및 자연산화막 제거효과를 더욱 증가시킬 수 있다.

자세히 살펴보면 다음과 같다.

먼저, 1차 건식세정은, 저온 세정방법인 플라즈마-N2/H2 건식세정이다. 상기 플라즈마-N2/H2 건식세정은, 질소와 수소의 혼합가스(N2/H2)를 이용한 리모트플라즈마(Remote plasma) 방식의 건식세정방법으로서, 유기오염물을 제거한다.

예컨대, 플라즈마-N2/H2 건식세정시 세정온도는 상온 내지 400℃(바람직하게는 200℃ 전후)에서 사용한다.

또한, 플라즈마-N2/H2 건식세정으로 자연산화막을 제거할 수도 있다.

다음으로, 2차 건식세정은, NF3, HF, N2 또는 H2 중에서 선택된 적어도 두가지 이상의 가스가 혼합된 혼합가스를 사용하여 자연산화막을 제거한다. 예컨대, 2차 건식세정은 NF3/N2/H2의 혼합가스를 사용하거나, 또는 HF/N2/H2의 혼합가스를 사용하며, 2차 건식세정도 상온 내지 400℃의 저온에서 진행하므로써 자연산화막의 제거효율을 높인다.

상술한 바와 같이, 본 발명은 콘택홀 형성후 콘택 전세정공정으로 저온세정법인 플라즈마방식의 1차 건식세정을 진행한 후에, 고온세정법인 2차 건식세정을 진행한다.

본 발명의 두번의 건식세정에 따른 효과를 후술하기로 한다.

전술한 일련의 전세정 공정은 콘택홀(29) 노출 부위의 청정 상태 유지를 위해 시간지연없이 연속적으로 진행하며, 전세정 공정후 시간지연없이 SPE 공정을 진행한다.

도 2c에 도시된 바와 같이, SPE 공정(이하, '고상에피택시 공정'이라 약칭함)을 진행하여 콘택홀(29)의 채우는 두께(300Å∼3000Å)로 비정질실리콘(31)을 성장시킨다. 이때, SPE 공정시 초기 증착상태(As-deposited)에서는 콘택홀(29)의 바닥 표면 상에 에피택셜실리콘(30)이 형성되고, 증착이 진행될수록 에피택셜실리 콘(30) 상에 비정질실리콘(31)이 형성된다.

예컨대, 에피택셜실리콘(30)과 비정질실리콘(31)을 성장시키기 위한 고상에피택시 공정은 H2 가스분위기에서 SiH4/PH3의 혼합 가스를 공급하면서 150torr∼200torr의 압력과 450℃∼750℃의 온도에서 2분∼3분동안 진행하되, SiH4의 유량은 500sccm∼800sccm으로 하고, PH3의 유량은 20sccm∼50sccm으로 하여 진행한다. 이처럼, 비정질실리콘(31)은 성장도중에 도핑가스인 PH3를 흘려주므로써 비정질실리콘(31)내 인(P)의 도핑농도를 비교적 낮은 1E18∼1E22atoms/cm3 수준으로 유지시킨다. 한편, 비정질실리콘(31)내 도핑되는 불순물은 비소(As)도 가능한데, 이때는 성장도중에 도핑가스로 AsH3를 흘려준다. 바람직하게, 비소(As)를 도핑시키는 고상에피택시 공정은 H2 가스분위기에서 SiH4/AsH3의 혼합 가스를 공급하면서 150torr∼200torr의 압력과 450℃∼750℃의 온도에서 2분∼3분동안 진행하되, SiH4의 유량은 500sccm∼800sccm으로 하고, AsH3의 유량은 20sccm∼50sccm으로 하여 진행한다. 이처럼, 비정질실리콘(31)은 성장도중에 AsH3를 흘려주므로써 비정질실리콘(31)내 비소(As)의 도핑농도를 비교적 낮은 1E18∼1E22atoms/cm3 수준으로 유지시킨다.

위와 같이 비정질실리콘(31)을 고상에피택시 공정에 의해 성장시키는 증착 방식은, RPCVD(Reduced pressure CVD), LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PECVD(Plasma Enhanced CVD), UHVCVD(Ultra High Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 또는 MBE(Molecular Beam Epitaxy) 중에서 선택된다.

상기 고상에피택시(SPE) 공정을 이용하여 콘택물질로 사용하는 비정질실리콘(31)과 에피택셜실리콘(30)을 형성하였으나, 고상에피택시 공정에 의해 형성되는 콘택물질은 실리콘 외에 저마늄(Ge), 실리콘저마늄(SiGe)도 적용 가능하다. 즉, 에피택셜저마늄/비정질저마늄, 에피택셜실리콘저마늄/비정질실리콘저마늄으로도 형성 가능하다. 또한, 고상에피택시 공정에 의해 형성되는 콘택물질은 실리콘(또는 저마늄)과 금속물질의 이중층으로도 형성이 가능하다. 상기 금속물질은 금속실리사이드 또는 금속실리사이드와 텅스텐의 이중구조가 가능하고, 금속실리사이드는 티타늄, 코발트, 몰리브덴 또는 니켈 중에서 선택되는 어느 하나를 증착한 후에 열공정에 의해 각각의 금속실리사이드를 형성한다.

한편, 고상에피택시 공정시 초기 증착상태에서 에피택셜실리콘(30)이 성장되는 이유는, 전세정 공정을 진행한 후 시간지연없이 비정질층 증착 장비(예컨대, 비정질 실리콘 증착 장비)에 진공으로 로딩시키는 것(Vacuum loading)을 첫 번째 이유로 들 수 있다. 전세정 공정시 SPM(H2SO4:H2O2=1:20 @90℃)과 300:1 BOE를 이용하여 세정을 진행하면, 반도체기판 표면은 수소 종말처리(실리콘기판 표면의 실리콘 댕글링본드(dangling bond)가 수소원자와 결합된 상태)되어 일정시간 자연산화막의 성장이 억제된다. 이처럼 자연산화막이 억제되므로 고상에피택시 초기에 에피택셜실리콘(30)이 성장된다. 두 번째 이유로는, 비정질실리콘(31)을 증착하기 위해 도 입되는 분위기가스가 H2 가스이기 때문이다. 즉, H2 가스를 이용함에 따라 고상에피택시 공정시 가스분위기가 산화분위기가 아니라 환원분위기가 되고, 이러한 환원분위기에 의해 비정질실리콘의 증착 상태에서도 초기에 에피택셜실리콘(30)이 성장하는 것이다.

도 2d에 도시된 바와 같이, 비정질실리콘(31)에 대해 CMP(Chemical Mechanical Polishing) 공정 또는 에치백으로 평탄화시켜 서로 분리되는 셀랜딩플러그콘택(100)을 형성한다. 즉, 셀랜딩플러그콘택(100)은 에피택셜실리콘(30)과 비정질실리콘(31)으로 이루어지고, CMP 공정시 비정질실리콘층(31)만 평탄화시킨다.

상기 셀랜딩플러그콘택(100)에서는 에피택셜실리콘(30)과 비정질실리콘층(31)의 이중층 구조를 가졌으나, 셀랜딩플러그콘택(100)으로 사용된 콘택물질층의 상태는 비정질, 결정질 또는 에피택셜층 모두 적용이 가능하다.

도 3은 본 발명의 건식세정(플라즈마-N2/H2)의 유무에 따른 유기오염물의 농도를 비교한 도면이다. 도 3에서, 가로축은 깊이이고, 세로축은 유기오염물인 12C의 농도이며, 평판 기판에 플라즈마-N2H2 건식세정을 적용하고, 그리고 실리콘 증착한 후 확인한 SIMS(secondary ion mass spectroscopy) 분석 결과이다.

도 3을 참조하면, 플라즈마-N2/H2 건식세정을 진행한 경우는 그를 진행하지 않은 경우에 비해 탄소(12C, 유기오염물의 기본구성물질) 제거 효율이 200배 이상 증가한 것을 알 수 있다. 즉, 플라즈마-N2/H2 건식세정을 진행한 경우에는 탄소의 농도가 1E18 수준이나, 플라즈마-N2/H2 건식세정을 진행하지 않은 경우는 1E21 수준으로 거의 200배 정도가 차이가 있다.

뿐만 아니라, 이와 같은 플라즈마-N2/H2 건식세정에 의하면, 산소(18 O(O는 산소), 자연산화막에서의 산소) 제거 효율도 그를 진행하지 않은 경우에 비해 거의 2배 이상임도 확인하였다.

따라서, 본 발명은 건식세정인 플라즈마-N2H2 세정을 먼저 진행하여 유기오염물을 효과적으로 제거하고 이후 다시 다른 조건의 건식세정으로 자연산화막을 제거함으로써 폴리실리콘이든 에피택실리콘이든 충분히 콘택물질을 형성시킬 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 두번의 건식 세정을 통해 콘택 전처리 세정을 진행하므로써 유기오염물과 자연산화막의 제거효율을 향상시켜 반도체 소자의 콘택저항을 낮출 뿐만 아니라 신뢰성 및 수율도 향상시킬 수 있다. 더불어, 본 발명은 SPE 방식을 이용하여 콘택층을 형성하므로 저온증착이 가능하고, 저농도의 도핑농도로도 충 분히 콘택저항을 확보할 수 있는 효과가 있다.

Claims (13)

  1. 반도체기판 상부에 콘택홀을 형성하는 단계;
    적어도 두 번의 건식세정을 통해 상기 콘택홀 내부를 전처리하는 단계;
    상기 콘택홀을 채울때까지 전면에 콘택물질층을 형성하는 단계; 및
    상기 콘택물질층의 일부를 선택적으로 제거하여 상기 콘택홀 내부에 콘택층을 형성하는 단계
    를 포함하는 반도체소자의 콘택 형성 방법.
  2. 제1항에 있어서,
    상기 전처리는,
    유기오염물 제거를 위한 1차 건식세정과 자연산화막 제거를 위한 2차 건식세정을 차례로 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  3. 제2항에 있어서,
    상기 1차 건식세정은, 수소와 질소의 혼합가스를 이용한 리모트플라즈마처리 방식으로 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  4. 제3항에 있어서,
    상기 1차 건식세정은, 상온 내지 400℃ 온도에서 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  5. 제2항에 있어서,
    상기 2차 건식세정은,
    NF3, HF, N2 또는 H2 중에서 선택된 적어도 두가지 이상의 가스가 혼합된 혼합가스로 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  6. 제5항에 있어서,
    상기 2차 건식세정은,
    NF3/N2/H2의 혼합가스를 사용하거나, 또는 HF/N2/H2의 혼합가스를 사용하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  7. 제2항에 있어서,
    상기 2차 건식세정은, 상온 내지 400℃ 온도에서 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 콘택물질층은,
    고상에피택시 방법으로 증착하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  9. 제8항에 있어서,
    상기 콘택물질층은,
    실리콘, 저마늄, 실리콘저마늄, 실리콘과 금속물질의 이중층 또는 저마늄과 금속물질의 이중층 중에서 선택되는 어느 하나의 구조로 형성하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  10. 제9항에 있어서,
    상기 콘택물질층의 상태는 비정질, 결정질 또는 에피택셜층 중에서 선택되는 어느 하나인 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  11. 제9항에 있어서,
    상기 콘택물질층 내에는 인, 비소 또는 보론 중에서 선택된 어느 하나의 불순물이 도핑되어 있는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  12. 제11항에 있어서,
    상기 불순물의 농도는 1E18∼1E22atoms/cm3 수준인 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  13. 제9항에 있어서,
    상기 콘택물질층은,
    450℃∼750℃의 온도에서 증착하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
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