KR20050050711A - 반도체 소자의 콘택 플러그 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택 플러그 형성방법을 개시한다. 개시된 본 발명의 방법은, 게이트 및 소오스/드레인 영역으로 구성된 트랜지스터가 형성되고, 상기 트랜지스터를 덮도록 전면 상에 층간절연막이 형성된 실리콘 기판을 제공하는 단계와, 상기 층간절연막을 식각하여 소오스 영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 매립하지 않는 두께로 제1에피 실리콘층을 성장시키는 단계와, 상기 기판 결과물을 열처리 하여 상기 제1에피 실리콘층 상층부의 비정질 실리콘 부분을 에피 실리콘층으로 만드는 단계와, 상기 제1실리콘 에피층 상에 콘택홀을 매립하는 두께로 제2에피 실리콘층을 성장시키는 단계 및 상기 층간절연막이 노출되도록 제2 및 제1실리콘 에피층을 CMP하는 단계를 포함한다. 본 발명에 따르면, 비정질의 실리콘을 증착한 후, 열처리에 의해 에피택셜 실리콘을 성장시키는 방법을 이용함에 있어, 열처리 시간을 단축하기 위하여, 전체두께의 실리콘막을 두번에 나누어 실리콘막을 형성함으로써, 실리콘막의 비정질층의 두께를 얇게 하여 열처리 시간을 단축하였다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 보다 상세히는, 콘택플러그 형성 공정의 특성을 향상시키기 위한 방법에 관한 것이다.
일반적으로 반도체 소자의 콘택 플러그로 에피택셜(Epitaxial) 실리콘을 사용하면 상대적으로 낮은 도핑 농도에서도 낮은 콘택 저항을 확보할 수 있다. 이러한 낮은 도핑 농도는 상대적으로 적은 도펀트 확산을 초래하는데, 이러한 도펀트 확산 제어는 반도체 소자의 크기가 작아지면서, 트랜지스터 특성 열화 및 열적 스트레스로 인한 리프레쉬(Refresh) 특성 열화의 개선을 위해 반드시 필요하다.
보다 상세히 설명하면, 반도체 소자가 미세화 됨에 따라 게이트 길이가 작아지면서, 적절한 문턱전압을 얻기 위하여 과도한 이온 주입을 하게 되었고, 이에 따라, 리프레쉬 특성 마진이 점점 줄어들고 있다. 또한, 적절한 전류구동력을 얻기 위하여 콘택저항을 낮추고 있는 추세이고, 이에 따라, 통상의 콘택 물질로 폴리 실리콘을 플러그 공정에 사용하는 경우 적절한 접촉저항을 얻기 위하여 약 5E19~1E20 오더(order)의 인 도핑을 하고 있다.
그러나, 상기와 같은 과도한 인 도핑이 후속 열공정에 의하여 정션(Junction)이나 셀 트랜지스터로 확산되면, 리프레쉬 특성에 악영향을 미칠 수 있다.
또한, 리프레쉬 특성을 향상시키기 위하여 플러그에 추가로 도핑을 하게 되는데, 상기에서 설명한 플러그로 사용되는 실리콘의 인 확산은 도핑의 효과를 반감시키고 있다.
그러나, 인 도핑을 낮추면 접촉저항이 증가하여 전류구동력이 크게 감소하기 때문에 적절한 공정조건을 확보하는 것이 필수적이다. 그리고, 액티브 영역의 실리콘층과 콘택 사이의 계면에 디펙이 존재하여 신뢰성을 떨어뜨리는 점도 문제점으로 작용한다.
이러한 문제점을 해결하기 위하여 에피택셜 실리콘(epitaxial Si)을 플러그로 이용하면 인 도핑 농도가 낮더라도 계면 특성이 향상되기 때문에 접촉 저항을 낮출 수 있다.
그러나, 이는 높은 온도에서 공정이 진행되어야 하므로, 고온으로 인한 반도체 특성이 열화되는 문제점이 있다.
따라서, 낮은 온도로 에피택셜 실리콘을 형성하기 위한 방법의 하나로 SPE(solid phase epitaxy)라는 방법이 연구되었는데, 이는 낮은 증착온도에서 비정질의 실리콘을 증착한 후, 후속 열처리에 의해 에피택셜 실리콘을 성장시키는 방법이다.
그러나, 일반적으로 SPE로 증착한 실리콘은 계면상태에 따라 어느정도 에피택셜 실리콘이 자라다가 비정질 실리콘이 형성되는 이중구조를 보이며, 이를 550~650℃의 온도에서 수 시간 열처리하면 전체가 에피택셜 실리콘으로 결정화되게 되지만, 이러한 장시간 동안의 열처리 공정이 양산시 문제점이 될 수 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로 에피택셜 실리콘을 이용한 콘택 플러그 형성시 열처리 시간을 단축 할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 게이트 및 소오스/드레인 영역으로 구성된 트랜지스터가 형성되고, 상기 트랜지스터를 덮도록 전면 상에 층간절연막이 형성된 실리콘 기판을 제공하는 단계; 상기 층간절연막을 식각하여 소오스 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하지 않는 두께로 제1에피 실리콘층을 성장시키는 단계; 상기 기판 결과물을 열처리 하여 상기 제1에피 실리콘층 상층부의 비정질 실리콘 부분을 에피 실리콘층으로 만드는 단계; 상기 제1실리콘 에피층 상에 콘택홀을 매립하는 두께로 제2에피 실리콘층을 성장시키는 단계; 및 상기 층간절연막이 노출되도록 제2 및 제1실리콘 에피층을 CMP하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법을 제공한다.
여기서, 상기 제1에피 실리콘층을 성장시키는 단계전, 상기 콘택홀을 식각 잔류물 및 자연산화물을 제거하기 위해 200~500℃의 온도에서 열처리한다.
또한, 상기 제1에피 실리콘층은 화학기상증착방식으로 530~650℃의 온도에서 200~1500Å의 두께로 성장시키며, 상기 제1에피 실리콘층의 비정질 실리콘층을 제외한 에피택셜층은 100~1000Å의 두께로 성장시키며, 상기 제1에피 실리콘층의 형성은 Si2H2Cl2와 H2 및 PH3 가스를 이용하며, PH3 가스는 0~500sccm의 유량으로 흘려주고, 상기 제1에피 실리콘층에 대한 열처리는 550~650℃의 온도에서 인-시튜(in-situ)로 수소 분위기에서 진행하며, 2~30분의 시간동안 진공상태로 진행한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명에 따른 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소자분리막(12)을 갖는 실리콘 기판(11) 상에 게이트 전극(13)을 형성하고, 그런 다음, 상기 게이트 기판 양측면에 드레인/소오스(14)를 형성한다. 이어서, 상기 게이트의 양측면에 스페이서(15)를 형성한다. 여기서, 상기 게이트 전극(13)은 게이트 산화막과 게이트 도전막과 하드마스크막의 적층구조로 이해 할 수 있다.
다음으로, 상기 스페이서(15)를 포함한 게이트 전극(13)을 덮도록 기판(11) 상에 층간절연막(16)을 형성한다.
도 1b를 참조하면, 상기 층간절연막(16)을 선택적으로 제거하여 기판의 소오스/드레인(14)의 형성영역 부분을 노출시키는 콘택홀(17)을 형성한다. 여기서, 상기 콘택홀은 비트라인 콘택 또는 스토리지 노드 콘택 영역을 한정하는 랜딩 플러그 콘택을 의미한다.
이어서, 노출된 실리콘 기판(11)의 표면을 잔류 산화물 또는 식각 잔류물을 제거하기 위하여 건식 및 습식 세정을 실시한다. 그런 다음, 상기 노출된 실리콘 기판(11)의 표면을 700~1000℃의 온도로 열처리를 실시하여 표면에 남아있는 자연 산화막을 제거한다.
도 1c를 참조하면, 상기 콘택홀(17)의 표면 및 층간절연막(16) 표면에 화학기상증착(LPCVD) 방식으로 반응가스를 이용하여 530~650℃의 온도에서 제1에피 실리콘층(18)을 콘택홀이 매립되지 않도록 200~1500Å의 두께로 성장시킨다. 여기서, 상기 반응 가스는 Si2H2Cl2와 H2 및 PH3를 이용하며, PH3는 0~500sccm의 유량으로 한다. 이때, PH3 가스 유량에 따라 인 도핑 농도를 조절할 수 있다.
상기 제1에피 실리콘층(18)은 콘택홀 실리콘 기판의 표면에서부터 에피택셜층(epictaxial: 18a)이 형성되며, 상기 에피택셜층(18a)에 증착시 가해지는 열의 온도에 따라 성장되다가, 일정 두께 이상이 되면 비정질층(18b)이 성장된다. 이때, 상기 에티피셜층(18a)은 증착 온도에 따라 100~1000Å 정도의 두께로 성장된다.
도 1d를 참조하면, 상기 성장된 제1에피 실리콘층(18)을 550~650℃의 온도에서 인-시튜(in-situ)로 수소 분위기에서 열처리 하여, 상기 제1에피 실리콘층(18)의 비정질층(18b)을을 에피티셜층(18c)으로 결정화시킨다. 이때, 상기 열처리는 2~30분의 시간동안 진공상태로 진행한다.
도 1e를 참조하면, 상기 제1에피 실리콘층(18) 상에 제2에피 실리콘층(19)을 성장시킨다. 여기서, 상기 제2에피 실리콘층(19) 또한, 하부에 에피택셜층(19a)이 형성되고, 상부에 비정질층(19b)이 형성된다.
도 1f를 참조하면, 상기 성장된 제2에피 실리콘층의 비정질층(19b) 및 층간절연막 상에 형성된 비정질층(18b)이 제거되도록 에치백 또는 CMP한다.
본 발명에 따르면, 실리콘 기판과의 접촉 저항을 줄이기 위한 플러그를 형성방법으로 통상적으로 비정질의 실리콘을 증착한 후, 열처리에 의해 에피택셜 실리콘을 성장시키는 방법을 이용해왔다.
상기 공정의 열처리 시간을 단축하기 위하여, 제1에피 실리콘층을 콘택홀이 매립되지 않은 두께로 얇게 형성하고, 제1에피 실리콘층 상부에 형성된 비정질층을 열처리를 통하여 에피택셜층으로 만들고, 다시 상기 제1에피 실리콘층 상에 제2에피 실리콘층을 성장시킴으로서, 비정질층을 에피택셜층으로 결정화시키기 위한 열처리 시간을 단축할 수 있다.
본 발명에 따르면, 콘택 플러그로 에피 실리콘층을 형성하기 위한 방법으로 제1에피 실리콘층을 콘택홀이 매립되지 않은 두께로 얇게 형성하고, 제1에피 실리콘층 상부에 형성된 비정질층을 열처리를 통하여 에피택셜층으로 만들고, 다시 상기 제1에피 실리콘층 상에 제2에피 실리콘층을 성장시킴으로서, 에피 실리콘층의 비절질층의 두께가 얇아져 비정질층을 에피택셜층으로 결정화시키기 위한 열처리 시간을 단축할 수 있다. 이에따라, 장시간의 열처리 시간의 부담을 덜어 소자 특성의 향상을 가져 올 수 있다.
또한 본 발명에서 도시한 인 시튜 열처리를 이용하여 이중 실리콘 층을 사용하지 않고 단일 실리콘 비정질 층을 증착한 후 인 시튜 열처리를 하는 경우에도 콘택바닥에서 에피택셜 실리콘이 어느 정도 성장하는 것을 예측할 수 있고, 이를 이용하여 콘택을 형성하는 데 이용할 수도 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부호에 대한 설명*
11: 실리콘 기판 12: 소자분리막
13: 게이트 전극 14: 소오스/드레인
15: 스페이서 16: 층간절연막
17: 콘택홀 18: 제1에피 실리콘층
18a: 에피택셜층 18b: 비정질층
18c: 에피택셜층 19: 제2에피 실리콘층
19a: 에피택셜층 19b: 비정질층
Claims (5)
- 게이트 및 소오스/드레인 영역으로 구성된 트랜지스터가 형성되고, 상기 트랜지스터를 덮도록 전면 상에 층간절연막이 형성된 실리콘 기판을 제공하는 단계;상기 층간절연막을 식각하여 소오스 영역을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀을 매립하지 않는 두께로 제1에피 실리콘층을 성장시키는 단계;상기 기판 결과물을 열처리 하여 상기 제1에피 실리콘층 상층부의 비정질 실리콘 부분을 에피 실리콘층으로 만드는 단계;상기 제1실리콘 에피층 상에 콘택홀을 매립하는 두께로 제2에피 실리콘층을 성장시키는 단계; 및상기 층간절연막이 노출되도록 제2 및 제1실리콘 에피층을 CMP하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
- 제 1 항에 의하여, 상기 제1에피 실리콘층을 성장시키는 단계전, 상기 콘택홀을 식각 잔류물 및 자연산화물을 제거하기 위해 200~500℃의 온도에서 열처리하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
- 제 1 항에 의하여, 상기 제1에피 실리콘층은 화학기상증착방식으로 530~650℃의 온도에서 200~1500Å의 두께로 성장시키며, 상기 제1에피 실리콘층의 비정질 실리콘층을 제외한 에피택셜층은 100~1000Å의 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
- 제 1 항에 의하여, 상기 제1에피 실리콘층의 형성은 Si2H2Cl2와 H2 및 PH3 가스를 이용하며, PH3 가스는 0~500sccm의 유량으로 흘려주는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
- 제 1 항에 의하여, 상기 제1에피 실리콘층에 대한 열처리는 550~650℃의 온도에서 인-시튜(in-situ)로 수소 분위기에서 진행하며, 2~30분의 시간동안 진공상태로 진행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
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- 2003-11-26 KR KR1020030084311A patent/KR100650715B1/ko not_active IP Right Cessation
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| KR100605585B1 (ko) * | 2005-06-20 | 2006-07-31 | 주식회사 하이닉스반도체 | 이중층 고상에피택시실리콘을 패드플러그로서 갖는 반도체소자 및 제조방법 |
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