KR20030048210A - 반도체 소자의 컨택 플러그 형성 방법 - Google Patents

반도체 소자의 컨택 플러그 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 컨택 플러그 형성 방법에 관한 것으로서, 컨택 플러그로부터 실리콘 기판으로의 인 측면 확산을 방지하여 반도체 소자의 전기적 특성을 개선하기 위한 것이다. 본 발명의 컨택 플러그 형성 방법은, 실리콘 기판의 소정 영역에 게이트 산화막과 게이트를 순차적으로 형성하고 게이트의 양측벽에 스페이서 버퍼막을 형성하여 이웃하는 게이트 사이에 실리콘 기판의 일부를 노출시키는 컨택 홀을 형성하는 단계와, 선택적 에피택셜 성장 공정을 이용하여 컨택 홀 안에 실리콘 에피택셜 성장층을 선택적으로 형성하는 단계와, 실리콘 에피택셜 성장층에 플러그 이온주입을 실시하는 단계, 및 컨택 홀 안의 실리콘 에피택셜 성장층 위에 컨택 플러그를 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 컨택 플러그 형성 방법 {METHOD FOR FORMING CONTACT PLUG IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 방식을 이용하여 셀 컨택 플러그(Cell Contact Plug)의 전기적 특성을 개선하는 반도체 소자의 컨택 플러그 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 셀 컨택 플러그는 도핑된 폴리실리콘을 사용하여 실리콘 기판에 직접 접촉하는 구조로 이루어진다. 이러한 구조의 셀 컨택 플러그는 반도체 소자의 집적도가 증가하면서 전기적 특성과 신뢰성 면에서 몇가지 문제점이 노출되고 있다. 특히, 0.16㎛ 이하의 디자인 룰(Design Rule)을 사용하는 반도체 소자에서 후속 열공정에 따라 컨택 플러그 내의 인(P)이 실리콘 기판의 측면으로 확산되면서 역도핑(Counter Doping) 현상이 나타나고, 이로 인하여 원하는 문턱 전압의 조절이 어려울 뿐만 아니라 누설 전류가 크게 증가하여 리프레쉬(Refresh) 특성이 저하되는 문제가 나타나고 있다.
도 1은 종래기술에 따른 반도체 소자의 컨택 플러그 구조를 나타내는 단면도이다. 도시된 바와 같이, 컨택 플러그(18)는 실리콘 기판(10)과 직접 접촉하는 형태로 이루어진다. 이러한 형태에서는 후속 열공정에서 컨택 플러그(18) 내에 도핑된 인(P)이 참조부호 "A"가 나타내는 것처럼 실리콘 기판(10)의 측면 방향으로 확산되면서 역도핑 현상이 나타난다. 따라서, 셀 문턱 전압의 조절이 어렵고, 실리콘 기판(10)과의 접촉 면적이 넓어지게 됨에 따라 누설 전류가 크게 증가하여 리프레쉬 특성이 나빠지게 된다. 한편, 이러한 문제를 해결하기 위하여 컨택 플러그(18)의 도핑 농도를 낮추면, 접촉 저항이 높아지게 되어 이 또한 소자의 특성을 저하시키는 문제가 있다.
도 1에서 미설명 참조번호 12, 14, 16번은 각각 공지의 게이트 산화막, 게이트, 스페이서 버퍼막을 나타낸다.
따라서, 본 발명은 상기와 같은 종래기술에서의 현안 문제점들을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 컨택 플러그로부터 실리콘 기판으로의 인 측면 확산을 방지하여 반도체 소자의 전기적 특성을 개선할 수 있는 새로운 컨택 플러그 형성 방법을 제공하기 위한 것이다.
도 1은 종래기술에 따른 반도체 소자의 컨택 플러그 구조를 나타내는 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 컨택 플러그 형성 방법을 나타내는 공정 단면도.
도 3은 실리콘 에피택셜 성장층과 폴리실리콘층의 컨택 저항 특성을 비교하여 나타내는 그래프.
도 4는 실리콘 에피택셜 성장층과 폴리실리콘층의 누설 전류 특성을 비교하여 나타내는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
10, 20: 실리콘 기판12, 22: 게이트 산화막
14, 24: 게이트16, 26: 스페이서 버퍼막
18, 34: 컨택 플러그28: 컨택 홀
30: 선택적 에피택셜 성장층
이러한 목적을 달성하기 위하여, 본 발명은 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 방식을 이용하여 셀 컨택 플러그(Cell Contact Plug)의 전기적 특성을 개선하는 반도체 소자의 컨택 플러그 형성 방법을 제공한다.
본 발명의 컨택 플러그 형성 방법은, 실리콘 기판의 소정 영역에 게이트 산화막과 게이트를 순차적으로 형성하고 게이트의 양측벽에 스페이서 버퍼막을 형성하여 이웃하는 게이트 사이에 실리콘 기판의 일부를 노출시키는 컨택 홀을 형성하는 단계와, 선택적 에피택셜 성장 공정을 이용하여 컨택 홀 안에 실리콘 에피택셜 성장층을 선택적으로 형성하는 단계와, 실리콘 에피택셜 성장층에 플러그 이온주입을 실시하는 단계, 및 컨택 홀 안의 실리콘 에피택셜 성장층 위에 컨택 플러그를 형성하는 단계를 포함하여 이루어진다.
본 발명에 따른 컨택 플러그의 형성 방법은, 컨택 홀의 형성 단계 후, 실리콘 기판의 표면 손상을 제거하기 위하여 CFO2또는 CF4가스를 이용하여 세정 공정을 실시하는 단계를 더 포함할 수 있으며, 실리콘 에피택셜 성장층의 형성 단계 전, HF 또는 BOE 용액을 사용하여 자연 산화막을 제거하는 세정 공정을 실시하는 단계를 더 포함할 수 있다.
또한, 본 발명에 따른 컨택 플러그 형성 방법에 있어서, 실리콘 에피택셜 성장층의 두께는 약 400~500Å인 것이 바람직하며, 실리콘 에피택셜 성장층의 형성 단계는 공정 압력이 1~200 torr로 설정되는 감압 장비 또는 공정 압력이 1E-5 torr 이상으로 설정되는 고진공 장비를 사용하여 이루어질 수 있다. 감압 장비를 사용할 경우 DCS, HCl 가스를 함께 사용하며 공정 온도는 800~1000℃로 설정되는 것이 바람직하며, 고진공 장비를 사용할 경우 Si2H6가스를 사용하며 공정 온도는 600~800℃로 설정되는 것이 바람직하다.
또한, 본 발명에 따른 컨택 플러그 형성 방법에 있어서, 실리콘 에피택셜 성장층의 형성 단계는 PH3가스 또는 PH3가스와 AsH3가스를 사용할 수 있으며, 실리콘 에피택셜 성장층의 형성 단계 전, 수소 베이킹 공정 또는 불산 증기 세정 공정을 인-시튜로 실시하는 단계를 더 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 컨택 플러그 형성 방법을 나타내는 공정 단면도이다.
먼저, 도 2a를 참조하면, 공지의 방법으로 실리콘 기판(20)의 소정 영역에 게이트 산화막(22)과 게이트(24)를 순차적으로 형성한 후, 게이트(24) 양측벽에 스페이서 버퍼막(26, Spacer Buffer Layer)을 형성한다. 이 때, 이웃하는 게이트(24) 사이에는 실리콘 기판(20)의 일부를 노출시키는 컨택 홀(28, Contact Hole)이 형성된다. 컨택 홀(28) 형성 후, 실리콘 기판(20)의 표면 손상을 제거하기 위하여 CFO2또는 CF4등의 가스를 이용하여 세정 공정을 실시한다. 또한, HF, BOE(Buffered Oxide Etchant) 등의 용액을 사용하여 자연 산화막(Native Oxide)을 제거하는 세정 공정을 실시한다.
이어서, 도 2b에 도시된 바와 같이, 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 공정을 이용하여 컨택 홀(28) 안에 실리콘 에피택셜 성장층(30)을 선택적으로 형성한다. 이 층(30)의 두께는 약 400~500Å이다.
SEG 공정은 세정 공정 후 8시간 이내에 실시한다. 또한, SEG 공정 전에 인-시튜(In-Situ)로 수소(H2) 베이킹 공정 또는 불산(HF) 증기 세정 공정을 실시한다. 인-시튜 수소 베이킹 공정의 경우, 사용되는 수소 가스의 유량은 1~40 slm이 바람직하다. 인-시튜 수소 베이킹 공정에서 1~200 torr의 압력을 사용할 경우, 공정 온도는 800~1200℃이며 공정 시간은 10초~2분으로 설정된다. 반면, 1E-5 torr 이상의 고진공을 사용할 경우에 공정 온도와 공정 시간은 각각 600~800℃와 10초~2분으로 설정된다.
SEG 공정에 있어서 감압(Reduced Pressure) 장비를 사용할 경우, 공정 압력은 1~200 torr로 설정된다. 1~200 torr의 압력을 사용할 경우, DCS(SiH2Cl2), HCl 가스를 함께 반응기에 넣어 공정을 진행하며, 도핑을 위해 PH3가스를 함께 사용한다. 비소(As) 도핑이 필요할 때는 AsH3가스를 첨가한다. 이 때, 공정 온도는 800~1100℃로 설정된다. 도핑되지 않은 실리콘 에피택셜 성장층(30)을 사용할 필요가 있는 경우에는 PH3, AsH3등의 가스를 첨가하지 않는다.
SEG 공정에 있어서 고진공(High Vacuum) 장비를 사용할 경우, 공정 압력은 1E-5 torr 이상의 고진공을 사용한다. 이 때, Si2H6가스를 사용하며, 선택성 유지를 위해 Cl2가스를 Si2H6가스에 첨가하여 사용할 수 있고, 도핑이 필요하면 PH3, AsH3등의 가스를 첨가할 수 있다. 이 때의 공정 온도는 600~800℃의 저온을 사용한다.
이후, 도 2c에 도시된 바와 같이, 실리콘 에피택셜 성장층(30)에 플러그 이온주입(32)을 실시한다. 플러그 이온주입은 SEG 열 공정을 고려하여 SEG 공정 후에 실시하는 것이 바람직하지만, 필요한 경우 SEG 공정 전에 실시할 수도 있다. SEG 공정 후 플러그 이온주입을 실시할 경우, 실리콘 에피택셜 성장층(30)의 두께가 400Å이라면 종래의 플러그 이온주입 에너지에 30keV를 추가한 에너지로 이온주입을 실시하며, 실리콘 에피택셜 성장층(30)의 두께가 500Å이라면 37~40keV를 추가한 에너지로 이온주입을 실시한다. 즉, 실리콘 에피택셜 성장층(30)을 사용하지 않는 종래의 플러그 이온주입 에너지가 50keV였다면, 각각 400Å과 500Å으로 실리콘 에피택셜 성장층(30)을 형성했을 경우의 플러그 이온주입 에너지는 80keV와 87~90keV가 된다.
실리콘 에피택셜 성장층(30)의 형성이 완료되면, 도 2d에 도시된 바와 같이, 컨택 플러그(34)를 형성한다. 컨택 플러그(34)는 결과물 전면에 인이 도핑된 폴리실리콘을 전면 증착한 후 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)와 같은 평탄화 공정을 진행하여 형성된다. 실리콘 에피택셜 성장층(30)이 컨택 플러그(34)와 실리콘 기판(20) 사이에 형성되어 있기 때문에, 컨택 플러그(34)는 실리콘 기판(20)과 직접 접촉되지 않는다. 따라서, 종래기술에서의 현안 문제점들을 근본적으로 방지할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 컨택 플러그의 형성 방법은 컨택 플러그를 형성하기 전에 선택적 에피택셜 성장(SEG) 방법을 이용하여 실리콘 에피택셜 성장층을 형성시킴으로써 컨택 플러그가 실리콘 기판에 직접 접촉되지 않도록 하며 컨택 플러그의 도핑 농도를 낮추게 된다. 따라서, 후속 열공정에서 컨택 플러그 내에 도핑된 인이 실리콘 기판의 측면 방향으로 확산되어 역도핑 현상이 유발되는 것을 방지할 수 있으므로, 셀 문턱 전압의 조절이 용이하다. 이 때, 에피택셜 성장층의 낮은 도핑 농도에 의한 셀 컨택 저항의 증가를 우려할 수 있으나, 도 3에 나타난 바와 같이, 실험 결과 더 높은 농도의 폴리실리콘층보다 오히려 컨택 저항이 낮은 것을 알 수 있다. 도 3은 실리콘 에피택셜 성장층과 폴리실리콘층의 컨택저항 특성을 비교하여 나타내는 그래프이다.
또한, 도 4에 도시된 바와 같이, 실리콘 에피택셜 성장층의 경우 폴리실리콘층보다 누설 전류 특성이 우수하기 때문에, 컨택 플러그에 실리콘 에피택셜 성장층을 사용하게 되면 누설 전류 증가에 따른 리프레쉬 특성 저하 현상을 개선할 수 있다. 도 4는 실리콘 에피택셜 성장층과 폴리실리콘층의 누설 전류 특성을 비교하여 나타내는 그래프이다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (10)

  1. 실리콘 기판의 소정 영역에 게이트 산화막과 게이트를 순차적으로 형성하고 상기 게이트의 양측벽에 스페이서 버퍼막을 형성하여 상기 이웃하는 게이트 사이에 상기 실리콘 기판의 일부를 노출시키는 컨택 홀을 형성하는 단계;
    선택적 에피택셜 성장 공정을 이용하여 상기 컨택 홀 안에 실리콘 에피택셜 성장층을 선택적으로 형성하는 단계;
    상기 실리콘 에피택셜 성장층에 플러그 이온주입을 실시하는 단계; 및
    상기 컨택 홀 안의 상기 실리콘 에피택셜 성장층 위에 컨택 플러그를 형성하는 단계를 포함하는 반도체 소자의 컨택 플러그 형성 방법.
  2. 제 1 항에 있어서, 상기 컨택 홀의 형성 단계 후, 상기 실리콘 기판의 표면 손상을 제거하기 위하여 CFO2또는 CF4가스를 이용하여 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 실리콘 에피택셜 성장층의 형성 단계 전, HF 또는 BOE 용액을 사용하여 자연 산화막을 제거하는 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 실리콘 에피택셜 성장층의 두께는 약400~500Å인 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 실리콘 에피택셜 성장층의 형성 단계는 공정 압력이 1~200 torr로 설정되는 감압 장비를 사용하여 이루어지는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성 방법.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 실리콘 에피택셜 성장층의 형성 단계는 공정 압력이 1E-5 torr 이상으로 설정되는 고진공 장비를 사용하여 이루어지는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성 방법.
  7. 제 5 항에 있어서, 상기 실리콘 에피택셜 성장층의 형성 단계는 DCS, HCl 가스를 함께 사용하며 공정 온도는 800~1000℃로 설정되는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성 방법.
  8. 제 6 항에 있어서, 상기 실리콘 에피택셜 성장층의 형성 단계는 Si2H6가스를 사용하며 공정 온도는 600~800℃로 설정되는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성 방법.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 실리콘 에피택셜 성장층의 형성 단계는 PH3가스 또는 PH3가스와 AsH3가스를 사용하는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성 방법.
  10. 제 1 항 또는 제 2 항에 있어서, 상기 실리콘 에피택셜 성장층의 형성 단계 전, 수소 베이킹 공정 또는 불산 증기 세정 공정을 인-시튜로 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성 방법.
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