KR100524802B1 - 이중 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 콘택플러그로부터 접합층으로 도펀트가 확산하는 것을 방지하는데 적합한 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는 반도체 소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자는 반도체 기판, 상기 반도체 기판의 선택된 영역 내에 형성된 접합층, 상기 반도체 기판을 덮고 상기 접합층을 노출시키는 콘택홀을 갖는 층간절연막, 및 상기 접합층에 접하는 언도우프드 에피택셜 실리콘막과 상기 언도우프드 에피택셜 실리콘막 상의 도우프드 에피택셜 실리콘막과 상기 도우프드 에피택셜 실리콘막 상의 다결정 실리콘막의 삼중층을 구비하여 상기 콘택홀을 채우는 콘택플러그를 포함한다.

Description

이중 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는 반도체소자 및 그의 제조 방법{Semiconductor device having contact plug formed using double selective epitaxial growth and method for fabrication of the same}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는 반도체소자 및 그의 제조 방법에 관한 것이다.
반도체 소자가 미세화됨에 따라 0.15㎛ 이하의 소자에서는 게이트길이가 작아지면서, 적절한 문턱전압을 얻기 위하여, 필연적으로 과도한 문턱전압 조절용 이온주입을 요구하게 되었다. 그런데 일반적으로 이러한 이온주입은 어느 범위까지는 데이터 유지 특성을 열화시키는 것으로 잘 알려져 있다. 또한, 소자의 미세화에 따라 데이터 유지 특성에 큰 영향을 미치는 캐패시턴스 확보가 점점 어려워지고 있기 때문에 데이터 유지 특성 마진이 점점 줄어들고 있는 실정이다.
데이터 유지 특성에 영향을 미치는 요소는 여러가지가 있으나, 다결정실리콘을 셀 콘택플러그(cell contact plug) 공정에 사용하는 경우 적절한 접촉저항을 얻기 위해서는 약 1×1020atoms/cm3의 인(Phosphorous; P) 도핑을 하는 것이 일반적이다. 이러한 인 도핑이 후속 열공정에 의하여 불순물접합이나 셀트랜지스터로 확산되면 데이터 유지 특성에 악영향을 미칠 수 있다. 또한 데이터 유지 특성을 향상시키기 위하여 저농도 드레인(LDD)용 이온주입이나 플러그용 이온주입을 하게 되는데, 앞서 말한 셀콘택플러그인 다결정실리콘으로부터 셀트랜지스터로의 인 불순물 확산으로 인해 저농도 드레인 이온주입이나 플러그 이온주입의 효과가 반감되기 때문에 셀트랜지스터로의 인 불순물 확산을 억제하는 것이 바람직하다.
그러나, 다결정실리콘 적용시, 무조건 셀 콘택플러그내 인 농도를 낮추면 셀콘택플러그의 콘택저항이 증가하여 트랜지스터의 전류구동력이 크게 감소하기 때문에 적절한 공정조건을 확보하는 것이 필수적이다.
그리고, 활성층과 셀 콘택플러그 사이의 계면에 결함이 존재하여 신뢰성을 떨어뜨리는 점도 문제점으로 작용한다. 폭이 좁고 높이가 높은 초고집적소자에서 셀 콘택플러그를 형성하기 위해서는 고선택비 식각기술이 필수적이며 콘택들이 모두 잘 뚫리게 하기 위해서는 식각에 의한 접합손상을 피할 수 없다. 이러한 접합손상은 셀트랜지스터의 접합누설전류를 열화시켜 품질을 떨어뜨리게 되는 것이다. 따라서 접합손상을 치유할 수 있는 추가적인 공정이 필요하게 되는 것이다.
이러한 문제점은 실리콘을 선택적으로 콘택영역에만 증착하는 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 기술을 이용하면 어느 정도 해결할 수 있고, 에피택셜 실리콘막과 폴리실리콘막의 이중층을 사용하는 경우 열부담(thermal budget)의 큰 증가가 없으면서도 저항과 리프레시 특성 모두를 만족시키는 것도 가능하다.
도 1a는 종래기술에 따른 반도체소자를 도시한 도면이다.
도 1a에 도시된 바와 같이, 소자간 분리막인 필드산화막(12) 및 웰(도시 생략)이 형성된 반도체기판(11)의 선택된 영역상에 게이트산화막(13), 게이트전극(14) 및 하드마스크(15)의 순서로 적층된 적층 게이트패턴이 복수개 형성되고, 적층 게이트패턴의 양측벽에 스페이서(16)가 형성되며, 적층 게이트패턴 하부의 반도체기판(11)에 소스/드레인과 같은 접합층(17)이 형성되며, 적층 게이트패턴 상부를 층간절연막(18)인 실리콘산화막이 덮고 있다. 여기서, 하드마스크(15)와 스페이서(16)는 실리콘질화막을 이용한다.
그리고, 접합층(17)을 노출시킨 콘택홀을 선택적 에피택셜 성장법(SEG)에 의해 성장된 에피택셜 실리콘막(19a)과 에피택셜 실리콘막(19a) 상에 증착한 다결정 실리콘막(19b)의 이중층이 채우고 있다. 여기서, 에피택셜 실리콘막(19a)과 다결정 실리콘막(19b)의 이중층은 콘택 플러그로서 랜딩플러그(Landing plug) 구조이다.
그러나, 이러한 선택적 에피택셜 성장법(SEG)에 의한 콘택플러그의 경우, 선택적 에피택셜 성장 공정시 도핑 농도에 따라서 인(Phosphorous)이 접합층(17) 아래까지 확산하는 양상이 크게 나타날 수 있고, 이러한 인의 확산이 크면 오히려 리프레시 특성이 크게 악화되는 문제가 있다. 특히, 에피택셜 실리콘막을 증착할 때 증착 온도가 800℃ 이상으로 비교적 높기 때문에 원치않는 도펀트의 확산이 일어날 수 있다. 이와 같은 도펀트 확산은 트랜지스터의 채널길이를 단축시켜 문턱전압 감소 및 펀치특성 악화를 초래할 수 있다.
도 1b는 도 1a의 에피택셜 실리콘막을 콘택플러그로 이용하는 경우의 인의 도핑 프로파일을 나타낸 도면으로서, 접합층까지 인이 확산되고 있음을 알 수 있다.
도 1c는 에피택셜 실리콘막의 도핑농도에 따른 포즈 리프레시(pause refresh) 특성을 나타낸 도면이다. 여기서, 포즈리프레시라 함은, 리프레시하는 시간의 간격을 의미하는 것으로, 이 포즈리프레시 시간(pause refresh time)이 짧으면 동작에 대한 데이터 사용 효율이 저하한다는 문제점이 생긴다.
도 1c를 참조하면, 도핑농도가 증가할수록 0.115㎛급 기술에서는 포즈리프레시 시간이 짧아지고 있음을 알 수 있다. 아울러, 0.14㎛급 기술에서도 포즈리프레시시간이 미미하지만 도핑농도가 증가할수록 감소하고 있음을 알 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 콘택플러그로부터 접합층으로 도펀트가 확산하는 것을 방지하는데 적합한 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자는 반도체 기판, 상기 반도체 기판의 선택된 영역 내에 형성된 접합층, 상기 반도체 기판을 덮고 상기 접합층을 노출시키는 콘택홀을 갖는 층간절연막, 및 상기 접합층에 접하는 언도우프드 에피택셜 실리콘막과 상기 언도우프드 에피택셜 실리콘막 상의 도우프드 에피택셜 실리콘막과 상기 도우프드 에피택셜 실리콘막 상의 다결정 실리콘막의 삼중층을 구비하여 상기 콘택홀을 채우는 콘택플러그를 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 소자는 반도체 기판, 상기 반도체 기판의 선택된 영역 내에 형성된 접합층, 상기 반도체 기판을 덮고 상기 접합층을 노출시키는 콘택홀을 갖는 층간절연막, 및 상기 접합층에 접하는 언도우프드 에피택셜 실리콘막과 상기 언도우프드 에피택셜 실리콘막 상의 도우프드 에피택셜 실리콘막의 이중층을 구비하여 상기 콘택홀을 채우는 콘택플러그를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체 소자의 콘택 플러그 형성 방법은 접합층이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 접합층을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀의 일부를 채우도록 상기 접합층 상에 언도우프드 에피택셜 실리콘막을 선택적으로 에피택셜 성장시키는 단계, 상기 언도우프드 에피택셜 실리콘막 상에 도우프드 에피택셜 실리콘막을 선택적으로 에피택셜 성장시키는 단계, 상기 콘택홀을 채울때까지 상기 도우프드 에피택셜 실리콘막 상에 다결정 실리콘막을 증착하는 단계, 및 상기 다결정 실리콘막을 평탄화시켜 상기 언도우프드 에피택셜실리콘막, 도우프드 에피택셜실리콘막 및 상기 다결정실리콘막의 삼중층으로 된 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 소자의 콘택 플러그 형성 방법은 접합층이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 접합층을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀의 일부를 채우도록 상기 접합층 상에 상기 언도우프드 에피택셜 실리콘막을 선택적으로 에피택셜 성장시키는 단계, 상기 콘택홀을 채우면서 상기 층간절연막까지 과도성장하도록 상기 언도우프드 에피택셜 실리콘막 상에 도우프드 에피택셜 실리콘막을 선택적으로 에피택셜 성장시키는 단계, 및 상기 도우프드 에피택셜 실리콘막을 평탄화시켜 상기 언도우프드 에피택셜실리콘막과 상기 도우프드 에피택셜실리콘막의 이중층으로 된 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술한 실시예에서는 비트라인콘택 또는 스토리지노드콘택의 역할을 하는 랜딩플러그(landing plug) 구조의 콘택플러그를 저농도 에피택셜 실리콘막, 고농도 에피택셜 실리콘막 및 다결정 실리콘막의 삼중층 또는 저농도 에피택셜 실리콘막과 고농도 에피택셜 실리콘막의 이중층으로 형성하는 방법을 제안한다.
도 2는 본 발명의 제1실시예에 따른 반도체소자를 도시한 단면도이다.
도 2를 참조하면, 반도체기판(21)에 소자간 분리막인 필드산화막(22)이 형성되고, 반도체기판(21)의 선택된 영역상에 게이트산화막(23), 게이트전극(24) 및 하드마스크(25)의 순서로 적층된 게이트패턴이 복수개 형성되고, 게이트패턴의 양측벽에는 스페이서(26)가 형성되고, 게이트패턴 사이에 노출된 반도체기판(21)내에 접합층(27)이 형성되고, 복수의 게이트패턴 및 반도체기판(21)을 덮고 접합층(27)을 노출시키는 콘택홀(도 3a의 '29' 참조)을 갖는 층간절연막(28)이 형성되고, 콘택홀을 언도우프드 에피택셜 실리콘막(30a), 도우프드 에피택셜 실리콘막(30b)과 다결정 실리콘막(30c)의 삼중층으로 이루어진 콘택플러그가 채우고 있다.
여기서, 언도우프드 에피택셜 실리콘막(30a)은 800℃∼1100℃의 온도에서 선택적으로 에피택셜 성장된 층이고, 도우프드 에피택셜 실리콘막(30b)은 800℃∼1100℃의 온도에서 선택적으로 에피택셜 성장된 도핑농도 1E19∼8E19 atoms/cm3인 층이며, 다결정 실리콘막(30c)은 저압화학기상증착법(LPCVD)에 의해 증착된 층이다. 한편, 언도우프드 에피택셜 실리콘막(30a)과 도우프드 에피택셜 실리콘막(30b)은 각각 100Å∼1000Å, 200Å∼2000Å의 두께이다.
그리고, 층간절연막(28)은 BPSG(Boro Phospho Silicate Glass), USG(Undoped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate), PSG(Phosphorous Silicate Glass), BSG(Boron Silicate Glass)와 같은 실리콘산화막이고, 하드마스크(25) 및 스페이서(26)는 층간절연막(28)과 식각선택비를 갖는 물질로서 실리콘질화막(Silicon nitride)이다.
전술한 도 2에서 알 수 있듯이, 비트라인콘택과 스토리지노드콘택의 역할을 하는 랜딩플러그 구조의 콘택플러그가 언도우프드 에피택셜 실리콘막(30a)과 도우프드 에피택셜 실리콘막(30b)의 이중층, 즉 저농도 에피택셜 실리콘막과 고농도 에피택셜 실리콘막의 이중층을 포함하므로, 도우프드 에피택셜실리콘막(30b)내의 인이 접합층(27)으로 확산하는 량이 적어져 원치않는 도펀트의 확산을 방지한다.
도 3a 내지 도 3e는 도 2에 도시된 본 발명의 제1실시예에 따른 반도체소자의 콘택플러그 형성 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)에 소자를 분리하기 위한 소자분리(isolation) 공정을 실시하여 필드산화막(22)을 형성한 후, 반도체기판(21)의 선택된 영역상에 게이트산화막(23), 게이트전극(24), 하드마스크(25)의 순서로 적층된 게이트패턴을 형성한다. 그리고, 게이트패턴을 포함한 반도체기판(21)상에 절연막을 증착한 후 전면식각하여 게이트패턴의 양측벽에 접하는 스페이서(26)를 형성한다. 이때, 하드마스크(25)와 스페이서(26)는 후속 층간절연막과 식각선택비를 갖는 물질을 이용하되, 층간절연막이 실리콘산화막인 경우 실리콘질화막(silicon nitride)을 이용한다.
다음에, 적층 게이트패턴 사이에 노출된 반도체기판(21)에 공지된 이온주입법을 이용하여 트랜지스터의 소스/드레인 역할을 수행하는 접합층(27)을 형성한다. 여기서, 접합층(27)은 LDD(Lightly Doped Drain) 구조일 수 있고, 아세닉(As)과 같은 n형 도펀트 또는 보론(Boron)과 같은 p형 도펀트가 이온주입되어 있다.
다음에, 게이트패턴을 포함한 반도체기판(21) 상에 층간절연막(Inter Layer Dielectric; ILD)(28)을 증착한다. 이때, 층간절연막(28)은 산화물을 이용하는데, BPSG, USG, TEOS, PSG 또는 BSG와 같은 실리콘산화막을 이용한다.
다음에, 포토/식각 공정, 즉 감광막 도포, 노광 및 현상을 통해 콘택마스크를 형성한 후 콘택마스크(도시 생략)를 식각마스크로 층간절연막(28)을 식각하여 비트라인콘택과 스토리지노드콘택의 역할을 하는 랜딩플러그를 위한 콘택홀(29)을 형성한다.
이때, 초고집적소자에서는 하부층과의 포토/식각 공정마진이 부족하므로 층간절연막(28)을 하드마스크(25) 및 스페이서(26)와 식각선택비가 좋은 조건에서 자기정렬콘택식각(Self Aligned Contact; SAC)을 행한다. 이에 따라 포토공정에 의해 노출된 층간절연막(28)인 실리콘산화막은 빠른 속도로 식각되지만, 하드마스크(25) 및 스페이서(26)인 실리콘질화막의 식각속도는 느리므로 게이트패턴의 상부 또는 측벽의 실리콘질화막은 어느 정도 보호되면서 반도체기판(21)의 접합층(27)을 노출시킨다.
한편, 층간절연막(28)을 식각하여 형성된 콘택홀(29)의 측벽 및 저면에는 식각 잔류물(도시되지 않음)이 잔류하며, 접합층(27)의 표면에는 식각 공정에 의한 실리콘격자결함이 발생된다. 또한, 콘택홀(29)이 형성되면서 노출된 접합층(27)의 표면에는 자연산화막이 형성된다. 식각 잔류물 및 실리콘격자결함은 소자의 누설 전류 특성을 저하시키며, 자연산화막은 콘택 저항을 증가시켜 소자의 전기적 특성을 저하시키는 요인이 된다.
먼저 식각잔류물 및 실리콘격자결함을 제거하기 위해 건식세정 및 습식세정을 진행하는데, 먼저 NF3, SF6 등을 이용한 약한 플라즈마 상태에서 콘택홀(29) 부위를 건식세정한다. 이어 전세정(pre-cleaning) 과정으로서 황산(H2SO4), 불산(HF)과 BOE(Buffered Oxide Etchant) 희석용액, 암모니아수 등의 실리콘산화막 식각용액으로 습식 세정을 행한다.
전술한 일련의 세정 공정은 콘택홀(29) 노출 부위의 청정 상태 유지를 위해 시간지연없이 연속적으로 진행하며, 습식세정후 시간지연없이 에피택셜 실리콘 성장장비의 반응기에 장입한다.
연속해서 도 3b에 도시된 바와 같이, 자연산화막을 제거하기 위해 반도체기판(21)을 에피택셜 실리콘 성장장비의 반응기에 장입하여 800℃∼1100℃의 온도와 1torr∼500torr의 압력하에서 수소(H2)를 10slm∼100slm의 유량으로 흘리면서 10초∼200초동안 열처리하거나, 10-7torr 보다 작은 진공분위기하에서 900℃∼1000℃의 온도로 열처리한다.
도 3c에 도시된 바와 같이, 에피택셜 실리콘 성장장비의 반응기내에서 접합층(27)을 시드층으로 하여 언도우프드 에피택셜 실리콘막(30a)을 에피택셜 성장시키되, 콘택홀(29)의 일부를 채우는 두께, 예컨대 100Å∼1000Å의 얇은 두께로 성장시킨다.
언도우프드 에피택셜 실리콘막(30a)은 Si2H2Cl2/H2/HCl의 혼합 가스를 공급하면서 5torr∼50torr의 압력과 800℃∼1100℃의 온도에서 5분∼20분동안 성장시키며, Si2H2Cl2의 유량은 100sccm∼500sccm이고, H2의 유량은 10slm∼50slm이며, HCl의 유량은 50sccm∼500sccm이다.
여기서, 소스가스에 포함된 HCl은 식각특성을 갖는 가스로서 언도우프드 에피택셜 실리콘막(30a)의 성장속도를 늦추는 역할을 하는데, 성장속도가 일정속도 이하가 되어야 언도우프드 에피택셜 실리콘막(30a)이 에피택설 성장에 필요한 자리를 찾아갈 수 있기 때문에 HCl을 첨가하는 것이다.
그리고, 소스가스내 각 가스의 비율에 따라 층간절연막(28)인 실리콘산화막과 반도체기판(21) 사이의 성장 선택성 정도가 조절되고, 반도체기판(21)의 접합층(27)상에만 언도우프드 에피택셜 실리콘막(30a)이 성장되도록 가스 비율을 조절한다. 즉, 스페이서(26)상에서 언도우프드 에피택셜 실리콘막(30a)이 성장되지 않도록 한다.
도 3d에 도시된 바와 같이, 언도우프드 에피택셜 실리콘막(30a) 상에 도우프드 에피택셜 실리콘막(30b)을 선택적으로 에피택셜 성장시킨다. 이때, 도우프드 에피택셜 실리콘막(30b)은 콘택홀(29)의 일부를 채우는 두께, 예컨대 200Å∼2000Å의 두께로 성장시킨다.
도우프드 에피택셜 실리콘막(30b)은 Si2H2Cl2/H2/HCl/PH3 의 혼합 가스를 공급하면서 5torr∼50torr의 압력과 800℃∼1100℃의 온도에서 5분∼20분동안 성장하며, Si2H2Cl2의 유량은 100sccm∼500sccm이고, H2의 유량은 10slm∼50slm이며, HCl의 유량은 50sccm∼500sccm이고, PH3의 유량은 10sccm∼100sccm이다.
여기서, 소스가스에 포함된 HCl은 식각특성을 갖는 가스로서 도우프드 에피택셜 실리콘막(30b)의 성장속도를 늦추는 역할을 하는데, 성장속도가 일정속도 이하가 되어야 도우프드 에피택셜 실리콘막(30b)이 에피택설 성장에 필요한 자리를 찾아갈 수 있기 때문에 HCl을 첨가하는 것이다.
그리고, 소스가스내 각 가스의 비율에 따라 층간절연막(28)인 실리콘산화막과 도우프드 에피택셜 실리콘막(30b) 사이의 성장 선택성 정도가 조절되고, 언도우프드 에피택셜 실리콘막(30a) 상에만 도우프드 에피택셜 실리콘막(30b)이 성장되도록 가스 비율을 조절한다. 즉, 스페이서(26) 상에서 도우프드 에피택셜 실리콘막(30b)이 성장되지 않도록 한다.
또한, PH3의 유량에 따라 도우프드 에피택셜 실리콘막(30b)의 전도성을 결정짓는 인(P) 농도가 조절된다. PH3의 유량이 10sccm∼100sccm인 조건에 의해, 도우프드 에피택셜 실리콘막(30b)내 인 도핑 농도는 1E19∼8E19 atoms/cm3가 된다.
이와 같이, 도우프드 에피택셜 실리콘막(30b)의 성장전에 도핑되지 않은 언도우프드 에피택셜 실리콘막(30a)을 얇게 증착하므로써, 도우프드 에피택셜 실리콘막(30b)에 도핑된 도펀트가 확산하는 것을 방지한다.
한편, 도우프드 에피택셜 실리콘막(30b)과 언도우프드 에피택셜 실리콘막(30a)의 선택적 에피택셜 성장시, 각각 SiH4/H2/HCl의 혼합가스 및SiH4/H2/HCl/PH3의 혼합가스를 이용할 수 있다.
한편, 도우프드 에피택셜 실리콘막(30b)과 언도우프드 에피택셜 실리콘막(30a)을 성장시키기 위해서는 압력이 매우 낮고 온도가 800℃ 이상이어야 하는데, 800℃ 이하의 온도에서는 실리콘층이 단결정으로 계속 성장하는 것이 불가능하며, 일정 두께 이상의 단결정을 성장시키려면 공정 시간이 매우 길어진다. 통상적으로 에피택셜 성장법으로 성장시키는 단결정 실리콘막의 성장속도는 온도가 높아지면 지수함수적으로 증가하며, 공정 시간에는 비례한다.
따라서, 본 발명에서는 800℃∼1100℃의 고온에서 도우프드 에피택셜 실리콘막(30b)과 언도우프드 에피택셜 실리콘막(30a)을 성장시키므로 성장속도가 빨라 요구되는 두께를 짧은 시간(5분∼20분)의 공정으로 확보할 수 있어 열부담을 감소시킨다.
도 3e에 도시된 바와 같이, 도우프드 에피택셜 실리콘막(30b) 성장후 시간지연없이 다결정실리콘막 증착 장비의 반응기내로 반도체 기판(21)을 장입하여 도우프드 에피택셜 실리콘막(30b) 표면에 자연산화막이 생성되는 것을 억제한다.
만약, 도우프드 에피택셜 실리콘막(30b) 표면에 자연산화막이 생성되는 경우에는 자연산화막을 완전히 제거하기 위해 도우프드 에피택셜 실리콘막(30b) 성장후 실리콘산화막 식각용액으로 전세정을 행한 후 다결정실리콘막 증착을 진행할 수도 있다.
다음에, 다결정실리콘막 증착 장비의 반응기내에서 도우프드 에피택셜 실리콘막(30b)을 포함한 층간절연막(28) 상에 콘택홀(29)을 완전히 채울때까지 다결정실리콘막(30c)을 증착한다.
이때, 다결정실리콘막(30c)의 증착은, 통상의 다결정실리콘막 증착 공정을 이용하며, SiH4/N2/PH3의 혼합가스 또는 Si2H6/PH 3/N2의 혼합가스를 사용하여 저압화학기상증착(Low Pressure CVD; LPCVD) 장비내에서 500℃∼600℃의 온도와 200mtorr∼5torr의 압력하에서 1∼2시간동안 실시한다.
다른 방법으로, 싱글챔버타입(single chamber type) 저압화학기상증착장비를 이용하여 600℃∼700℃의 온도와 1torr∼100torr의 압력하에서 실시할 수도 있다.
상술한 다결정실리콘막(30c)은 1500Å∼3000Å의 두께로 증착된다.
다음에, 증착한 다결정실리콘막(30c)을 에치백 또는 화학적기계적연마 또는 이들 두 공정의 조합을 통해 평탄화하여 콘택홀(29) 내에만 다결정실리콘막(30c)을 잔류시킨다. 결국, 콘택홀(29)에는 언도우프드 에피택셜 실리콘막(30a)과 도우프드 에피택셜 실리콘막(30b), 그리고 다결정 실리콘막(30c)의 삼중층이 매립되며, 이러한 삼중층은 셀콘택플러그이다.
한편, 에치백이나 화학적기계적연마 공정은 셀콘택플러그간 분리를 충분히 달성하면서 적층 게이트패턴을 둘러싸고 있는 하드마스크(25) 및 스페이서(26)로 이용되는 실리콘질화막의 잔류 두께를 충분히 남겨 이후 형성되는 비트라인이나 스토리지노드와의 절연성을 완벽하게 확보할 수 있어야 한다. 또한 게이트패턴을 둘러싸고 있는 실리콘질화막으로부터 셀콘택플러그가 아래로 꺼지는 깊이를 최소화해야 후속 층간절연막 증착후의 표면형상을 평탄하게 할 수 있고, 후속 공정에서의 잔류물을 줄이거나 비트라인의 패터닝을 용이하게 수행할 수 있다.
도 4는 본 발명의 제2실시예에 따른 반도체소자를 도시한 단면도이다.
도 4를 참조하면, 반도체기판(31)에 소자간 분리막인 필드산화막(32)이 형성되고, 반도체기판(31)의 선택된 영역상에 게이트산화막(33), 게이트전극(34) 및 하드마스크(35)의 순서로 적층된 게이트패턴이 복수개 형성되고, 게이트패턴의 양측벽에는 스페이서(36)가 형성되고, 게이트패턴 사이에 노출된 반도체기판(31) 내에 접합층(37)이 형성되고, 복수의 게이트패턴 및 반도체기판(31)을 덮고 접합층(37)을 노출시키는 콘택홀(도 5a의 '39' 참조)을 갖는 층간절연막(38)이 형성되고, 콘택홀을 언도우프드 에피택셜 실리콘막(40a), 도우프드 에피택셜 실리콘막(40b)의 이중층으로 이루어진 콘택플러그가 채우고 있다.
여기서, 언도우프드 에피택셜 실리콘막(40a)은 800℃∼1100℃의 온도에서 선택적으로 에피택셜 성장된 층이고, 도우프드 에피택셜 실리콘막(40b)은 800℃∼1100℃의 온도에서 선택적으로 에피택셜 성장된후 에치백 또는 화학적기계적연마된 층이다. 여기서, 도우프드 에피택셜 실리콘막(40b)내 인 도핑 농도는 1E19∼8E19 atoms/cm3이다.
한편, 언도우프드 에피택셜 실리콘막(40a)은 100Å∼1000Å의 얇은 두께이다.
그리고, 층간절연막(38)은 BPSG, USG, TEOS, PSG, BSG와 같은 실리콘산화막이고, 하드마스크(35) 및 스페이서(36)는 층간절연막(38)과 식각선택비를 갖는 물질로서 실리콘질화막이다.
전술한 도 4에서 알 수 있듯이, 비트라인콘택과 스토리지노드콘택의 역할을 하는 랜딩플러그 구조의 콘택플러그가 언도우프드 에피택셜 실리콘막(40a)과 도우프드 에피택셜 실리콘막(40b)의 이중층, 즉 저농도 에피택셜 실리콘막과 고농도 에피택셜 실리콘막의 이중층을 포함하므로, 도우프드 에피택셜 실리콘막(40b)내의 인이 접합층(37)으로 확산하는 량이 적어져 원치않는 도펀트의 확산을 방지한다.
도 5a 내지 도 5e는 도 4에 도시된 본 발명의 제2 실시예에 따른 반도체소자의 콘택플러그 형성 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체기판(31)에 소자를 분리하기 위한 소자분리(isolation) 공정을 실시하여 필드산화막(32)을 형성한 후, 반도체기판(31)의 선택된 영역상에 게이트산화막(33), 게이트전극(34), 하드마스크(35)의 순서로 적층된 게이트패턴을 형성한다. 그리고, 게이트패턴을 포함한 반도체기판(31) 상에 절연막을 증착한 후 전면식각하여 게이트패턴의 양측벽에 접하는 스페이서(36)를 형성한다. 이때, 하드마스크(35)와 스페이서(36)는 후속 층간절연막과 식각선택비를 갖는 물질을 이용하되, 층간절연막이 실리콘산화막인 경우 실리콘질화막(silicon nitride)을 이용한다.
다음에, 적층 게이트패턴 사이에 노출된 반도체기판(31)에 공지된 이온주입법을 이용하여 트랜지스터의 소스/드레인 역할을 수행하는 접합층(37)을 형성한다. 여기서, 접합층(37)은 LDD(Lightly Doped Drain) 구조일 수 있고, 아세닉(As)과 같은 n형 도펀트 또는 보론(Boron)과 같은 p형 도펀트가 이온주입되어 있다.
다음에, 게이트패턴을 포함한 반도체기판(31) 상에 층간절연막(ILD, 38)을 증착한다. 이때, 층간절연막(38)은 산화물을 이용하는데, BPSG, USG, TEOS, PSG, BSG와 같은 실리콘산화막을 이용한다.
다음에, 포토/식각 공정, 즉 감광막 도포, 노광 및 현상을 통해 콘택마스크를 형성한 후 콘택마스크(도시 생략)를 식각마스크로 층간절연막(38)을 식각하여 비트라인콘택 또는 스토리지노드콘택의 역할을 하는 랜딩플러그를 위한 콘택홀(39)을 형성한다.
이때, 초고집적소자에서는 하부층과의 포토/식각 공정마진이 부족하므로 층간절연막(38)을 하드마스크(35) 및 스페이서(36)와 식각선택비가 좋은 조건에서 자기정렬콘택(SAC) 식각을 행한다. 이에 따라 포토공정에 의해 노출된 층간절연막(38)인 실리콘산화막은 빠른 속도로 식각되지만, 하드마스크(35) 및 스페이서(36)인 실리콘질화막의 식각속도는 느리므로 게이트패턴의 상부 또는 측벽의 실리콘질화막은 어느 정도 보호되면서 반도체기판(31)의 접합층(37)을 노출시킨다.
한편, 층간절연막(38)을 식각하여 형성된 콘택홀(39)의 측벽 및 저면에는 식각 잔류물(도시되지 않음)이 잔류하며, 접합층(38)의 표면에는 식각 공정에 의한 실리콘격자결함이 발생된다. 또한, 콘택홀(39)이 형성되면서 노출된 접합층(37)의 표면에는 자연산화막이 형성된다. 식각 잔류물 및 실리콘격자결함은 소자의 누설 전류 특성을 저하시키며, 자연산화막은 콘택 저항을 증가시켜 소자의 전기적 특성을 저하시키는 요인이 된다.
먼저 식각잔류물 및 실리콘격자결함을 제거하기 위해 건식세정 및 습식세정을 진행하는데, 먼저 NF3, SF6 등을 이용한 약한 플라즈마 상태에서 콘택홀(39) 부위를 건식세정한다. 이어 전세정(pre-cleaning) 과정으로서 황산(H2SO4), 불산(HF)과 BOE(Buffered Oxide Etchant) 희석용액, 암모니아수 등의 실리콘산화막 식각용액으로 습식 세정을 행한다.
전술한 일련의 세정 공정은 콘택홀(39) 노출 부위의 청정 상태 유지를 위해 시간지연없이 연속적으로 진행하며, 습식세정후 시간지연없이 에피택셜 실리콘 성장장비의 반응기에 장입한다.
연속해서 도 5b에 도시된 바와 같이, 자연산화막을 제거하기 위해 반도체기판(31)을 에피택셜 실리콘 성장장비의 반응기에 장입하여 800℃∼1100℃의 온도와 1torr∼500torr의 압력하에서 수소(H2)를 10slm∼100slm의 유량으로 흘리면서 10초∼200초동안 열처리하거나, 10-7torr 보다 작은 진공분위기하에서 900℃∼1000℃의 온도로 열처리한다.
도 5c에 도시된 바와 같이, 에피택셜 실리콘 성장장비의 반응기내에서 접합층(37)을 시드층으로 하여 언도우프드 에피택셜 실리콘막(40a)을 에피택셜 성장시키되, 콘택홀(39)의 일부를 채우는 두께, 예컨대 100Å∼1000Å의 얇은 두께로 성장시킨다.
언도우프드 에피택셜 실리콘막(40a)은 Si2H2Cl2/H2/HCl의 혼합 가스를 공급하면서 5torr∼50torr의 압력과 800℃∼1100℃의 온도에서 5분∼20분동안 성장시키며, Si2H2Cl2의 유량은 100sccm∼500sccm이고, H2의 유량은 10slm∼50slm이며, HCl의 유량은 50sccm∼500sccm이다.
여기서, 소스가스에 포함된 HCl은 식각특성을 갖는 가스로서 언도우프드 에피택셜 실리콘막(40a)의 성장속도를 늦추는 역할을 하는데, 성장속도가 일정속도 이하가 되어야 언도우프드 에피택셜 실리콘막(40a)이 에피택설 성장에 필요한 자리를 찾아갈 수 있기 때문에 HCl을 첨가하는 것이다.
그리고, 소스가스내 각 가스의 비율에 따라 층간절연막(38)인 실리콘산화막과 반도체기판(31) 사이의 성장 선택성 정도가 조절되고, 반도체기판(31)의 접합층(37)상에만 언도우프드 에피택셜 실리콘막(40a)이 성장되도록 가스 비율을 조절한다. 즉, 스페이서(36)상에서 언도우프드 에피택셜 실리콘막(40a)이 성장되지 않도록 한다.
도 5d에 도시된 바와 같이, 언도우프드 에피택셜 실리콘막(40a) 상에 도우프드 에피택셜 실리콘막(40b)을 선택적으로 에피택셜 성장시킨다. 이때, 도우프드 에피택셜 실리콘막(40b)은 콘택홀(39)을 모두 채우고 콘택홀(39)을 벗어난 층간절연막(38)의 표면까지 일부 과도성장할때까지 성장시킨다.
도우프드 에피택셜 실리콘막(40b)은 Si2H2Cl2/H2/HCl/PH3 의 혼합 가스를 공급하면서 5torr∼50torr의 압력과 800℃∼1100℃의 온도에서 5분∼20분동안 성장하며, Si2H2Cl2의 유량은 100sccm∼500sccm이고, H2의 유량은 10slm∼50slm이며, HCl의 유량은 50sccm∼500sccm이고, PH3의 유량은 10sccm∼100sccm이다.
여기서, 소스가스에 포함된 HCl은 식각특성을 갖는 가스로서 도우프드 에피택셜 실리콘막(40b)의 성장속도를 늦추는 역할을 하는데, 성장속도가 일정속도 이하가 되어야 도우프드 에피택셜 실리콘막(40b)이 에피택설 성장에 필요한 자리를 찾아갈 수 있기 때문에 HCl을 첨가하는 것이다.
그리고, 소스가스내 각 가스의 비율에 따라 층간절연막(38)인 실리콘산화막과 도우프드 에피택셜 실리콘막(40b) 사이의 성장 선택성 정도가 조절되고, 언도우프드 에피택셜 실리콘막(40a) 상에만 도우프드 에피택셜 실리콘막(40b)이 성장되도록 가스 비율을 조절한다. 즉, 스페이서(36) 상에서 도우프드 에피택셜 실리콘막(40b)이 성장되지 않도록 한다.
또한, PH3의 유량에 따라 도우프드 에피택셜 실리콘막(40b)의 전도성을 결정짓는 인(P) 농도가 조절된다. PH3의 유량이 10sccm∼100sccm인 조건에 의해, 도우프드 에피택셜 실리콘막(40b)내 인 도핑 농도는 1E19∼8E19 atoms/cm3가 된다.
이와 같이, 도우프드 에피택셜 실리콘막(40b)의 성장전에 도핑되지 않은 언도우프드 에피택셜 실리콘막(40a)을 얇게 증착하므로써, 도우프드 에피택셜 실리콘막(40b)에 도핑된 도펀트가 확산하는 것을 방지한다.
도우프드 에피택셜 실리콘막(40b)과 언도우프드 에피택셜 실리콘막(40a)의 선택적 에피택셜 성장시, 각각 SiH4/H2/HCl의 혼합가스 및SiH4/H2 /HCl/PH3의 혼합가스를 이용할 수 있다.
한편, 도우프드 에피택셜 실리콘막(40b)과 언도우프드 에피택셜 실리콘막(40a)을 성장시키기 위해서는 압력이 매우 낮고 온도가 800℃ 이상이어야 하는데, 800℃ 이하의 온도에서는 실리콘층이 단결정으로 계속 성장하는 것이 불가능하며, 일정 두께 이상의 단결정을 성장시키려면 공정 시간이 매우 길어진다. 통상적으로 에피택셜 성장법으로 성장시키는 단결정 실리콘막의 성장속도는 온도가 높아지면 지수함수적으로 증가하며, 공정 시간에는 비례한다.
따라서, 제2 실시예에서는 800℃∼1100℃의 고온에서 도우프드 에피택셜 실리콘막(40b)과 언도우프드 에피택셜 실리콘막(40a)을 성장시키므로 성장속도가 빨라 요구되는 두께를 짧은 시간(5분∼20분)의 공정으로 확보할 수 있어 열부담을 감소시킨다.
도 5e에 도시된 바와 같이, 도우프드 에피택셜 실리콘막(40b)을 층간절연막(38)의 표면이 드러날때까지 에치백 또는 화학적기계적연마를 통해 평탄화하여 콘택홀에만 도우프드 에피택셜 실리콘막(40b)을 잔류시킨다.
결국, 콘택홀(39)에는 언도우프드 에피택셜 실리콘막(40a)과 도우프드 에피택셜 실리콘막(40b)의 이중층이 매립되며, 이러한 이중층은 셀콘택플러그이다.
한편, 에치백이나 화학적기계적연마 공정은 셀콘택플러그간 분리를 충분히 달성하면서 적층 게이트패턴을 둘러싸고 있는 하드마스크(35) 및 스페이서(36)로 이용되는 실리콘질화막의 잔류 두께를 충분히 남겨 이후 형성되는 비트라인이나 스토리지노드와의 절연성을 완벽하게 확보할 수 있어야 한다. 또한 게이트패턴을 둘러싸고 있는 실리콘질화막으로부터 셀콘택플러그가 아래로 꺼지는 깊이를 최소화해야 후속 층간절연막 증착후의 표면형상을 평탄하게 할 수 있고, 후속 공정에서의 잔류물을 줄이거나 비트라인의 패터닝을 용이하게 수행할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 도펀트의 확산을 방지하므로써 리프레시 특성을 개선시킬 수 있는 효과가 있다.
또한, 리프레시 특성의 제어가 보다 용이해지기 때문에 반도체 소자의 리프레시 특성의 균일도를 증가시켜 양산성을 증대시킬 수 있는 효과가 있다.
아울러 DRAM 이외에도 실리콘막을 콘택으로 적용하는 모든 반도체 소자에서 콘택저항을 낮추는 기술로 활용할 수 있는 효과가 있다.
도 1a는 종래기술에 따른 반도체 소자를 도시한 단면도,
도 1b는 도 1a의 에피택셜 실리콘막을 콘택플러그로 이용하는 경우의 인의 도핑 프로파일을 나타낸 도면
도 1c는 에피택셜 실리콘막의 도핑농도에 따른 포즈 리프레시(pause refresh) 특성을 나타낸 도면,
도 2는 본 발명의 제1실시예에 따른 반도체소자를 도시한 단면도,
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 반도체소자의 콘택플러그의 형성 방법을 도시한 공정 단면도,
도 4는 본 발명의 제2실시예에 따른 반도체소자를 도시한 단면도,
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 반도체소자의 콘택플러그의 형성 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 필드산화막
23 : 게이트산화막 24 : 게이트전극
25 : 하드마스크 26 : 스페이서
27 : 접합층 28 : 층간절연막
30a : 언도우프드 에피택셜 실리콘막
30b : 도우프드 에피택셜 실리콘막
30c : 다결정 실리콘막

Claims (16)

  1. 삭제
  2. 접합층이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 접합층을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 일부를 채우도록 상기 접합층 상에 언도우프드 에피택셜 실리콘막을 선택적으로 에피택셜 성장시키는 단계;
    상기 언도우프드 에피택셜 실리콘막 상에 도우프드 에피택셜 실리콘막을 선택적으로 에피택셜 성장시키는 단계;
    상기 콘택홀을 채울때까지 상기 도우프드 에피택셜 실리콘막 상에 다결정 실리콘막을 증착하는 단계; 및
    상기 다결정 실리콘막을 평탄화시켜 상기 언도우프드 에피택셜실리콘막, 도우프드 에피택셜실리콘막 및 상기 다결정실리콘막의 삼중층으로 된 콘택플러그를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 언도우프드 에피택셜 실리콘막을 선택적으로 에피택셜 성장시키는 단계는, Si2H2Cl2/H2/HCl의 혼합 가스를 이용하여 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 도우프드 에피택셜 실리콘막을 선택적으로 에피택셜 성장시키는 단계는, Si2H2Cl2/H2/HCl/PH3의 혼합 가스를 이용하여 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제2항에 있어서,
    상기 다결정 실리콘막을 증착하는 단계는,
    SiH4/N2/PH3의 혼합가스 또는 Si2H6/PH3/N 2의 혼합가스를 이용하여 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 삭제
  7. 접합층이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 접합층을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 일부를 채우도록 상기 접합층 상에 상기 언도우프드 에피택셜 실리콘막을 선택적으로 에피택셜 성장시키는 단계;
    상기 콘택홀을 채우면서 상기 층간절연막까지 과도성장하도록 상기 언도우프드 에피택셜 실리콘막 상에 도우프드 에피택셜 실리콘막을 선택적으로 에피택셜 성장시키는 단계; 및
    상기 도우프드 에피택셜 실리콘막을 평탄화시켜 상기 언도우프드 에피택셜실리콘막과 상기 도우프드 에피택셜실리콘막의 이중층으로 된 콘택플러그를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  8. 제7항에 있어서,
    상기 언도우프드 에피택셜 실리콘막을 선택적으로 에피택셜 성장시키는 단계는, Si2H2Cl2/H2/HCl의 혼합 가스를 이용하여 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 도우프드 에피택셜 실리콘막을 선택적으로 에피택셜 성장시키는 단계는, Si2H2Cl2/H2/HCl/PH3의 혼합 가스를 이용하여 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 반도체 기판;
    상기 반도체 기판의 선택된 영역 내에 형성된 접합층;
    상기 반도체 기판을 덮고 상기 접합층을 노출시키는 콘택홀을 갖는 층간절연막; 및
    상기 접합층에 접하는 언도우프드 에피택셜 실리콘막과 상기 언도우프드 에피택셜 실리콘막 상의 도우프드 에피택셜 실리콘막과 상기 도우프드 에피택셜 실리콘막 상의 다결정 실리콘막의 삼중층을 구비하여 상기 콘택홀을 채우는 콘택플러그
    를 포함하는 반도체 소자.
  11. 제10항에 있어서,
    상기 도우프드 에피택셜 실리콘막의 농도는 1E19∼8E19 atoms/cm3인 것을 특징으로 하는 반도체 소자.
  12. 제10항에 있어서,
    상기 언도우프드 에피택셜 실리콘막은 100Å∼1000Å 두께인 것을 특징으로 하는 반도체 소자.
  13. 제10항에 있어서,
    상기 도우프드 에피택셜 실리콘막은 200Å∼2000Å 두께인 것을 특징으로 하는 반도체 소자.
  14. 반도체 기판;
    상기 반도체 기판의 선택된 영역 내에 형성된 접합층;
    상기 반도체 기판을 덮고 상기 접합층을 노출시키는 콘택홀을 갖는 층간절연막; 및
    상기 접합층에 접하는 언도우프드 에피택셜 실리콘막과 상기 언도우프드 에피택셜 실리콘막 상의 도우프드 에피택셜 실리콘막의 이중층을 구비하여 상기 콘택홀을 채우는 콘택플러그
    를 포함하는 반도체 소자.
  15. 제14항에 있어서,
    상기 도우프드 에피택셜 실리콘막의 농도는 1E19∼8E19 atoms/cm3인 것을 특징으로 하는 반도체 소자.
  16. 제14항에 있어서,
    상기 언도우프드 에피택셜 실리콘막은 100Å∼1000Å 두께인 것을 특징으로 하는 반도체 소자.
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