KR101162258B1 - 반도체소자의 콘택 형성 방법 - Google Patents

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Abstract

본 발명은 실리콘기판 위에서 뿐만 아니라 산화막질인 소자분리막 위에서도 콘택물질을 측면성장시켜 콘택저항을 낮출 수 있는 반도체소자의 콘택 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 콘택형성 방법은 접합층이 형성된 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 접합층을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀의 일부를 채울때까지 선택적에피택셜성장 공정을 통해 에피택셜층인 제1콘택막을 성장시키는 단계, 상기 제1콘택막 상에 고상에피택시 공정을 통해 비정질실리콘인 제2콘택막을 성장시키는 단계, 소정 열처리를 진행하여 상기 제2콘택막을 에피택셜층으로 재성장시켜 상기 콘택홀 외부까지 충분히 측면 성장시키는 단계, 및 상기 제2콘택막을 선택적으로 평탄화시키는 단계를 포함한다.
에피택셜실리콘, SEG, SPE, 측면성장, 셀랜딩플러그콘택

Description

반도체소자의 콘택 형성 방법{METHOD FOR FORMING CONTACT IN SEMICONDUCTOR DEVICE}
도 1a는 종래기술에 따른 SEG 공정에 의해 형성된 콘택의 구조를 도시한 평면도,
도 1b는 도 1a의 Ⅰ-Ⅰ'선에 따른 단면도,
도 2는 종래기술에 따른 에피택셜실리콘의 측면성장 불량을 도시한 도면,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 콘택 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 게이트절연막 24 : 게이트전극
25 : 게이트하드마스크 26 : 게이트스페이서
27 : 접합층 28 : 층간절연막
30 : 제1콘택막 31 : 제2콘택막
32 : 에피택셜실리콘 31a : 에피택셜실리콘화 제2콘택막
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 반도체소자의 콘택 형성 방법에 관한 것이다.
반도체 소자가 점점 소형화, 고집적화되면서 콘택면적이 점점 감소하여 콘택저항의 증가와 동작전류(Drive current)의 감소 현상이 나타나고 있고, 이로 인해 반도체소자의 tWR 불량 및 리프레시 특성 저하와 같은 소자 열화(degradation) 현상이 나타나고 있다. 이런 상황에서 소자의 콘택 저항을 낮추고 동작전류를 향상시키고자, 실리콘기판 접합 부분의 도펀트 농도를 높이거나 현재 사용중인 폴리실리콘콘택 내의 도펀트인 인(Phosphorous) 농도를 높이는 방법을 사용중이다.
통상적으로 사용되는 콘택 내의 폴리실리콘은 자체 저항이 매우 높을 뿐만 아니라 장비에 웨이퍼를 로딩(loading)할 때 형성되는 미세한 산화막이 존재하므로 소자의 콘택저항을 증가시킨다. 이러한 폴리실리콘 물질로서는 앞으로 반도체소자가 계속 고집적화되는 추세에 따라 콘택저항을 낮추고 소자의 특성을 향상시키기 어려운 상황이다.
이상과 같은 문제점들을 극복하고 소자의 콘택저항을 낮출 뿐만 아니라 소자특성을 향상시키고자 개발되고 있는 것이 에피택셜실리콘(Epitaxial silicon)이며, 이 에피택셜실리콘은 주로 SEG(Selective Epitaxy Growth) 공정을 통해 형성한다.
SEG 공정은 콘택 외벽에 산화물이나 질화물이 있어도 실리콘기판으로부터 선 택적으로 양질의 에피택셜실리콘을 성장시킬 수 있는 것으로, DRAM 분야에서는 주로 셀랜딩플러그콘택(Cell landing plug contact)에 적용되고 있다.
그러나, I-형 ISO(Isolation)를 적용하는 DRAM 소자에서 스토리지노드콘택(SNC)은 모두 실리콘기판 위에서 에피택셜실리콘이 성장되나, 비트라인콘택(BLC) 위에는 실리콘기판과 소자분리막(ISO 산화막) 위에도 에피택셜실리콘이 형성되는 문제점이 있다.
도 1a는 종래기술에 따른 SEG 공정에 의해 형성된 콘택의 구조를 도시한 평면도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ'선에 따른 단면도이다. 그리고, 도 2는 종래기술에 따른 에피택셜실리콘의 측면성장 불량을 도시한 도면이다.
도 1a 및 도 1b를 참조하여 종래기술에 따른 SEG 공정을 이용한 콘택 형성 방법을 개략적으로 설명하면 다음과 같다.
도 1a 및 도 1b에 도시된 바와 같이, 반도체 기판(11)의 소정영역에 소자분리막(ISO Oxide, 12)을 형성하여 활성영역(13)을 정의한 후, 활성영역(13) 상부에 게이트라인(14)을 형성한다.
다음으로, 게이트라인(14) 상부에 층간절연막(15)을 형성한 후, 층간절연막(15)을 선택적으로 식각하여 셀랜딩플러그콘택이 형성될 콘택홀(16a, 16b)을 형성한다. 이때, 콘택홀(16a, 16b) 중에서 비트라인콘택지역의 콘택홀(16a)은 활성영역과 소자분리막을 동시에 개방시킨 구조이고, 스토리지노드콘택지역의 콘택홀(16b)은 활성영역만을 개방시킨 구조이다.
다음으로, 콘택홀(16a, 16b)에 SEG 공정으로 에피택셜실리콘을 성장시켜 셀 랜딩플러그콘택(17a, 17b)을 형성한다.
그러나, 종래기술은 도 2에 도시된 것처럼, 비트라인콘택 지역에서 SEG를 통해 에피택셜실리콘을 성장시킬 때, 활성영역(13) 위에서 성장한 에피택셜실리콘(17a)이 소자분리막(12)까지 충분히 측면 성장(화살표)이 이뤄지지 않아 콘택면적이 감소하는 문제가 있다.
더욱이, 비트라인콘택지역 중에서도 소자분리막 위에서는 텅스텐과 같은 메탈 비트라인이 형성되므로 비트라인콘택지역내 실리콘기판뿐만 아니라 소자분리막위에서도 가능하면 에피택셜실리콘을 형성하므로써 소자의 콘택저항을 낮출 필요가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 실리콘기판 위에서 뿐만 아니라 산화막질인 소자분리막 위에서도 콘택물질을 측면성장시켜 콘택저항을 낮출 수 있는 반도체소자의 콘택 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 콘택형성 방법은 접합층이 형성된 반도체기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 접합층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀의 일부를 채울때까지 선택적에피택셜성장 공정을 통해 제1에피택셜실리콘층을 성장시키는 단계; 상기 제1에피택셜실리콘층 상에 환원분위기를 포함하는 고상에피택시 공정을 통해 제2에피택셜실리콘층과 비정질실리콘층을 성장시키는 단계; 소정 열처리를 진행하여 상기 비정질실리콘층을 제3에피택셜실리콘층으로 재성장시켜 상기 콘택홀 외부까지 충분히 측면 성장시키는 단계; 및 상기 제3에피택셜실리콘층을 선택적으로 평탄화시키는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예에서 도입하고자 하는 선택적에피택셜성장(SEG) 공정은 콘택홀 내에 전처리 세정이 실시되어진 실리콘기판이 드러난 부분에서만 선택적으로 에피택셜실리콘을 원하는 두께만큼 성장시키는 원리이고, 고상에피택시(Solid Phase Epitaxy; SPE)는 콘택홀 내에서 비정질실리콘을 증착한 후 후속 열공정을 진행할 때 비정질실리콘이 에피택셜실리콘으로 재성장되는 원리를 갖고 있다. 상기 고상에피택시는, 비정질실리콘을 증착한 초기 상태(As-deposited)에서도 이미 실리콘기판 위에 에피택셜실리콘이 성장되고, 그 위에 모두 비정질실리콘이 증착되는 원리이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 콘택 형성 방법 을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21) 상부에 소자간 분리를 위한 소자분리(isolation) 공정을 실시하여 소자분리막(22)을 형성한 후, 반도체기판(21)의 선택된 영역 상에 게이트절연막(23), 게이트전극(24), 게이트하드마스크(25)의 순서로 적층된 게이트패턴을 형성한다.
이어서, 게이트패턴을 포함한 반도체기판(21) 상에 절연막을 증착한 후 전면식각하여 게이트패턴의 양측벽에 접하는 게이트스페이서(26)를 형성한다. 이때, 게이트하드마스크(25)와 게이트스페이서(25)는 후속 층간절연막과 식각선택비를 갖는 물질을 이용하되, 층간절연막이 실리콘산화막인 경우 실리콘질화막(silicon nitride)을 이용한다.
다음에, 게이트패턴 사이에 노출된 반도체기판(21)에 공지된 이온주입법을 이용하여 트랜지스터의 소스/드레인 역할을 수행하는 접합층(27)을 형성한다. 여기서, 접합층(27)은 LDD(Lightly Doped Drain) 구조일 수 있고, 아세닉(As)과 같은 n형 도펀트 또는 보론(Boron)과 같은 p형 도펀트가 이온주입되어 있다.
다음에, 게이트패턴을 포함한 반도체기판(21) 상에 층간절연막(Inter Layer Dielectric; ILD)(28)을 증착한다. 이때, 층간절연막(28)은 산화물을 이용하는데, BPSG, USG, TEOS, PSG, BSG와 같은 실리콘산화막을 이용한다.
다음에, 게이트패턴의 상부가 드러날때까지 층간절연막(28)을 CMP 공정을 통해 평탄화시킨다. 이어서, 포토/식각 공정, 즉 감광막 도포, 노광 및 현상을 통해 콘택마스크를 형성한 후 콘택마스크(도시 생략)를 식각마스크로 층간절연막(28)을 식각하여 셀랜딩플러그콘택을 위한 콘택홀(29)을 형성한다.
이때, 초고집적소자에서는 하부층과의 포토/식각 공정마진이 부족하므로 층간절연막(28)을 게이트하드마스크(25) 및 게이트스페이서(26)와 식각선택비가 좋은 조건에서 자기정렬콘택식각(Self Aligned Contact; SAC)을 행한다. 이에 따라 포토공정에 의해 노출된 층간절연막(28)인 실리콘산화막은 빠른 속도로 식각되지만, 게이트하드마스크(25) 및 게이트스페이서(26)인 실리콘질화막의 식각속도는 느리므로 게이트패턴의 상부 또는 측벽의 실리콘질화막은 어느 정도 보호되면서 반도체기판(21)의 접합층(27)을 노출시킨다.
한편, 층간절연막(28)을 식각하여 형성된 콘택홀(29)의 측벽 및 저면에는 식각 잔류물(도시되지 않음)이 잔류하며, 접합층(27)의 표면에는 식각 공정에 의한 실리콘격자결함이 발생된다. 또한, 콘택홀(29)이 형성되면서 노출된 접합층(27)의 표면에는 자연산화막이 형성된다. 식각 잔류물은 소자의 누설 전류 특성을 저하시키며, 자연산화막은 콘택 저항을 증가시켜 소자의 전기적 특성을 저하시키는 요인이 된다.
따라서, 콘택홀(29) 형성후에 콘택물질 형성전의 전처리 세정 공정으로서 건식세정 또는 습식세정을 진행하는데, 습식세정은 HF-last 세정(HF용액을 가장 나중에 적용하는 세정)을 적용하고, 건식세정은 플라즈마세정을 적용한다. 이러한 전처리 공정은 상온～400℃ 범위에서 진행한다.
HF-last 세정은, HF계 세정을 가장 나중에 진행하는 것으로, 예를 들어 HF- last 세정으로는 RNO[R(H2SO4+H2O2)+N(NH4OH+H 2O2)+O(HF계열 BOE)], RNF[R(H2SO4+H2O2)+N(NH4OH+H2O2 )+HF], RO, NO, RF 세정을 이용한다. 여기서, R은 SPM이라고도 한다.
그리고, 플라즈마 세정 공정시 사용하는 가스는 수소(H2), 수소/질소(H2/N2), 불화질소(NF3), 암모니아(NH3), 헬륨(He) 또는 산소(O2)를 사용한다.
아울러, 전처리 세정 공정은 수소계열 가스를 이용한 열처리 세정 공정을 이용할 수도 있는데, 수소 및 수소계열 가스 분위기에서 700℃ 이상의 고온으로 열처리하면 식각잔류물을 제거함과 동시에 특히 미세 자연산화막을 제거하는 효과가 있다.
전술한 일련의 전처리 세정 공정은 콘택홀(29) 노출 부위의 청정 상태 유지를 위해 시간지연없이 연속적으로 진행하며, 전처리 공정후 시간지연없이 SEG 공정을 진행한다.
도 3b에 도시된 바와 같이, 선택적에피택셜성장(이하 'SEG'라 약칭함) 공정을 진행하여 콘택홀(29)의 일부를 채우는 두께, 예컨대 100Å～1000Å의 얇은 두께로 제1콘택막(30)을 성장시킨다.
이때, 제1콘택막(30)은 에피택셜실리콘으로서, SiH2Cl2/HCl/PH3의 혼합가스를공급하면서 70torr～100torr의 압력과 750℃～850℃의 온도에서 10분～40분동안 성장시키며, 이때 SiH2Cl2의 유량은 100sccm～200sccm이고, HCl의 유량은 100sccm～ 150sccm이며, PH3의 유량은 10sccm～100sccm이다.
이처럼, 제1콘택막(30)은 성장도중에 PH3를 흘려주므로써 제1콘택막(30)내 인의 도핑농도를 1E18～1E21atoms/cm3 수준으로 유지시킨다. 한편, 제1콘택막(30)내 도핑되는 불순물은 비소(As)도 가능한데, 이때는 성장도중에 AsH3를 흘려준다.
위와 같이 제1콘택막(30)을 SEG 공정에 의해 성장시키는 증착 방식은, LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PECVD(Plasma Enhanced CVD), UHVCVD(Ultra High Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD), MBE(Molecular Beam Epitaxy) 중에서 선택된다.
도 3c에 도시된 바와 같이, 고상에피택시(이하, 'SPE'라 약칭함) 공정을 진행하기에 앞서, 제1콘택막(30) 표면의 자연산화막을 제거하기 위해 표면 세정공정을 진행한다. SPE 공정을 진행하기에 앞서 진행하는 표면 세정 공정은, 건식세정 또는 습식세정을 진행하는데, 습식세정은 HF-last(HF용액을 적용하는 세정) 세정을 적용하고, 건식세정은 플라즈마세정을 적용한다. 이러한 표면 세정 공정은 상온～400℃ 범위에서 진행한다. 한편, 플라즈마 세정 공정시 사용하는 가스는 수소(H2), 수소/질소(H2/N2), 불화질소(NF3), 암모니아(NH3), 헬륨(He) 또는 산소(O2)를 사용한다. 그리고, 고상에피택시 진행전에 수소계열 가스를 이용한 열처리 세정 공정을 이용할 수도 있다.
도 3d에 도시된 바와 같이, 제1콘택막(30) 상에 SPE(Solid Phase Epitaxy) 공정을 진행하여 비정질실리콘인 제2콘택막(31)을 1000Å～3000Å 두께로 성장시킨다. 이때, SPE 공정시 초기 증착상태(As-deposited)에서는 제1콘택막(30) 표면 상에 에피택셜실리콘(32)이 형성되고, 증착이 진행될수록 에피택셜실리콘(32) 상에 비정질실리콘인 제2콘택막(31)이 형성된다.
예컨대, 에피택셜실리콘(32)과 제2콘택막(31)을 성장시키기 위한 SPE 공정은 H2 가스분위기에서 SiH4/PH3의 혼합 가스를 공급하면서 150torr～200torr의 압력과 550℃～650℃의 온도에서 2분～3분동안 성장시키며, SiH4의 유량은 500sccm～800sccm이고, PH3의 유량은 20sccm～50sccm이다. 이처럼, 제2콘택막(31)은 성장도중에 PH3를 흘려주므로써 제2콘택막(31)내 인의 도핑농도를 비교적 낮은 5E19～1.5E20atoms/cm3 수준으로 유지시킨다. 한편, 제2콘택막(31)내 도핑되는 불순물은 비소(As)도 가능한데, 이때는 성장도중에 AsH3를 흘려준다.
위와 같이 제2콘택막(31)을 SPE 공정에 의해 성장시키는 증착 방식은, LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PECVD(Plasma Enhanced CVD), UHVCVD(Ultra High Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD), MBE(Molecular Beam Epitaxy) 중에서 선택된다.
상술한 바와 같은 SPE 공정은 SEG 공정과 달리 소자분리막 위로의 측면성장도 가능하여 비트라인콘택지역의 소자분리막 위에서도 에피택셜실리콘으로 채워지게되고, 또한 다른쪽 스토리지노드콘택지역 위에서도 역시 SEG 위에 SPE가 형성되 어 모든 셀랜딩플러그콘택영역은 에피택셜실리콘으로 채워진다.
한편, SPE 공정시 초기 증착상태에서 에피택셜실리콘(32)이 성장되는 이유는, 표면 세정 공정을 진행한 후 시간지연없이 비정질 실리콘 증착 장비에 진공으로 로딩시키는 것(Vacuum loading)을 첫 번째 이유로 들 수 있다. 전처리 표면 세정공정시 SPM(H2SO4:H2O2=1:20 @90℃)과 300:1 BOE를 이용하여 세정을 진행하면, 실리콘기판 표면은 수소 종말처리(실리콘기판 표면의 실리콘 댕글링본드(dangling bond)가 수소원자와 결합된 상태)되어 일정시간 자연산화막의 성장이 억제된다. 이처럼 자연산화막이 억제되므로 SPE 초기에 에피택셜실리콘이 성장된다. 두 번째 이유로는, 초기 비정질실리콘을 증착하기 위해 도입되는 가스 분위기가 H2 가스이기 때문이다. 즉, H2 가스를 이용함에 따라 SPE 공정시 가스분위기가 산화분위기가 아니라 환원분위기가 되고, 이러한 환원분위기에 의해 비정질실리콘의 증착 상태에서도 초기에 에피택셜실리콘이 성장하는 것이다.
도 3e에 도시된 바와 같이, 비교적 저온에서 열공정을 진행하여 제2콘택막(31)을 모두 에피택셜실리콘으로 재성장시킨다. 이때, 열공정은 500℃～700℃의 온도 범위에서 30분～10시간동안 질소분위기로 진행한다.
이하, 에피택셜실리콘으로 재성장된 제2콘택막(31)을 에피택셜실리콘화 제2콘택막(31a)이라 약칭하기로 한다.
결국, SEG에 의한 제1콘택막(30), SPE 초기 증착시 형성된 에피택셜실리콘(32), 그리고 SPE에 의한 에피택셜화 제2콘택막(31a)이 모두 에피택셜실리콘으로 형성되기 때문에 셀랜딩플러그콘택은 에피택셜실리콘으로 형성된다.
도 3f에 도시된 바와 같이, 게이트패턴 상부측으로 측면성장된 에피택셜실리콘화 제2콘택막(31a)에 대해 에치백 또는 CMP으로 평탄화시켜 서로 분리되는 셀랜딩플러그콘택(100)을 형성한다.
전술한 실시예에 따르면, SEG 공정과 SPE 공정 및 후속 열처리공정을 혼합하여 진행하므로써 측면성장효과를 극대화하여 소자분리막 위에서도 충분히 콘택으로 사용되는 에피택셜층을 성장시킬 수 있다.
상술한 실시예에서는 에피택셜실리콘에 대해 설명하였으나, 본 발명은 셀랜딩플러그콘택 물질로 에피택셜저마늄(Ge), 에피택셜 실리콘저마늄(SiGe)을 사용하는 경우에도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 비트라인콘택지역에서 소자분리막 위에까지 셀랜딩플러그콘택을 형성하므로, 콘택저항을 감소시킬 수 있으며, 이로써 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.

Claims (15)

  1. 접합층이 형성된 반도체기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 접합층을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 일부를 채울때까지 선택적에피택셜성장 공정을 통해 제1에피택셜실리콘층을 성장시키는 단계;
    상기 제1에피택셜실리콘층 상에 환원분위기를 포함하는 고상에피택시 공정을 통해 제2에피택셜실리콘층과 비정질실리콘층을 성장시키는 단계;
    소정 열처리를 진행하여 상기 비정질실리콘층을 제3에피택셜실리콘층으로 재성장시켜 상기 콘택홀 외부까지 충분히 측면 성장시키는 단계; 및
    상기 제3에피택셜실리콘층을 선택적으로 평탄화시키는 단계
    를 포함하는 반도체소자의 콘택 형성 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2에피택셜실리콘층과 비정질실리콘층을 성장시키는 단계 이전에 SPM과 BOE를 이용하여 세정하는 단계를 진행하고,
    상기 제2에피택셜실리콘층과 비정질실리콘층을 성장시키는 단계는,
    상기 세정 단계 후 시간지연없이 상기 반도체기판을 비정질실리콘 증착 장비에 진공으로 로딩시키는 단계; 및
    H2 가스 분위기에서 SiH4를 포함하는 혼합가스를 공급하는 단계
    를 포함하는 반도체소자의 콘택 형성 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2에피택셜실리콘층 및 비정질실리콘층을 성장시키는 단계 전에,
    상기 제1에피택셜실리콘층 표면의 자연산화막을 제거하기 위한 표면 세정 단계
    를 더 포함하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 표면 세정 단계는,
    건식세정, 습식세정 또는 수소계 열처리 세정으로 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1에피택셜실리콘층을 성장시키는 단계는,
    SiH2Cl2/HCl/PH3의 혼합가스를 공급하여 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 제1에피택셜실리콘층을 형성하는 단계는,
    70torr～100torr의 압력과 750℃～850℃의 온도에서 10분～40분동안 진행하되, 상기 SiH2Cl2의 유량은 100sccm～200sccm이고, 상기 HCl의 유량은 100sccm～150sccm이며, 상기 PH3의 유량은 10sccm～100sccm으로 하여 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 제1에피택셜실리콘층은,
    100Å～1000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2에피택셜실리콘층과 비정질실리콘층을 성장시키는 단계는,
    H2 가스분위기에서 SiH4/PH3의 혼합 가스를 공급하여 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 제2에피택셜실리콘층과 비정질실리콘층을 성장시키는 단계는,
    150torr～200torr의 압력과 550℃～650℃의 온도에서 2분～3분동안 진행하며, 상기 SiH4의 유량은 500sccm～800sccm이고, 상기 PH3의 유량은 20sccm～50sccm으로 하여 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 열처리는,
    500℃～700℃의 온도 범위에서 30분～10시간동안 질소분위기로 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 제1에피택셜실리콘층 성장 전에 상기 콘택홀에 대해 전처리 세정 공정을 진행하는 단계를
    더 포함하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 전처리 세정 공정은,
    건식세정, 습식세정 또는 수소계열의 가스를 이용한 열처리 세정 공정으로 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 건식세정은,
    수소(H2), 수소/질소(H2/N2), 불화질소(NF3), 암모니아(NH 3), 헬륨(He) 또는 산소(O2)를 사용한 플라즈마세정으로 진행하는 것을 특징으로 하는 반도체소자의 콘택형성 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 습식세정은,
    HF-last 방법으로 진행하는 것을 특징으로 하는 반도체소자의 콘택 형성 방법.
  15. 삭제
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