KR20050104231A - 반도체 소자의 콘택플러그 형성방법 - Google Patents

반도체 소자의 콘택플러그 형성방법 Download PDF

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Abstract

본 발명은 SPE(Solid Phase Epitaxy) 방법에 의한 에피택셜-실리콘의 형성시 콘택 영역 내의 비정질-실리콘을 완전히 에피택셜-실리콘으로 재성장시킬 수 있는 반도체 소자의 콘택플러그 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 콘택플러그 형성방법은, 실리콘기판 상에 스페이서를 구비한 게이트들을 형성하는 단계와, 상기 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계와, 상기 게이트들을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 게이트들 사이의 접합영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 표면 및 층간절연막 상에 SPE 방법에 따라 600∼670℃의 온도에서 에피택셜-실리콘을 성장시키는 단계와, 상기 기판 결과물에 대해 후속 열공정을 수행하여 상기 에피택셜-실리콘의 초기 성장시 콘택홀 상부 및 층간절연막 상에 성장된 비정질-실리콘을 에피택셜-실리콘으로 재성장시키는 단계와, 상기 게이트 상부의 비정질-실리콘 및 에피택셜-실리콘을 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 콘택플러그 형성방법{Method for forming contact plug of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 콘택저항을 감소시키기 위한 콘택플러그 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 소자 크기가 점점 작아지는 추세에서, 기판 콘택 영역이 많은 영향을 받고 있다. 즉, 반도체 소자의 고집적화에 따른 소형화로 인해 콘택 면적이 감소되고 있는 바, 콘택저항 증가 및 동작전류의 감소 현상이 나타나고 있고, 이로 인해, 반도체 소자의 tWR 불량 및 리프레쉬 특성 저하와 같은 소자 열화(degradation) 현상이 나타나고 있다.
이러한 상황에서 소자의 콘택저항을 낮추고 동작전류를 향상시키고자 기존에는 기판 접합영역의 도펀트농도를 높이거나 플러그물질인 폴리-실리콘 내의 도펀트 농도를 높이는 방법이 이용되어 왔다. 여기서, 상기 폴리-실리콘은 500∼600℃의 배치 타입 퍼니스(batch type furnace)에서 소오스 가스로 SiH4 가스, 그리고, 도펀트 가스로 PH3 가스를 이용하여 증착하며, 이때, 도펀트인 인(P)의 농도는 0.1∼3.0E20 원자/㎤ 정도로 하고 있다.
그러나, 이와 같이 접합영역의 도펀트 농도나 폴리-실리콘 내의 도핑 농도를 높이면, 오히려 소자의 리프레쉬 특성이 저하되는 것으로 알려져 있다.
또한, 폴리-실리콘을 증착할 때, 증착 전 HF 또는 BOE 용액을 이용한 익스-시튜(ex-situ) 습식 세정과 세정후 대기압하에서 퍼니스에 로딩될 때 존재하는 수십 ppm 정도의 산소 농도에 의해 기판과 폴리-실리콘 사이의 계면에 미세 산화막이 형성되는 바, 이러한 미세 산화막으로 인해 콘택저항이 증가된다.
결국, 플러그 물질로 폴리-실리콘을 이용하는 방법은 반도체 소자의 고집적화 및 소형화되는 추세에 부응해서 콘택저항을 낮추고 소자 특성을 개선함에 어려움이 있다.
이에, 상기한 문제를 극복하고자 싱글-타입(single-type) CVD 장비에서 플러그 물질을 성장시키는 에피택셜-실리콘(epitaxial-Si) 성장법이 개발되었다.
이러한 에피택셜-실리콘 성장법으로는 SEG(Silicon Epitaxial Growth) 방법과 SPE(Solid Phase Epitaxy) 방법의 두 가지가 있으며, 이 중에서도 SPE 방법은 기존 반도체 제조 공정을 그대로 적용하면서 저온 공정이 가능하고 저농도 도핑으로도 충분히 기존 폴리-실리콘의 문제점을 극복할 수 있어서 많이 연구되고 있다.
상기 SPE 방법에 있어서 초기 성장은 SiH4/PH3 가스를 사용하여 500∼650℃의 온도범위에서 1E19∼1E20 원자/㎤의 비교적 낮은 인(P) 도핑 농도를 갖는 비정질-실리콘으로 형성된다. 그리고, 이렇게 초기 성장된 비정질-실리콘은 연이어 500∼650℃ 및 질소분위기에서 30분 내지 10시간 동안 진행하는 저온 열공정을 통해 기판 계면에서부터 콘택 상부 영역으로 에피택셜-실리콘으로 재성장하게 된다.
도 1a 및 도 1b는 종래 SPE 방법에 따른 에피택셜-실리콘 성장을 설명하기 위한 사진들로서, 도 1a는 LPCVD 장비로 610℃에서 220초 동안 성장된 실리콘을 보여주는 사진이고, 도 1b는 초기 성장된 실리콘에 대해 500∼650℃의 저온에서 10분 내지 1시간 동안 열공정을 수행한 후의 사진이다.
도 1a를 참조하면, 실리콘기판 계면 상에는 에피택셜-실리콘(a)이 일부 성장되었고, 그 위에는 비정질실리콘(b)이 성장된 것을 볼 수 있다.
도 1b를 참조하면, 기판 계면에 이미 성장되어 있던 에피택셜-실리콘(a)으로부터 비정질-실리콘이 에피택셜-실리콘으로 재성장되어 콘택 영역이 에피택셜-실리콘(a)으로 채워졌음을 볼 수 있다.
그러나, 종래의 SPE 방법에 따르면, 기판 계면 상의 에피택셜-실리콘이 상부 비정질-실리콘 방향으로 성장하기는 하지만, 상부의 비정질-실리콘 부분에서 폴리-실리콘으로의 재결정이 일어나, 도 1b에서 보여지는 바와 같이, 콘택 영역, 즉, 콘택홀이 에피택셜-실리콘(a)과 폴리-실리콘(c)이 혼재되어 채워지게 되며, 이와같이 콘택 영역에 에피택셜-실리콘(a)과 폴리실리콘(c)이 혼재해 있는 경우에는 상기 에피택셜-실리콘(a) 대비 거의 10배 이상 높은 폴리-실리콘(c)의 높은 면저항으로 인해 콘택저항, 동작전압 및 기타 소자의 특성은 저하될 수 밖에 없다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 콘택 영역 내의 비정질-실리콘을 완전히 에피택셜-실리콘으로 재성장시킬 수 있는 반도체 소자의 콘택플러그 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 에피택셜-실리콘의 단일 물질로만 플러그를 구성함으로써 콘택 저항을 낮추면서 소자 특성을 향상시킬 수 있는 반도체 소자의 콘택플러그 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판 상에 스페이서를 구비한 게이트들을 형성하는 단계; 상기 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계; 상기 게이트들을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 게이트들 사이의 접합영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 표면 및 층간절연막 상에 SPE 방법에 따라 600∼670℃의 온도에서 에피택셜-실리콘을 성장시키는 단계; 상기 기판 결과물에 대해 후속 열공정을 수행하여 상기 에피택셜-실리콘의 초기 성장시 콘택홀 상부 및 층간절연막 상에 성장된 비정질-실리콘을 에피택셜-실리콘으로 재성장시키는 단계; 및 상기 게이트 상부의 비정질-실리콘 및 에피택셜-실리콘을 제거하는 단계를 포함하는 반도체 소자의 콘택플러그 형성방법을 개시한다.
여기서, 상기 에피택셜-실리콘을 성장시키는 단계는 30초 내지 5분 동안 수행하며, 상기 후속 열공정은 450∼650℃의 온도에서 30분 내지 10시간 동안 수행한다.
또한, 상기한 본 발명에 따른 반도체 소자의 콘택플러그 형성방법은, 상기 콘택홀을 형성하는 단계 후, 그리고, 상기 비도핑된 비정질-실리콘을 증착하는 단계 전, 습식세정 및 건식세정의 전처리 공정을 수행하는 단계를 더 포함하며, 상기 건식세정은 상온부터 400℃의 온도범위에서 수소 가스 또는 수소/질소 혼합가스가 사용된 플라즈마 공정으로 진행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면 다음과 같다.
SPE 방법에 따라 에피택셜-실리콘을 성장시킴에 있어서, 콘택 계면에서는 어느 정도 두께까지 에피택셜-실리콘이 성장되는 반면, 그 상부는 비정질-실리콘으로 성장된다. 이때, 상기 에피택셜-실리콘의 성장 정도는 온도 및 시간과 같은 여러가지 공정 조건들에 의해 영향을 받을 것으로 예상되며, 예컨데, 초기 에피택셜-실리콘의 성장시에 시간을 증가시킬수록 콘택 계면 위에 성장되는 에피택셜-실리콘의 양, 즉, 두께는 증가되는 것으로 관찰되고 있다.
그런데, 초기 성장 시간을 너무 증가시키면, 에피택셜-실리콘의 성장 두께를 증가시킬 수 있겠지만, 후속 집적 공정에 어려움을 주게 된다. 따라서, 본 발명은 성장 시간 보다는 성장 온도를 증가시키는 방법으로 에피택셜-실리콘의 초기 성장 두께를 증가시킨다.
여기서, 공정 온도에 따른 에피택셜-실리콘의 두께를 측정하여 성장속도를 확인한 결과, 550℃에서 62Å/분, 580℃에서 200Å/분, 610℃에서 600Å/분, 650℃에서 1680Å/분 인 것이 확인되었다.
이 결과로부터, 동일한 두께의 에피택셜-실리콘을 성장시킬 때, 저온 보다는 고온의 공정온도에서 초기 에피택셜-실리콘이 더 많이 성장될 수 있음을 알 수 있으며, 따라서, 본 발명은 600℃ 이상, 바람직하게, 600∼670℃의 온도에서 초기 에피택셜-실리콘을 성장시킨다.
이렇게 하면, 에피택셜-실리콘의 초기 성장시 종래 보다 더 많은 에피택셜-실리콘의 성장이 이루어지므로, 후속 열공정을 통해 콘택 영역을 충분히 채울만큼 에피택셜-실리콘의 재성장이 이루어지게 된다. 따라서, 본 발명은 에피택셜-실리콘으로만 이루어진 콘택플러그를 형성할 수 있으므로, 낮은 콘택저항 및 우수한 소자 특성을 확보할 수 있게 된다. 아울러, 본 발명은 초기 에피택셜-실리콘의 성장 두께를 증가시킴에 따라, 비정질-실리콘의 재성장을 위한 후속 열공정의 온도 및 시간을 줄일 수 있게 되므로, 그에 해당하는 만큼의 써멀-버짓(thermal budget) 또한 감소시킬 수 있게 된다.
자세하게, 도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 콘택플러그 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 소자분리막(22)이 형성된 실리콘기판(21) 상에 공지의 공정에 따라 게이트들(23)를 형성한다. 이때, 상기 게이트(23)는 게이트절연막과, 폴리실리콘막과 금속실리사이드막의 적층막으로된 게이트도전막 및 하드마스크막의 적층 구조로 형성한다.
그 다음, 기판 전면 상에 절연막을 증착한 후, 이를 블랭킷 식각하여 게이트(23)의 양측벽에 스페이서(24)를 형성하고, 이어서, 기판 결과물에 대해 소오스/드레인 이온주입을 수행하여 상기 스페이서(24)를 포함한 게이트(23) 양측의 기판 표면 내에 접합영역(25)을 형성한다.
도 2b를 참조하면, 상기 단계까지의 기판 결과물 상에, 예컨데, BPSG막으로 이루어진 층간절연막(26)을 증착한 후, 공지의 SAC(Self-Aligned Contact) 공정에 따라 상기 층간절연막(26)을 식각하여 비트라인 콘택 및 스토리지 노드 콘택을 형성하기 위한 콘택홀(27)을 형성한다. 그런다음, 콘택 계면의 이물질 및 미세 산화막 등을 제거하기 위해 상기 기판 결과물에 대해 전처리(pretreatment) 공정을 수행한다.
여기서, 상기 전처리 공정은 익스-시튜(ex-situ) 습식세정 및 건식세정으로 진행하며, 상기 건식세정은 상온부터 400℃의 온도범위에서 수소 가스 또는 수소/질소 혼합가스를 이용한 플라즈마 공정으로 진행한다.
도 2c를 참조하면, 콘택홀(27)을 포함한 층간절연막(26) 상에 SPE 방법에 따라 인(P)이 1E19∼1E20 원자/㎤의 농도로 도핑된 실리콘(28, 29)을 성장시킨다. 이때, 상기 실리콘(28, 29)의 성장시, 상기 콘택홀(27)의 하부에는 에피택셜-실리콘(28)이 성장되고, 그 위로는 비정질-실리콘 (29)이 형성되는데, 본 발명은 하부 에피택셜-실리콘(28)의 성장온도를 600∼670℃ 정도로 하고, 성장시간을 30초 내지 5분 정도로 하여 상기 에피택셜-실리콘(28)을 500∼650℃에서 성장시키는 종래 SPE 방법에서 보다 더 많이 성장되도록 만든다.
한편, 상기 실리콘(28, 29)은 LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PECVD(Plasma Enhanced CVD), UHVCVD(Ultra High Vaccum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 또는 MBE(Molecular Beam Epitaxy) 등의 장비로 성장시킨다.
도 2d를 참조하면, 에피택셜-실리콘 및 비정질-실리콘이 성장된 기판 결과물에 대해 450∼650℃의 저온에서 30분 내지 10시간 동안 후속 열공정을 진행하여 상기 비정질-실리콘을 에피택셜-실리콘(28)으로 재성장시키고, 이를통해, 상기 콘택홀(27) 내부를 에피택셜-실리콘(28)으로 완전히 채운다. 여기서, 상기 후속 열공정시, 콘택홀(27) 내에 에피택셜-실리콘(28)이 이미 두껍게 성장되어 있으므로, 비록, 비정질-실리콘의 재성장이 적게 일어나더라도 콘택홀(27) 내부는 에피택셜-실리콘(28)으로 완전히 채워질 수 있다.
그 다음, 게이트(23)가 노출될 때까지 상기 에피택셜-실리콘(28)을 에치백 또는 화학적기계연마(CMP)하여 상기 콘택홀(27) 내에 에피택셜-실리콘(28)으로만 이루어진 본 발명에 따른 콘택플러그(30)를 형성한다.
이후, 공지된 일련의 후속 공정을 진행하여 본 발명에 따른 반도체 소자를 완성한다.
이상에서와 같이, 본 발명은 에피택셜-실리콘의 초기 성장시 성장온도를 높이고, 시간을 적절하게 조절함으로써 상기 에피택셜-실리콘의 성장 두께를 종래 보다 증가시킬 수 있으며, 이에 따라, 후속 열공정을 통해 콘택 영역 내부를 에피택셜-실리콘으로 완전히 채울 수 있는 바, 상기 에피택셜-실리콘으로만 이루어진 콘택플러그를 형성할 수 있고, 그래서, 낮은 콘택저항의 플러그를 형성할 수 있어서 소자 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있으며, 그러므로, 이하 특허청구범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
도 1a 및 도 1b는 종래 SPE 방법에 따른 에피택셜-실리콘 성장을 설명하기 위한 사진.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 콘택플러그 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 실리콘기판 22 : 소자분리막
23 : 게이트 24 : 스페이서
25 : 접합영역 26 : 층간절연막
27 : 콘택홀 28 : 에피택셜-실리콘
29 : 비정질-실리콘 30 : 콘택플러그

Claims (6)

  1. 실리콘기판 상에 스페이서를 구비한 게이트들을 형성하는 단계;
    상기 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계;
    상기 게이트들을 덮도록 기판 전면 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 게이트들 사이의 접합영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 표면 및 층간절연막 상에 SPE 방법에 따라 600∼670℃의 온도에서 에피택셜-실리콘을 성장시키는 단계;
    상기 기판 결과물에 대해 후속 열공정을 수행하여 상기 에피택셜-실리콘의 초기 성장시 콘택홀 상부 및 층간절연막 상에 성장된 비정질-실리콘을 에피택셜-실리콘으로 재성장시키는 단계; 및
    상기 게이트 상부의 비정질-실리콘 및 에피택셜-실리콘을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  2. 제 1 항에 있어서, 상기 콘택홀을 형성하는 단계 후, 그리고, 상기 비도핑된 비정질-실리콘을 증착하는 단계 전, 전처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  3. 제 2 항에 있어서, 상기 전처리 공정은 습식세정 또는 건식세정으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  4. 제 3 항에 있어서, 상기 건식세정은 상온부터 400℃의 온도범위에서 수소 가스 또는 수소/질소 혼합가스가 사용된 플라즈마 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  5. 제 1 항에 있어서, 상기 에피택셜-실리콘을 성장시키는 단계는 30초 내지 5분 동안 수행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  6. 제 1 항에 있어서, 상기 후속 열공정은 450∼650℃의 온도에서 30분 내지 10시간 동안 수행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
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* Cited by examiner, † Cited by third party
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US11631677B2 (en) 2020-12-01 2023-04-18 Samsung Electronics Co., Ltd. Semiconductor memory device using different crystallinities in storage node contact and a method of manufacturing the same

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