KR100784100B1 - 반도체 소자의 콘택 플러그 형성 방법 - Google Patents

반도체 소자의 콘택 플러그 형성 방법 Download PDF

Info

Publication number
KR100784100B1
KR100784100B1 KR1020060096142A KR20060096142A KR100784100B1 KR 100784100 B1 KR100784100 B1 KR 100784100B1 KR 1020060096142 A KR1020060096142 A KR 1020060096142A KR 20060096142 A KR20060096142 A KR 20060096142A KR 100784100 B1 KR100784100 B1 KR 100784100B1
Authority
KR
South Korea
Prior art keywords
silicon film
silicon
forming
film
contact plug
Prior art date
Application number
KR1020060096142A
Other languages
English (en)
Inventor
한상엽
김현수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060096142A priority Critical patent/KR100784100B1/ko
Application granted granted Critical
Publication of KR100784100B1 publication Critical patent/KR100784100B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 선택에피택시(Solid Phase Epitaxy;이하 'SPE'라 칭함) 방법으로 반도체 기판 상의 콘택홀의 내측벽 일부를 노출시키는 제1 실리콘막을 형성하는 단계, 고상에피택시(Selective Epitaxy Growth;이하 'SEG'라 칭함) 방법으로 상기 콘택홀을 매립하도록 상기 제1 실리콘막 상부에 제2 실리콘막을 형성하는 단계, 및 상기 반도체 기판을 열처리하는 단계를 포함한다.
또한, 본 발명은 선택에피택시 방법으로 콘택홀의 내측벽 일부를 노출시키는 제1 실리콘막을 형성하는 단계, 고상에피택시 방법으로 상기 콘택홀을 매립하도록 상기 제1 실리콘막 상부에 제2 실리콘막을 형성하는 단계, 및 상기 제2 실리콘막을 열처리하는 단계를 포함한다.
콘택 플러그, 선택에피택시(SEG), 고상에피택시(SPG)

Description

반도체 소자의 콘택 플러그 형성 방법{Method of forming a contact plug in a semiconductor device}
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 공정단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 콘택홀
120 : 게이트 130 : 스페이서
140 : 제1 실리콘막 150, 150a : 제2 실리콘막
160 : 콘택 플러그
본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 콘택 플러그의 저항을 최소화함과 동시에 생산성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.
일반적인 반도체 소자의 콘택 플러그 형성 공정은 폴리 실리콘을 증착하여 사용하였으나, 반도체 소자의 집적도가 증가함에 따라 필연적으로 발생하는 접촉 면적의 감소는 저항을 증가시켰다. 이로 인해 콘택 플러그 저항을 감소시키기 위하여 콘택 플러그의 저항을 결정하는 가장 중요한 요소인 계면 특성을 개선하는 콘택 플러그 형성 방법이 제안되었다.
콘택 플러그의 저항을 감소시키는 대표적인 콘택 플러그 형성 방법으로는 고상에피택시(Solid Phase Epitaxy;이하 'SPE'라 칭함) 방법과 선택에피택시(Selective Epitaxy Growth;이하 'SEG'라 칭함) 방법이 있다. 그 중 SPE 방법은 콘택홀 내부에 아모퍼스(amorphous) 실리콘을 증착 시킨 후에 후속 열처리 공정을 통하여 실리콘 기판 계면과 접촉하는 부분이 실리콘 기판과 동일한 방향성을 갖도록 실리콘을 결정화시키는 방법으로서, 실리콘 기판과 콘택 플러그 간 계면 저항을 최소화한다.
반면, SEG 방법은 콘택홀을 형성한 후에 선택적으로 콘택홀이 형성된 영역에만 실리콘 기판과 동일한 방향성을 갖는 실리콘을 형성하는 방법으로서, SPE 방법보다 실리콘 기판과 콘택 플러그 간 계면 저항을 최소화하나 생산성(Through-put)이 저하되는 문제점이 있다.
따라서, 콘택 플러그의 계면 저항을 최소화함과 동시에 생산성 저하를 개선할 수 있는 콘택 플러그 형성 방법이 요구된다.
본 발명은 콘택 플러그의 저항을 최소화함과 동시에 생산성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법은, 선택에피택시 방법으로 반도체 기판 상의 콘택홀의 내측벽 일부를 노출시키는 제1 실리콘막을 형성하는 단계, 고상에피택시 방법으로 콘택홀을 매립하도록 제1 실리콘막 상부에 제2 실리콘막을 형성하는 단계, 및 반도체 기판을 열처리하는 단계를 포함한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법은, 선택에피택시 방법으로 콘택홀의 내측벽 일부를 노출시키는 제1 실리콘막을 형성하는 단계, 고상에피택시 방법으로 콘택홀을 매립하도록 제1 실리콘막 상부에 제2 실리콘막을 형성하는 단계, 및 제2 실리콘막을 열처리하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 공정단면도이다.
도 1a을 참조하면, 단결정 실리콘으로 이루어지는 반도체 기판(100)이 콘택홀(110) 하부에 형성된다. 이때, 반도체 기판(100) 상부에는 공지된 방법으로 게이트(120), 스페이서(130) 및 콘택홀(110)이 형성될 수 있다. 게이트(120)는 전도성 물질로 형성하고, 스페이서(130)는 절연성 물질로 형성한다.
이후, 반도체 기판(100) 상부의 콘택홀(110) 내에 선택에피택시(SEG) 방법으로 콘택홀(110) 일부를 매립하는 제1 실리콘막(140)을 형성한다.
SEG 방법으로 실리콘막을 형성할 경우 증착되는 실리콘막은 콘택홀(110) 하부에 형성된 반도체 기판(100)의 실리콘을 시드(seed)로 하므로 반도체 기판(100)의 성분과 방향성을 그대로 따라가게 된다. 따라서, 제1 실리콘막(140)은 반도체 기판(100)과 동일한 방향성을 갖는 단결정 실리콘막으로 형성된다.
일반적으로, SEG 방법은 실리콘이 노출된 부분에만 선택적으로 실리콘막을 형성하기 위하여 실리콘 기판이 반응 기체와 노출된 부분이 다른 물질의 박막이 노출된 부분보다 실리콘 성장 속도가 빠르다는 성질을 이용하여, 실리콘 박막의 증착과 증착된 실리콘 박막을 제거하는 공정을 반복하여 진행한다.
여기서, SEG 방법은 실리콘 박막 증착 공정 시 SiHxCly 계열의 반응 가스를 사용하고, 증착된 실리콘 박막 제거 공정 시 HCl을 반응 가스로 사용한다.
이때, HCl 가스를 사용하여 증착된 실리콘 박막을 제거할 경우 제거되는 실리콘의 양은 실리콘 기판 보다는 적으면서 실리콘 기판 이외의 박막 위에 증착되는 실리콘 양보다는 많은 양을 식각하게 된다.
즉, SEG 방법으로 제1 실리콘막(140) 형성 시 SiHxCly 계열의 반응 가스를 사용하여 실리콘 박막을 증착하고, HCl 반응 가스를 사용하여 증착된 실리콘 박막을 제거하는 공정을 반복함으로써 콘택홀(110)의 저면에만 제1 실리콘막(140)이 형성된다.
한편, SEG 방법으로 제1 실리콘막(140)을 형성할 경우 반응 가스로 사일렌(SiH4) 가스만을 사용하더라도 챔버(Chamber) 내에서 실리콘막 증착 공정과 증착된 실리콘막 제거 공정이 동시에 진행되므로 콘택홀(110)의 저면에만 제1 실리콘막(140)을 형성할 수 있다.
보다 자세하게, 본 발명에 따른 SEG 방법은 수 mtorr 내지 760torr 압력, 600 내지 800℃의 온도에서 챔버 타입(chamber type)으로 실시한다.
SEG 방법으로 실리콘 박막 증착 시에는 후속한 SPE 방법으로 실리콘막을 형성하는 온도와의 온도 차이를 최소한으로 줄이기 위하여 상대적으로 분해 온도가 낮은 사일렌(SiH4) 가스를 반응 가스로 사용한다.
도 1b를 참조하면, 제1 실리콘막(140) 상부에 SPE 방법으로 콘택홀(110)을 매립하는 제2 실리콘막(150)을 형성한다. 제2 실리콘막(150)은 아모퍼스 실리콘막(amorphous silicon layer)으로 형성된다. 이때, SPE 방법을 이용한 제2 실리콘막(150)은 박막 성장 속도가 SEG 방법을 이용한 제1 실리콘막(140)의 박막 성장 속도보다 빠르므로 생산성 향상을 위해 제2 실리콘막(150)을 제1 실리콘막(140)보다 두껍게 형성한다.
본 발명에서 제1 실리콘막(140)과 제2 실리콘막(150)은 인-시튜(in-situ) 공정으로 SEG 방법과 SPE 방법을 순차적으로 진행하여 형성한다.
SPE 방법은 SEG 방법을 이용한 실리콘막 형성 온도와의 온도 차이를 최소한으로 줄이기 위하여 종래의 높은 공정 온도에서 실리콘막을 형성하던 것에 비해 분해 온도가 높은 트리클로로사일렌(SiHCl3) 또는 디클로로사일렌(SiH2Cl2)을 반응 가스로 사용하여, 수 mtorr 내지 760torr 압력, 600 내지 800℃의 온도에서 실시한다.
도 1c를 참조하면, 후속 공정으로 제1 실리콘막(140) 및 제2 실리콘막(150)이 형성된 반도체 기판(100)을 열처리한다.
열처리 공정은 아모퍼스 실리콘막으로 형성된 제2 실리콘막(150)을 결정화하기 위하여 실시하며, 600 내지 1000℃의 온도에서 실시한다. 이로써, 아모퍼스 실리콘으로 형성된 제2 실리콘막(150)이 결정화됨으로써 다결정 실리콘으로 이루어지는 제2 실리콘막(150a)이 형성된다.
따라서, 단결정 실리콘막으로 형성된 제1 실리콘막(140)과 다결정 실리콘으로 형성된 제2 실리콘막(150a)이 적층된 콘택 플러그(160)가 완성된다.
본 발명은 SEG 방법과 SPE 방법을 이용하여 콘택 플러그(160)를 형성함으로써 콘택 플러그(160)의 저항을 최소화하면서 동시에 박막 성장 속도를 빠르게 하여 공정 시간을 단축하여 생산성을 향상시킬 수 있다.
또한, 본 발명은 SEG 방법과 SPE 방법을 인-시튜 공정으로 진행함으로써 제1 실리콘막(140)과 제2 실리콘막(150)의 계면에 다른 계면이 생성되는 것을 방지하여 콘택 플러그(160)의 저항을 더욱 낮출 수 있고, 공정 시간을 단축하여 생산성을 향상시킬 수 있다.
한편, 본 발명에서는 SEG 방법과 SPE 방법을 이용하여 익스-시튜(ex-situ) 공정으로 제1 실리콘막(140)과 제2 실리콘막(150)을 적층하여 콘택 플러그(160)를 형성할 수도 있다.
이 경우, SEG 방법은 사일렌(SiH4) 가스를 반응 가스로 하여, 수 mtorr 내지 760torr 압력, 750 내지 850℃의 온도에서 챔버 타입으로 실시한다. 따라서, 제1 실리콘막(140)은 단결정 실리콘막으로 형성된다.
SPE 방법은 사일렌(SiH4) 가스를 반응 가스로 하여, 수 mtorr 내지 760torr 압력, 600 내지 700℃의 온도에서 실시한다. 따라서, 제2 실리콘막(150)은 아모퍼스 실리콘막으로 형성된다.
SEG 방법과 SPE 방법으로 실리콘막 증착 공정 진행 시 두 방법 간 증착 온도가 차이 나는 경우에는 SEG 방법으로 제1 실리콘막(140)을 증착한 후 퍼지(purge)하는 단계를 더 포함할 수 있다.
이후, 아모퍼스 실리콘막으로 형성된 제2 실리콘막(150)을 600 내지 1000℃의 온도에서 열처리한다. 이로써, 아모퍼스 실리콘막인 제2 실리콘막(150)이 결정화되어 다결정 실리콘으로 이루어진 제2 실리콘막(150a)이 형성되며, 제1 실리콘 막(140)과 제2 실리콘막(150a)은 콘택 플러그(160)가 된다.
한편, SEG 방법과 SPE 방법 간 익스-시튜 공정을 이용할 경우에도 콘택 플러그(160)의 저항을 낮출 수 있고, SPE 방법을 병행하여 공정 시간을 단축함으로서 생산성을 향상시킬 수 있다.
그러나, SEG 방법과 SPE 방법을 익스-시튜 공정으로 하여 콘택 플러그(160)를 형성할 경우 제1 실리콘막(140) 상부에 자연산화막(미도시)이 형성되므로 SPE 방법으로 증착 전 자연산화막을 제거하기 위한 세정 공정을 더 포함할 수 있다. 따라서, 저 저항의 콘택 플러그(160)를 형성하기 위해서는 SEG 방법과 SPE 방법을 인-시튜 공정으로 실시하는 것이 익스-시튜 공정에 비해 바람직하다.
본 발명에서는 설명의 편의를 위하여 콘택홀 하부에 단결정으로 이루어지는 반도체 기판이 형성된 경우에 한해 설명하였으나, 이에 한정되는 것은 아니며 콘택홀 하부에는 폴리실리콘막이 형성될 수도 있다. 이 경우, SEG 방법으로 형성된 제1 실리콘막은 콘택홀 하부의 폴리실리콘막의 실리콘을 시드(seed)로 하므로 폴리실리콘막(다결정 실리콘막)과 성분과 방향성이 동일하게 형성된다.
본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법은 디램(DRAM), 에스램(SRAM), 플래시 메모리 소자 뿐만 아니라 미세 전도체 회로선을 구현하는 여타 소자 제조 기술에 적용할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안 에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
본 발명은 SEG 방법으로 제1 실리콘막을 형성하고, SPE 방법으로 제2 실리콘막을 적층하여 콘택 플러그를 형성함으로써, 저 저항 콘택 플러그를 형성함과 동시에 공정 시간을 단축하여 생산성을 향상시킬 수 있다.
본 발명은 SEG 방법과 SPE 방법을 인-시튜 공정으로 하여 콘택 플러그를 형성하므로 제1 실리콘막과 제2 실리콘막의 계면에 다른 계면이 형성되는 것을 억제하여 콘택 플러그의 저항을 최소화할 수 있다.
또한, 본 발명은 저저항 콘택 플러그를 요하는 반도체 소자에 적용할 수 있다.

Claims (15)

  1. 선택에피택시 방법으로 반도체 기판 상에 콘택홀을 매립하는 제1 실리콘막을 형성하는 단계;
    고상에피택시 방법으로 상기 콘택홀을 매립하도록 상기 제1 실리콘막 상부에 제2 실리콘막을 형성하는 단계; 및
    상기 반도체 기판을 열처리하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 실리콘막은 상기 반도체 기판과 동일한 성분과 방향성을 갖는 실리콘막으로 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1 실리콘막은 단결정 실리콘막으로 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  4. 제 1 항에 있어서,
    상기 제2 실리콘막은 아모퍼스 실리콘막으로 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  5. 제 1 항에 있어서,
    상기 선택에피택시 방법과 고상에피택시 방법은 인-시튜(in-situ) 공정으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  6. 제 1 항에 있어서,
    상기 선택에피택시 방법은 실리콘 박막 증착 공정 시 SiHxCly 계열의 반응 가스를 사용하고, 증착된 실리콘 박막 제거 공정 시 HCl을 반응 가스로 사용하는 반도체 소자의 콘택 플러그 형성 방법.
  7. 제 6 항에 있어서,
    상기 선택에피택시 방법은 상기 실리콘 박막 증착 공정과 증착된 실리콘 박막 제거 공정을 순차적으로 반복하는 반도체 소자의 콘택 플러그 형성 방법.
  8. 제 6 항에 있어서,
    상기 선택에피택시 방법은 실리콘 박막 증착 공정 시 사일렌(SiH4)을 반응 가스로 사용하는 반도체 소자의 콘택 플러그 형성 방법.
  9. 제 5 항에 있어서,
    상기 선택에피택시 방법은 600 내지 800℃의 온도로 실시하는 반도체 소자의 콘택 플러그 형성 방법.
  10. 제 1 항에 있어서,
    상기 고상에피택시 방법은 실리콘 박막 증착 공정 시 트리클로로사일렌(SiHCl3) 또는 디클로로사일렌(SiH2Cl2)를 반응 가스로 사용하는 반도체 소자의 콘택 플러그 형성 방법.
  11. 제 5 항에 있어서,
    상기 고상에피택시 방법은 600 내지 800℃의 온도로 실시하는 반도체 소자의 콘택 플러그 형성 방법.
  12. 제 1 항에 있어서,
    상기 제2 실리콘막은 열처리 공정으로 결정화되어 다결정 실리콘막으로 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  13. 선택에피택시 방법으로 콘택홀의 내측벽 일부를 노출시키는 제1 실리콘막을 형성하는 단계;
    고상에피택시 방법으로 상기 콘택홀을 매립하도록 상기 제1 실리콘막 상부에 제2 실리콘막을 형성하는 단계; 및
    상기 제2 실리콘막을 열처리하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법.
  14. 제 13 항에 있어서,
    상기 콘택홀은 하부에 단결정 실리콘 기판 또는 폴리실리콘막이 형성되는 반도체 소자의 콘택 플러그 형성 방법.
  15. 제 13 항에 있어서,
    상기 제1 실리콘막은 단결정 실리콘막 또는 다결정 실리콘막으로 형성되는 반도체 소자의 콘택 플러그 형성 방법.
KR1020060096142A 2006-09-29 2006-09-29 반도체 소자의 콘택 플러그 형성 방법 KR100784100B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060096142A KR100784100B1 (ko) 2006-09-29 2006-09-29 반도체 소자의 콘택 플러그 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060096142A KR100784100B1 (ko) 2006-09-29 2006-09-29 반도체 소자의 콘택 플러그 형성 방법

Publications (1)

Publication Number Publication Date
KR100784100B1 true KR100784100B1 (ko) 2007-12-10

Family

ID=39140426

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060096142A KR100784100B1 (ko) 2006-09-29 2006-09-29 반도체 소자의 콘택 플러그 형성 방법

Country Status (1)

Country Link
KR (1) KR100784100B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050050711A (ko) 2003-11-26 2005-06-01 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성방법
KR20050104229A (ko) 2004-04-28 2005-11-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100605585B1 (ko) * 2005-06-20 2006-07-31 주식회사 하이닉스반도체 이중층 고상에피택시실리콘을 패드플러그로서 갖는 반도체소자 및 제조방법
KR20060126032A (ko) 2005-06-03 2006-12-07 주식회사 하이닉스반도체 반도체 소자의 콘택플러그 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050050711A (ko) 2003-11-26 2005-06-01 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성방법
KR20050104229A (ko) 2004-04-28 2005-11-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20060126032A (ko) 2005-06-03 2006-12-07 주식회사 하이닉스반도체 반도체 소자의 콘택플러그 형성방법
KR100605585B1 (ko) * 2005-06-20 2006-07-31 주식회사 하이닉스반도체 이중층 고상에피택시실리콘을 패드플러그로서 갖는 반도체소자 및 제조방법

Similar Documents

Publication Publication Date Title
US9553100B2 (en) Selective floating gate semiconductor material deposition in a three-dimensional memory structure
TW202325889A (zh) 沈積方法
US7504333B2 (en) Method of forming bit line of semiconductor device
KR100648252B1 (ko) 텅스텐막 형성 방법 및 이를 이용하는 반도체 소자의 형성방법
CN100435284C (zh) 具有低接触电阻的半导体设备及其制造方法
US6933228B2 (en) Method of manufacturing of contact plug in a contact hole on a silicon substrate
US20080296660A1 (en) Low resistivity conductive structures, devices and systems including same, and methods forming same
JPH05234900A (ja) 半導体装置の製造方法
CN1471144A (zh) 制造具有双重间隔壁半导体器件的方法
TWI732976B (zh) 形成矽化物的方法
US7049230B2 (en) Method of forming a contact plug in a semiconductor device
KR100784100B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
KR100505441B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100414947B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
KR100650715B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100955924B1 (ko) 반도체 소자의 콘택 플러그 형성방법
JP2013105770A (ja) 半導体装置の製造方法
KR100548846B1 (ko) 도핑 균일도를 향상시킨 캐패시터의 제조 방법
KR100376258B1 (ko) 반도체 소자의 플러그 형성 방법
KR20080029574A (ko) 인시츄 식각 방식에 의한 반도체소자의 리세스된 콘택플러그 형성 방법
KR100570217B1 (ko) 반도체 장치의 결함 제거방법
KR100596424B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100668821B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100494127B1 (ko) 반도체소자의 플러그 형성방법
KR20070035361A (ko) 플래시 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee