KR20070035361A - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 플래시 메모리 소자의 ONO 구조의 유전체막을 형성하는 공정 중에 제 1 산화막과 제 2 산화막을 결정방향에 관계없이 균일한 두께로 형성 가능한 래디컬 산화 공정을 이용하여 형성함으로써, 스텝 커버레이지가 우수하고, 후속 공정으로 고온의 열처리 공정을 실시하여 계면의 트랩차지가 제거되어 플래시 메모리 소자의 전기적 특성이 개선된 플래시 메모리 소자의 제조 방법이 개시된다.
플래시 메모리, 유전체막, ONO, 스텝 커버레이지
Description
도 1 내지 도 4 및 도 6은 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 5는 본 발명에 따른 플래시 메모리 소자의 제조 방법 중 유전체막 형성 공정 시의 레시피를 나타내는 그래프이다.
<도면의 주요 부분에 대한 설명>
100 : 반도체 기판 101 : 스크린 산화막
102 : 하드 마스크 패턴 103 : 트렌치
104 : 소자 분리막 105 : 터널 산화막
106 : 플로팅 게이트용 도전층 107 : 제 1 산화막
108 : 질화막 109 : 제 2 산화막
110 : 유전체막 111 : 콘트롤 게이트용 도전층
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 유전체막의 스텝 커버레이지(step coverage)를 향상시키는 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 플래시 메모리 소자의 게이트는 플로팅 게이트와 콘트롤 게이트 사이에 ONO 구조의 유전체막을 증착하여 형성한다. 이때 ONO 구조의 유전체막은 LP-CVD(Low Pressure Chemical Vapor Deposition) 산화막 증착 공정, 질화막 증착 공정, LP-CVD 산화막 증착 공정, 열처리 공정(steam anneal)을 순차적으로 실시하여 형성하고 있다. 최근에는 소자의 고집적화에 따른 플로팅 게이트간의 면적이 작아지고, 원하는 플로팅 게이트의 표면적을 확보하기 위해 높이를 증가시켜 지름과 높이의 비 즉, 에스팩트 비(aspect ratio)가 매우 크게 증가하였다. 또한, 증착하고자 하는 박막의 두께가 얇아지면서 CVD 산화를 통한 증착으로는 집적도의 한계에 도달하였다. 특히 LP-CVD 산화 박막의 경우 스텝 커버레이지가 취약하기 때문에 유전체막 두께를 하향 조정할 경우 제한적이 두께 이하로의 감소가 어렵다.
일반적으로 플로팅 게이트 상부에 형성된 ONO 구조의 유전체막의 두께와 플로팅 게이트 측벽에 형성된 ONO 구조의 유전체막의 두께를 측정해 보면 ONO 구조의 유전체막 중 질화막은 약 95% 이상의 스텝 커버레이지를 가지므로 큰 문제가 없지만, ONO 구조의 유전체막 중 제 1, 2 산화막은 약 85% 수준의 스텝 커버레이지를 가지므로 플로팅 게이트 상부와 측벽의 두께가 차이 나는 것을 알 수 있다. 이는 셀(Cell)의 효율(efficiency)이 커지는 고집적 셀의 경우 두께 차가 심화되고 있으 며, 소자의 동작속도와 유관하게 ONO 적층 두께의 감소 실험이 되고 있는 추세에서 더 이상의 두께 감소가 어려워지게 하는 원인이 된다. 특히 ONO 박막의 브레이크 다운(breakdown)이나 열화등의 문제점이 플로팅 게이트 측벽에서 집중적으로 관찰되므로 상부보다 오히려 측벽의 두께가 두꺼울수록 소자의 특성이 향상된다.
따라서, 본 발명은 ONO 구조의 유전체막 중 산화막은 래디컬 산화 공정으로 형성하고, 스팀 어닐 공정을 진행하여 계면간의 접착력을 증대시킨다. 또한, 고온의 질소 열처리 공정을 실시하여 내부 차지 트랩(charge trap)을 감소시켜 스텝 커버레이지가 증대되고 막질 특성이 우수한 유전체막을 갖는 플래시 메모리 소자를 제조하는 데 있다.
본 발명에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판의 액티브 영역에 터널 산화막과 플로팅 게이트용 도전층을 형성하는 단계와, 상기 플로팅 게이트용 도전층 상에 제 1 래디컬 산화 방식 또는 LP-CVD 방식을 이용하여 유전체막용 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막을 포함한 반도체 기판 전체 구조 상에 질화막을 형성하는 단계와, 상기 질화막을 포함한 반도체 기판 전체 구조 상에 제 2 래디컬 산화 방식을 이용하여 제 2 산화막을 형성하여 ONO 구조의 유전체막을 형성하는 단계, 및 상기 유전체막을 포함한 반도체 기판 전체 구조 상에 콘 트롤 게이트용 도전층을 형성하고, 상기 콘트롤 게이트용 도전층 일부를 식각하여 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 5는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다. 도 1 내지 도 5를 참조하여 본 발명에 따른 플래시 메모리 소자의 제조 방법을 상세히 설명하면 다음과 같다.
도 1을 참조하면, 반도체 기판(100)을 세정 공정을 이용하여 세정한다. 세정 공정은 희석된 HF + SC-1(NH4OH/H2O2/H2O) 용액 또는 BOE + SC-1(NH4OH/H2O2/H2O) 용액을 사용하여 실시하는 것이 바람직하다. 그 후, 반도체 기판(100) 상에 스크린 산화막(101), 하드 마스크 패턴(102)을 순차적으로 형성한다. 그 후, 하드 마스크 패턴(102)을 식각 마스크로 사용하는 식각 공정으로 반도체 기판(100)을 식각하여 트렌치(103)를 형성한다. 그 후, 트렌치(103)를 포함한 반도체 기판 전체 구조 상에 절연막(104)을 형성한다. 절연막(104)은 HDP 산화막으로 형성하는 것이 바람직하다.
도 2를 참조하면, CMP 공정을 진행하여 하드 마스크 패턴이 노출되도록 절연 막을 식각하여 소자 분리막(104)을 형성한다. 그 후 식각 공정을 실시하여 하드 마스크막 패턴과 스크린 산화막을 제거하고, 소자의 액티브 영역에 터널 산화막(105)을 형성한다. 그 후, 터널 산화막(105)을 포함한 반도체 기판(100) 전체 구조 상에 플로팅 게이트용 도전층(106)을 형성한다. 플로팅 게이트용 도전층(106)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 이때, 폴리 실리콘막은 후속 형성되는 산화막 형성시 균일한 산화가 가능하며 결정화되는 그레인(grain)의 크기를 최소화하기 위하여 불순물의 농도가 2E20~1E21atom/cc 인 것이 바람직하다. 또한 폴리 실리콘막은 500~550℃의 온도에서 형성하는 것이 바람직하다. 그 후, 소자 분리막(104)의 상부면이 노출되도록 플로팅 게이트용 도전층(106)의 일부를 식각한다.
도 3을 참조하면, 전처리 세정 공정을 실시하여 노출된 플로팅 게이트용 도전층(106) 표면에 생성된 자연 산화막을 제거한다. 전처리 세정 공정은 BOE 용액 또는 희석된 HF 용액을 이용하는 것이 바람직하다. 그 후, 플로팅 게이트용 도전층(106)을 포함한 반도체 기판 전체 구조 상에 제 1 산화막(107)을 형성한다. 제 1 산화막(107)은 결정방향과 무관한 래디컬(radical) 이온(O*, H*, OH*)을 이용한 래디컬 산화 공정을 사용하여 형성한다. 래디컬 산화 공정은 750~950℃의 온도 범위에서 0.1~3 torr의 저압 분위기에서 실시하는 것이 바람직하다. 또한 래디컬 산화 공정은 O2 와 H2 가스를 이용하여 진행하는데, O2/H2 가스의 프로우 비(flow ratio)는 95:5~ 85:5 즉, H2 함량을 5~15%로 유지하는 것이 바람직하다. 제 1 산화막(107)의 두께는 15~50Å인 것이 바람직하다. 그 후, 제 1 산화막(107)을 포함한 반도체 기판 전체 구조 상에 질화막(108)을 형성한다. 질화막(108)은 후속 형성되는 제 2 산화막 형성 공정시 로스되는 질화막(108)의 두께를 고려하여 60~100Å의 두께를 갖도록 형성하는 것이 바람직하다.
도 5는 본 발명에 따른 플래시 메모리 소자 제조 공정 중 유전체막(110) 형성 공정시의 레시피(recipe)를 나타낸 그래프이다.
도 4 및 도 5를 참조하면, 전처리 세정 공정을 진행하여 질화막(108)상의 오염물 또는 자연 산화막을 제거한다. 전처리 세정 공정은 희석된 HF용액과 SC-1을 이용하여 실시하는 것이 바람직하다. 그 후, 질화막(108)을 포함한 반도체 기판 전체 구조 상에 제 2 산화막(109)을 증착하여 ONO 구조의 유전체막(110)을 형성한다. 제 2 산화막(109)은 래디컬 산화 공정을 이용하여 형성함으로써, 스텝 커버레이지 열화 특성을 개선한다. 이때, 래디컬 산화 공정은 0.1~3torr의 압력과 750~950℃의 온도에서 진행하는 것이 바람직하다. 또한 래디컬 산화 공정은 O2 와 H2 가스를 이용하여 진행하는데 이때 O2/H2 가스의 프로우 비(flow ratio)는 70:30~ 60:40 즉, H2 함량을 30~40%로 유지하는 것이 바람직하다. 또한 웨이퍼의 로딩(loading)시에 웨이퍼 상부에 흡착되어 있는 오염원을 제거하기 위하여 O3 트리트먼트(treatment) 공정을 실시하며, 이때 O3 트리트먼트 공정은 O3의 밀도를 100~200g/Nm3 으로 하여 진행하는 것이 바람직하다. 래디컬 산화 공정 후, 인사이튜(in-situ)로 N2O 와 NO를 이용한 열처리 공정과 고온의 N2 열처리 공정을 진행하여 유전체막(110)의 트랩 차지를 제거하면서 질화막(108)과 제 2 산화막(109)의 계면 특성을 개선한다. 이때, N2O 와 NO를 이용한 열처리 공정은 800~1000℃의 온도에서 1~60분간 진행하는 것이 바람직하며, N2O, NO, N2, O2를 다양한 비율로 혼합하여 사용하는 것이 바람직하다. 또한 고온의 N2 열처리 공정은 900~1000℃의 온도에서 진행하는 것이 바람직하다.
도 6을 참조하면, 유전체막(110)을 포함한 반도체 기판 전체 구조 상에 콘트롤 게이트용 도전층(111)을 형성한다. 그 후, 도시되진 않았지만, 소자 분리막(104)의 콘트롤 게이트용 도전층(111)의 일부를 식각하여 플래시 메모리 소자의 게이트를 형성한다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따르면, 플래시 메모리 소자의 제조 공정 중 ONO 구조를 갖는 유전체막 형성 공정시 제 1 산화막과 제 2 산화막을 결정방향에 관계없이 균일한 두께로 형성 가능한 래디컬 산화 공정을 이용하여 형성함으로써, 스텝 커버레이지가 우수하다. 또한 고온의 열처리 공정으로 인하여 계면의 트랩차지가 제거되어 플래시 메모리 소자의 전기적 특성이 개선된다.
Claims (16)
- 반도체 기판의 액티브 영역에 터널 산화막과 플로팅 게이트용 도전층을 형성하는 단계;상기 플로팅 게이트용 도전층 상에 제 1 래디컬 산화 방식 또는 LP-CVD 방식을 이용하여 유전체막용 제 1 산화막을 형성하는 단계;상기 제 1 산화막을 포함한 반도체 기판 전체 구조 상에 질화막을 형성하는 단계;상기 질화막을 포함한 반도체 기판 전체 구조 상에 제 2 래디컬 산화 방식을 이용하여 제 2 산화막을 형성하여 ONO 구조의 유전체막을 형성하는 단계; 및상기 유전체막을 포함한 반도체 기판 전체 구조 상에 콘트롤 게이트용 도전층을 형성하고, 상기 콘트롤 게이트용 도전층 일부를 식각하여 게이트를 형성하는 단계를 포함한 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 플로팅 게이트용 도전층은 불순물의 농도가 2E20~1E21atom/cc 인 비정질 실리콘 박막으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 플로팅 게이트용 도전층은 500~550℃의 온도에서 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 플로팅 게이트용 도전층을 형성한 후, 상기 제 1 산화막을 형성하기 전에, BOE 용액 또는 희석된 HF 용액을 이용하여 세정 공정을 진행하는 것을 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 래디컬 산화 공정은750~950℃의 온도 범위에서 0.1~3 torr 이하의 저압 분위기에서 실시하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 래디컬 산화 공정은O2 와 H2 가스를 이용하여 진행하며, O2/H2 가스의 프로우 비(flow ratio)를 95:5~ 85:5으로 하여 실시하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 산화막의 두께는 15~50Å이 되도록 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 질화막의 두께는 60~100Å이 되도록 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 래디컬 산화 공정은750~950℃의 온도 범위에서 0.1~3 torr 이하의 저압 분위기에서 실시하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 래디컬 산화 공정은O2 와 H2 가스를 이용하여 진행하며, O2/H2 가스의 프로우 비(flow ratio)를 7:3~ 6:4으로 하여 실시하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 산화막 형성 후, 콘트롤 게이트용 도전층을 형성 전에 인사이튜로 열처리 공정을 실시하는 플래시 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 열처리 공정은 N2O 와 NO를 이용한 1차 열처리 공정과 N2 를 이용한 2차 열처리 공정을 포함하는 플래시 메모리 소자의 제조 방법.
- 제 12 항에 있어서,상기 1차 열처리 공정은 800~1000℃의 온도에서 1~60분간 진행하는 플래시 메모리 소자의 제조 방법.
- 제 12 항에 있어서,상기 2차 열처리 공정은 900~1000℃의 온도에서 진행하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 질화막을 형성하고 상기 제 2 산화막을 형성하기 전에 전처리 세정 공정을 실시하는 플래시 메모리 소자의 제조 방법.
- 제 15 항에 있어서,상기 전처리 세정 공정은 HF용액과 SC-1을 이용하는 플래시 메모리 소자의 제조 방법.
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ID=43656515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050090114A KR20070035361A (ko) | 2005-09-27 | 2005-09-27 | 플래시 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070035361A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8520440B2 (en) | 2010-11-17 | 2013-08-27 | SK Hynix Inc. | Semiconductor memory device and method of operating the same |
-
2005
- 2005-09-27 KR KR1020050090114A patent/KR20070035361A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8520440B2 (en) | 2010-11-17 | 2013-08-27 | SK Hynix Inc. | Semiconductor memory device and method of operating the same |
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