KR100455847B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 게이트 전극을 이루는 도프트 및 언도프트 폴리 실리콘막을 형성하기 위한 증착공정시 각각의 증착 온도를 서로 달리하여 공정을 실시함으로써 도프트 폴리 실리콘막의 표면 상부에 이상 이물이 발생하는 것을 억제하여 결점이 없는 게이트 전극을 구현할 수 있는 반도체 소자의 게이트 형성 방법을 제시한다.
Description
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 특히 비휘발성 메모리 소자인 플래쉬 메모리 셀(Flash Memory Cell) 트랜지스터의 게이트 전극으로 사용되는 폴리 실리콘막의 형성 방법에 관한 것이다.
비 휘발성 메모리 소자인 플래쉬 메모리 소자의 셀 트랜지스터(Trensistor)는 소자의 동작 속도를 증가시키기 위해 게이트 전극으로서 폴리 실리콘막에 텅스텐 실리사이드막(Wsix)을 적층하여 사용하고 있다. 이 때, 폴리 실리콘막을 게이트 전극으로 사용하기 위해 도펀트(Dopant) P(Phosphorous)를 인-시튜(In-situ)로 주입 시킨 도프트(Doped) 폴리 실리콘막을 사용하고 있다.
한편, 도프트 폴리 실리콘막을 증착한 후 도프트 폴리 실리콘막의 표면에 형성되는 산화막을 제거하여 후속 Wsix 증착 공정시 도프트 폴리 실리콘막과 Wsix 간의 계면 저항을 낮추고 있다. 이 때, 도 1에 도시된 바와 같이 산화막이 제거된 폴리 실리콘막의 표면은 소수성을 갖게 되는데, 게이트 전극으로 사용하는 도프트 폴리 실리콘막은 도펀트로 사용하는 'P'의 농도가 증가되면서 소수성에서 친수성으로 전환된다. 그러나, 도프트 폴리 실리콘막은 표면에 산화막이 제거된 상태이기 때문에 완전한 친수성이 아닌 소수성과 친수성의 중간 상태를 취하게 된다. 이와 같이, 소수성과 친수성의 중간 상태를 갖는 도프트 폴리 실리콘막은 도 2에 도시된 바와 같이 워터 마크(Water Mark)의 발생이 용이하게 됨에 따라 도프트 폴리 실리콘막과 Wsix의 계면에 워터 마크가 생성되어 반도체 소자의 특성을 저하시키는 원인이 되고 있다.
상기와 같은 문제를 해결하기 위해 도 3에 도시된 바와 같이 최근에는 컨트롤 게이트 전극(10)으로 사용하는 도프트 폴리 실리콘막(10a)을 일정 두께의 비율로 도프트 폴리 실리콘막(10a)과 언도프트(Undoped) 폴리 실리콘막(10b)으로 적층하여 Wsix(20)와 접하는 계면을 언도프트 폴리 실리콘막(10b)으로 형성시킴으로써 클리닝(Cleaning) 공정으로 산화막이 제거된 폴리 실리콘막의 표면을 소수성으로 만들어 워터 마크의 생성을 억제하는 기술이 상용화되고 있다.
이러한 방법으로 형성된 폴리 실리콘막은 게이트 전극으로 사용하기 위한 적정한 폴리 실리콘막의 그레인 크기(Grain Size)를 얻기 위해 530 내지 570℃의 증착 온도 범위를 갖는다. 530℃이하의 온도에서는 도프트 폴리 실리콘막과 언도프트 폴리 실리콘막의 증착 공정에서 그레인 크기가 비이상적으로 성장할 가능성이 있는데, 이렇게 그레인 크기가 비이상적으로 클 경우 게이트 유전체막 또는 산화막에 손상(Damage)을 가하여 트랜지스터의 동작 성능을 저하시키게 된다. 또한, 570℃이상의 온도에서는 도프트 폴리 실리콘막 증착후 언도프트 폴리 실리콘막 증착 공정에서 HSG(Hemi Spherical Grain)의 성장이 활성화되어 폴리 실리콘막의 계면에 심각한 굴곡이 발생하여 Wsix와의 접착력(Adhesion)을 떨어뜨려 전극으로서의 역할을 수행할 수 없는 문제가 발생한다.
그러나, 상기와 같이 적정한 크기의 그레인을 갖는 폴리 실리콘막을 형성하기 위한 온도인 530 내지 570℃의 증착 온도에서 도프트 폴리 실리콘막 증착 후 언도프트 폴리 실리콘의 증착 공정시 하부의 도프트 폴리 실리콘막의 그레인 바운더리(Grain Boundary)에 'P'가 침전(Precipitate)되고, 이 침전 포인트가 시드(Seed)로 작용하여 도 4a에 도시된 바와 같이 이상 성장(Abnormal growth)을 함으로써 폴리 실리콘막의 표면에 소정의 이물질(도시된 흰 반점)이 형성된다. 이러한 이물질은 후속 공정에서 결점(Defect)으로 작용하여 공정 진행 및 소자의 동작에 악영향을 미치게 되어 수율의 감소를 유발시킨다.
따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 게이트 전극을 이루는 도프트 및 언도프트 폴리 실리콘막을 형성하기 위한 증착공정시 각각의 증착 온도를 서로 달리하여 공정을 실시함으로써 도프트 폴리 실리콘막의 표면 상부에 이상 이물이 발생하는 것을 억제하여 결점이 없는 게이트 전극을 구현할 수 있는 반도체 소자의 게이트 형성 방법을 제공함에 그 목적이 있다.
도 1은 도펀트 'P' 농도에 따른 도프트 폴리 실리콘막의 특성 그래프.
도 2는 도 1에 도시된 도프트 폴리 실리콘막의 특성에 따른 도프트 폴리 실리콘 표면 특성 그래프.
도 3a 및 도 3b는 종래의 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
도 4a 및 도 4b는 도프트 및 언도프트 폴리 실리콘막의 증착 조건에 따른 폴리 실리콘 표면을 나타낸 TEM.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 산화막
104, 108 : 도프트 폴리 실리콘막
106 : 유전체막 110 : 언도프트 폴리 실리콘막
112 : Wsix 114 : 플로팅 게이트 전극
116 : 컨트롤 게이트 전극
본 발명은 반도체 기판 상에 도프트 폴리 실리콘막과 언도프트 폴리 실리콘막의 적층 구조로 이루어진 반도체 소자의 게이트 전극 형성 방법에 있어서, 상기 도프트 폴리 실리콘막과 상기 언도프트 폴리 실리콘막은 서로 다른 온도에서 증착되는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 플로팅 게이트 전극용 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 상에 유전체막을 형성하는 단계; 상기 유전체막 상에 도프트 폴리 실리콘막과 언도프트 폴리 실리콘막을 서로 다른 온도에서 증착하여 적층 구조의 컨트롤 게이트를 형성하는 단계; 및 상기 언도프트 폴리 실리콘막 상에 실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도이다.
도 5a를 참조하면, HF 증기(Vapor) 또는 HF 용액(Solution)을 이용한 표면처리 공정을 실시하여 반도체 기판(100) 표면 상에 형성되는 자연 산화막(SiO2)을 제거한 후 그 상부에 게이트 산화막(102)을 증착한다.
한편, 상기 표면처리 공정의 전후에 반도체 기판(100)의 표면 상부를 세정(Cleaning)하거나 균일성(Uniformity)을 향상시킬 목적으로 NH4OH 용액 또는 H2SO4용액 등의 화합물을 이용하여 반도체 기판(100)의 표면 상부를 전처리 세정한다.
이어서, 게이트 산화막(102) 상에 전하저장전극인 플로팅 게이트용 도프트 폴리 실리콘막(104)을 증착한다. 이때, 도프트 폴리 실리콘막(104)은 SiH4또는 Si2H6와 같은 실리콘(Si) 소오스 가스(Source gas)와 PH3가스를 이용하여 550 내지 620℃의 온도 범위에서 0.1 내지 3.0Torr의 압력으로 500 내지 2000Å의 두께로 증착한다.
도 5b를 참조하면, 플로팅 게이트용 도프트 폴리 실리콘막(104) 상에 유전체막(106)을 증착하되, 표면화학반응(Surface Chemical Reaction)을 이용하여 산화막 및 질화막이 소정 두께만큼 증착된 ONO(Oxide/Nitride/Oxide)의 구조 또는 ONON(Oxide/Nitride/Oxide) 구조로 증착하거나, Ta계의 금속계 산화막을 이용하여 증착한다.
이어서, 유전체막(106) 상에 LP-CVD(Low Pressure-Chemical Mechanical Deposition)를 이용하여 메모리 셀의 컨트롤 게이트용 도프트 폴리 실리콘막(108)을 증착한 후 시간 지연없이 연속적으로 도프트 폴리 실리콘막(108) 상에 언도프트 폴리 실리콘막(110)을 증착한다.
이때, 도프트 폴리 실리콘막(108)은 적절한 그레인 크기를 갖기 위해 SiH4또는 Si2H6와 같은 실리콘(Si) 소오스 가스와 PH3가스를 이용하여 530 내지 570℃의 온도 범위에서 0.1 내지 3.0Torr의 압력으로 500 내지 1500Å의 두께로 증착한다. 또한, 언도프트 폴리 실리콘막(110)은 도프트 폴리 실리콘막(108)을 증착한 후 인-시튜 공정으로 PH3가스를 제공하지 않은 상태에서 SiH4또는 Si2H6와 같은 실리콘(Si) 소오스 가스만을 이용하여 480 내지 520℃의 온도 범위에서 0.1 내지 3.0Torr의 압력으로 500 내지 1000Å의 두께로 증착한다.
여기서, 도프트 폴리 실리콘막(108)과 언도프트 폴리 실리콘막(110)을 인-시튜로 동일 챔버 내에서 일괄처리하기 위해 먼저 도프트 폴리 실리콘막(108)을 530 내지 570℃의 온도에서 증착한 후, 도프트 폴리 실리콘막(108)의 증착 온도를 1 내지 10℃/min 정도의 하강 속도로 하강시켜 480 내지 520℃의 온도에서 언도프트 폴리 실리콘막(110)을 증착한다. 이로써, 적정한 그레인 크기를 갖는 도프트 폴리 실리콘막(108)을 형성할 수 있으며, 도펀트 'P'의 침적을 최대한 억제하여 'P'의 침전 포인트가 시드로 작용하여 발생하는 도프트 폴리 실리콘막(10)의 이상 성장을 최대한 억제할 수 있다.
도 5c를 참조하면, HF 증기(Vapor), HF 용액(Solution) 또는 BOE(Buffer Oxide Etchant; HF와 NH4F가 100:1 또는 300:1로 혼합된 용액)를 이용한 표면처리 공정을 실시하여 언도프트 폴리 실리콘막(110)의 표면 상부에 형성되는 자연 산화막(SiO2)을 제거한 후 그 상에 소자의 동작 속도를 높이기 위해 Wsix(112)을 증착한다. 이때, Wsix(112)는 'x'의 조성비가 2.0 내지 3.0 정도가 되도록 WF6와 함께 반응 가스인 SiH4를 LP-CVD 챔버 내에서 표면화학반응을 유도하여 증착한다.
도 5d를 참조하면, 전체 구조 상부에 소정의 포토레지스트(Photoresist)를 증착한 후 노광공정을 실시하여 메모리 셀의 게이트 패턴을 형성하기 위한 포토레지스트 패턴(도시하지 않음)을 형성한다.
이어서, 상기 포토레지스트 패턴을 이용한 식각공정을 실시하여 Wsix(112), 언도프트 폴리 실리콘막(110), 도프트 폴리 실리콘막(108), 유전체막(106), 도프트 폴리 실리콘막(104) 및 게이트 산화막(102)을 순차적으로 식각하여 컨트롤 게이트(116)와 플로팅 게이트(114)를 형성한다.
상기에서 설명한 바와 같이 본 발명은 게이트 전극을 이루는 도프트 및 언도프트 폴리 실리콘막을 형성하기 위한 증착공정시 각각의 증착 온도를 서로 달리하여 공정을 실시함으로써 도 4b에 도시된 바와 같이 결점이 없는 도프트 폴리 실리콘막을 형성할 수 있다.
본 발명은 게이트 전극을 이루는 도프트 및 언도프트 폴리 실리콘막을 형성하기 위한 증착공정시 각각의 증착 온도를 서로 달리하여 공정을 실시함으로써 도프트 폴리 실리콘막의 표면 상부에 이상 이물이 발생하는 것을 억제하여 결점이 없는 게이트 전극을 구현할 수 있다. 이로써, 반도체 소자의 동작에 악영향을 미치는 인자를 제거하여 셀 트랜지스터의 전기적 특성을 개선할 수 있다.
또한, 본 발명은 도프트 및 언도프트 폴리 실리콘막 증착공정을 별도의 분리공정으로 진행하지 않고 인-시튜로 일괄처리하여 공정 수를 감소시킴으로써 후속 공정에서의 결점 제거공정 및 결점 검출(Defect Detection)공정을 스킵(Skip)할 수 있다. 이로써, 반도체 소자를 구현하기 위한 전체 공정 진행 시간을 절약하고 추가공정에 의한 비용 증가 등의 경제적 손실을 줄일 수 있다.
Claims (12)
- 반도체 기판 상에 도프트 폴리 실리콘막과 언도프트 폴리 실리콘막의 적층 구조로 이루어진 반도체 소자의 게이트 전극 형성 방법에 있어서,상기 도프트 폴리실리콘막을 형성한 후, 상기 도프트 폴리실리콘막의 비이상적은 성장을 억제하기 위하여 상기 도프트 폴리실리콘막이 형성된 온도보다 낮은 480℃ 내지 520℃에서 상기 언도프트 폴리 실리콘막을 형성하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 도프트 폴리 실리콘막은 530℃ 내지 570℃의 온도에서 증착되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 2 항에 있어서,상기 도프트 폴리 실리콘막은 SiH4또는 Si2H6와 같은 실리콘 소오스 가스와 PH3가스를 이용하여 0.1 내지 3.0Torr의 압력으로 500 내지 1500Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 2 항에 있어서,상기 언도프트 폴리 실리콘막은 SiH4또는 Si2H6와 같은 실리콘 소오스 가스만을 이용하여 0.1 내지 3.0Torr의 압력으로 500 내지 1000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 언도프트 폴리 실리콘막은 상기 도프트 폴리 실리콘막을 형성한 후 동일 챔버내에서 인-시튜로 상기 도프트 폴리 실리콘막의 증착 온도를 1 내지 10℃/min의 하강속도로 하강시켜 증착하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 반도체 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 플로팅 게이트 전극용 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트 상에 유전체막을 형성하는 단계;상기 유전체막 상에 상기 도프트 폴리실리콘막을 형성한 후, 상기 도프트 폴리실리콘막의 비이상적은 성장을 억제하기 위하여 상기 도프트 폴리실리콘막이 형성된 온도보다 낮은 480℃ 내지 520℃에서 상기 언도프트 폴리 실리콘막을 형성하는 단계; 및상기 언도프트 폴리 실리콘막 상에 실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 6 항에 있어서,상기 플로팅 게이트 전극은 SiH4또는 Si2H6와 같은 실리콘 소오스 가스와 PH3가스를 이용하여 530 내지 570℃의 온도에서 0.1 내지 3.0Torr의 압력으로 500 내지 1500Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 6 항에 있어서,상기 도프트 폴리 실리콘막은 530℃ 내지 570℃의 온도에서 증착되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 8 항에 있어서,상기 도프트 폴리 실리콘막은 SiH4또는 Si2H6와 같은 실리콘 소오스 가스와 PH3가스를 이용하여 0.1 내지 3.0Torr의 압력으로 500 내지 1500Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 8 항에 있어서,상기 언도프트 폴리 실리콘막은 SiH4또는 Si2H6와 같은 실리콘 소오스 가스만을 이용하여 0.1 내지 3.0Torr의 압력으로 500 내지 1000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 6 항에 있어서,상기 언도프트 폴리 실리콘막은 상기 도프트 폴리 실리콘막을 형성한 후 동일 챔버내에서 인-시튜로 상기 도프트 폴리 실리콘막의 증착 온도를 1 내지 10℃/min의 하강속도로 하강시켜 증착하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 6 항에 있어서,상기 실리사이드층은 'x'의 조성비가 2.0 내지 3.0 정도가 되도록 WF6와 SiH4반응 가스를 LP-CVD 챔버 내에서 표면화학반응을 유도하여 Wsix로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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