JP2006253627A - フラッシュメモリ素子の製造方法 - Google Patents

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Abstract

【課題】フラッシュメモリ素子の電荷保持特性を向上させるとともに、ソース／ドレイン領域の熱処理工程後に発生するトンネル酸化膜および誘電体膜のスマイリング現象を防止することが可能なフラッシュメモリ素子の製造方法を提供。
【解決手段】スタックゲート電極が備えられたフラッシュメモリ素子において、前記スタックゲート電極の含まれた結果物の全面にラジカル酸化工程を行い、前記スタックゲート電極の側壁に側壁酸化膜を形成すると共に前記ラジカル酸化工程前の前記スタックゲート電極のプロファイルを維持させる段階を含む。
【選択図】図２

Description

本発明は、半導体素子の製造方法に係り、さらに詳しくは、フラッシュメモリ素子の製造方法に関する。
フラッシュメモリ素子の製造方法において、半導体基板上へのスタックゲートの形成後、再酸化工程を施す。
前記再酸化工程は、スタックゲート電極パターンを形成するためのエッチング工程におけるトンネル酸化膜の側面損傷を補償し、前記エッチング工程による半導体基板の損傷を補償する。
また、前記再酸化工程は、後続の工程、すなわちソースおよびドレイン領域を形成するためのイオン注入工程を行うとき、半導体基板の損傷をある程度緩和させる障壁の役割をする。
また、再酸化工程は、フラッシュメモリ素子の固有特性の一つである電荷保持(charge retention)特性を向上させるために行うが、前記再酸化工程の際に側面が酸化して最終的にネガティブプロファイル(negativeprofile)を持つことになる。
したがって、前記再酸化工程が行われると、タングステンシリサイド膜のＲｓが増加し、かつ誘電体膜に酸化により発生する側面の厚さ変化（誘電体膜のスマイリング(smiling)現象）によってセル比が減少する。
この減少したセル比は、誘電体膜のキャパシタンス値を低下させて素子の電気的特性を悪化させる原因となる。つまり、プログラムおよび素子特性だけでなく、電荷保持特性および信頼性も低下する。
したがって、フラッシュメモリ素子の電荷保持特性を向上させるとともに、再酸化工程およびソース／ドレイン領域の熱処理工程後に発生するトンネル酸化膜および誘電体膜のスマイリング現象を防止することを可能にする技術が求められている。
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、フラッシュメモリ素子の電荷保持特性を向上させるとともに、ソース／ドレイン領域の熱処理工程後に発生するトンネル酸化膜および誘電体膜のスマイリング現象を防止することが可能なフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するための本発明の思想は、スタックゲート電極が備えられたフラッシュメモリ素子において、前記スタックゲート電極の含まれた結果物の全面にラジカル酸化工程を行い、前記スタックゲート電極の側壁に側壁酸化膜を形成すると共に前記ラジカル酸化工程前の前記スタックゲート電極のプロファイルを維持させる段階を含むことを特徴とする、フラッシュメモリ素子の製造方法を提供する。
前記ラジカル酸化工程は、Ｈ＋、ＯＨ、Ｏ−のラジカルを発生させ、前記ラジカルを前記スタックゲート電極パターンの側壁に蒸着させてもよい。
前記ラジカル酸化工程は、１０分〜５時間の時間、８５０〜１０５０℃の温度、３００〜６００ｓｃｃｍのＨ２ガス流れ雰囲気、１５００〜２５００ｓｃｃｍのＯ２ガス流れ雰囲気、３８〜４２Ｐａの圧力、５〜１００℃／秒の温度上昇率および温度下降率を有する工程の条件で行われてもよい。
前記側壁酸化膜は、８０〜１００Åの厚さにしてもよい。
前記ラジカル酸化工程が行われる工程条件の中でも、前記圧力はラジカルの生成が極大化されるように設定してもよい。
前記ラジカル酸化工程を行った後、水素雰囲気の熱処理工程を行う段階をさらに含んでもよい。
前記スタックゲート電極は、トンネル酸化膜、第１導電膜、誘電体膜、第２導電膜および金属シリサイド膜を積層して形成してもよい。
また、本発明の他の思想は、半導体基板上にトンネル酸化膜、第１導電膜、誘電膜、第２導電膜および金属シリサイド膜を順次積層した後、パターニングしてスタックゲート電極を形成する段階と、前記スタックゲート電極の含まれた結果物の全面にラジカル酸化工程を行って前記スタックゲート電極の側壁に側壁酸化膜を形成することにより、前記ラジカル酸化工程前の前記スタックゲート電極のプロファイルを維持する段階と、前記ラジカル酸化工程の行われた結果物の全面に水素雰囲気の熱処理工程を行う段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法を提供する。
前記ラジカル酸化工程は、Ｈ＋、ＯＨ、Ｏ−のラジカルを発生させ、前記ラジカルを前記スタックゲート電極パターンの側壁に蒸着させてもよい。
前記ラジカル酸化工程は、１０分〜５時間の時間、８５０〜１０５０℃の温度、３００〜６００ｓｃｃｍのＨ２ガス流れ雰囲気、１５００〜２５００ｓｃｃｍのＯ２ガス流れ雰囲気、３８〜４２Ｐａの圧力、５〜１００℃／秒の温度上昇率および温度下降率を有する工程の条件で行われてもよい。
前記側壁酸化膜は、８０〜１００Åの厚さにしてもよい。
前記ラジカル酸化工程が行われる工程条件の中でも、前記圧力はラジカルの生成が極大化されるように設定してもよい。
本発明によれば、前記ソース／ドレイン領域の形成工程後に行われる熱処理工程でも、前記ラジカル酸化工程によって側壁酸化膜が形成されることにより、トンネル酸化膜およびＯＮＯ膜のスマイリング現象を防止することができるという効果がある。
また、前記のようにラジカル酸化工程を行うことにより、スタックゲート電極のプロファイルが維持されると、カップリング比の増加を期待することができ、スタックゲート電極に形成された酸化膜の厚さが均一性を持つという効果がある。
また、ラジカル酸化工程によって形成された側壁酸化膜の含まれた結果物の全面に前記水素雰囲気の熱工程を行うことにより、ゲート電極パターン形成のためのエッチング工程の際に破壊されたダングリングボンドを保護する。このようにダングリングボンドが保護されると、電荷保持および信頼性の特性を改善させるという効果がある。
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。一方、ある膜が他の膜あるいは半導体基板の‘上’にあるまたは接触していると記載される場合、前記ある膜は前記他の膜、あるいは半導体基板に直接的に接触して存在することもでき、あるいは、それらの間に第３の膜が挟まれることもできる。
図１および図２は本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
図１を参照すると、半導体基板１０にトンネル酸化膜１２およびフローティングゲート電極用第１ポリシリコン膜１４を順次形成する。
この際、前記半導体基板１０は、ＰＭＯＳ領域およびＮＭＯＳ領域に区分されており、イオン注入工程によって、ＰＭＯＳ領域のウェル領域（図示せず）およびしきい値電圧調節用イオンの注入された領域（図示せず）、ＮＭＯＳ領域のウェル領域（図示せず）およびしきい値電圧調節用イオンの注入された領域（図示せず）をそれぞれ形成する。
前記トンネル酸化膜１２は、温度７５０〜８００℃程度でウェット酸化を行った後、温度９００〜９１０℃程度の範囲とＮ２の気体雰囲気中で２０〜３０分間熱処理して形成することができる。
前記フローティングゲート電極用第１ポリシリコン膜１４は、ＳｉＨ４またはＳｉＨ６などのＳｉソースガスを用いたＬＰＣＶＤ（pressure chemical vapordeposition：以下「ＬＰＣＶＤ」という）法によって４８０〜５５０℃程度の温度および０．１〜３ｔｏｒｒ程度の圧力で形成することができる。
次に、前記第１ポリシリコン膜１４の上部にパッド窒化膜（図示せず）を形成した後、フォトレジストパターン（図示せず）を形成する。このパターンをエッチングマスクとしてパッド窒化膜（図示せず）、第１ポリシリコン膜１４、トンネル酸化膜１２、半導体基板１０の所定の深さをエッチングして素子分離領域を定義するトレンチ（図示せず）を形成する。次に、前記トレンチ（図示せず）の内部に、ギャップフィル特性に優れたＨＤＰ(High Density Plasma)酸化膜が充填されるように蒸着した後、前記パッド窒化膜（図示せず）が露出するまで化学的機械的研磨（ChemicalMechanical Polishing：ＣＭＰ）工程などの平坦化工程を行うことにより、素子分離膜（図示せず）を形成する。その後、前記パッド窒化膜（図示せず）をエッチング工程によって除去する。
次いで、前記結果物の上部にフローティングゲート電極用第２ポリシリコン膜１６、誘電体膜１８、コントロールゲート電極用第３ポリシリコン膜２０および金属シリサイド膜２２を順次形成する。
前記第２ポリシリコン膜１６は、ＳｉＨ４またはＳｉＨ６などのＳｉソースガスとＰＨ３ガスを用いたＬＰＣＶＤ法によって４８０〜５５０℃程度の温度および０．１〜３ｔｏｒｒ程度の圧力で形成した後、ＳｉＨ４ガスを５００〜１５００ｓｃｃｍ程度流しながらＰＨ３ソースガスを１００〜２００ｓｃｃｍ程度投入することにより形成することができる。
前記誘電体膜１８は、ＯＮＯ構造、すなわち第１酸化膜、窒化膜および第２酸化膜が順次積層された構造で形成することが好ましい。この際の第１酸化膜および第２酸化膜は、６００〜７００℃程度の温度、１〜３ｔｏｒｒ程度の圧力でＬＰＣＶＤ法によって３５〜６０Å程度の厚さに形成し、ＳｉＨ２Ｃｌ２（DichloroSilane：ＤＣＳ）をソースとしたＨＴＯ（high temperature oxide）膜またはＮ２ＯガスをソースとしたＨＴＯ膜のいずれか一つで形成することができる。前記窒化膜は、反応気体としてＮＨ３とＳｉＨ２Ｃｌ２ガスを用いて１〜３ｔｏｒｒ程度の圧力および６５０〜８００程度の温度でＬＰＣＶＤ法によって５０〜６５Å程度の厚さに形成することができる。
前記コントロールゲート電極用第３ポリシリコン膜２０は、ＳｉＨ４またはＳｉＨ６などのＳｉソースガスとＰＨ３ガスを用いたＬＰＣＶＤ法によって５００〜５５０℃程度の温度および０．１〜３ｔｏｒｒ程度の圧力で７００〜１５００Å程度の厚さに形成することができる。
前記金属シリサイド膜２２は、タングステンシリサイド膜で形成し、ＳｉＨ４（monosilane：ＭＳ）またはＳｉＨ２Ｃｌ２（DichloroSilane：ＤＣＳ）とＷＦ６との反応によって１０００〜１２００Å程度の厚さに形成し、膜質の面抵抗を最小化するように化学量論比を２．０〜２．８程度に調節する。
次に、前記結果物上にフォトレジストパターン（図示せず）を形成した後、これをエッチングマスクとしてエッチング工程を行うことにより、スタック型ゲート電極パターンＧ．Ｐを形成する。
図２を参照すると、前記スタック型ゲート電極パターンＧ．Ｐの形成された結果物上に再酸化(re-oxidation)工程としてのラジカル酸化工程を行って側壁酸化膜２４を形成する。その後、前記結果物の全面に水素雰囲気の熱工程を行う。
前記ラジカル酸化工程が行われると、Ｈ＋、ＯＨ、Ｏ−のようなラジカルが発生する。この発生したラジカルが前記スタックゲート電極パターンＧ．Ｐの側壁に蒸着されて側壁酸化膜２４を形成する。前記形成された側壁酸化膜２４の備えられた結果物の全面に水素雰囲気の熱工程を相次いで行う。
トンネル酸化膜および誘電体膜のスマイリング現象をもたらす一般的な再酸化工程の熱処理工程およびソース／ドレイン領域の形成後に行われる熱処理工程は、長時間酸化工程を行ったために発生する現象である。したがって、前記Ｈ＋、ＯＨ、Ｏ−のようなラジカルを使用するラジカル酸化工程は、その他の工程に比べて工程時間が相対的に短いため、長時間に亘っての酸化工程によるトンネル酸化膜およびＯＮＯ膜のスマイリング現象も最小化できる。
また、前記のようにラジカル酸化工程を行うことにより、スタックゲート電極のプロファイルが維持されると、カップリング比の増加を期待することができ、スタックゲート電極に形成された酸化膜の厚さが均一性を持つことができる。
また、ラジカル酸化工程によって形成された側壁酸化膜２４の含まれた結果物の全面に前記水素雰囲気の熱工程を行うことにより、ゲート電極パターンの形成のためのエッチング工程の際に破壊されたダングリングボンドを保護する。このようにダングリングボンドが保護されると、電荷保持および信頼性特性を改善させる。
前記ラジカル酸化工程は、１０分〜５時間程度の時間、８５０〜１０５０℃程度の温度、３００〜６００ｓｃｃｍのＨ２ガス流れ雰囲気、１５００〜２５００ｓｃｃｍのＯ２ガス流れ雰囲気、３８〜４２Ｐａ、例えば４０．３Ｐａ程度の圧力、５〜１００℃／秒の温度上昇率および温度下降率を有する工程条件で行われる。
前記ラジカル酸化工程および水素雰囲気の熱処理工程後に形成された側壁酸化膜２４は、８０〜１００Å程度の厚さに形成する。
前記ラジカル酸化工程が行われる工程条件の中でも、圧力は既存のウェットおよびドライ酸化方式に比べて低い圧力（１／２０００）で行うと、Ｈ＋、ＯＨ、Ｏ―のようなラジカルの生成が極大化される。
前記ラジカル酸化工程の際、Ｎ２ガスは使用しないことが好ましい。
図示されてはいないが、前記側壁酸化膜２４の形成された結果物上にイオン注入工程を行い、半導体基板の所定の領域にソース／ドレイン領域（図示せず）を形成する。次に、前記ソース／ドレイン領域の形成工程後に電荷保持特性を向上させるために熱処理工程を行う。
前記ソース／ドレイン領域の形成工程後に行われる熱処理工程でも、前記ラジカル酸化工程によって側壁酸化膜が形成されることにより、トンネル酸化膜およびＯＮＯ膜のスマイリング現象を防止することができる。
長時間に亘っての酸化工程によるトンネル酸化膜およびＯＮＯ膜のスマイリング現象も最小化することができる。
また、前記のようにラジカル酸化工程を行うことにより、スタックゲート電極のプロファイルが維持されると、カップリング比の増加を期待することができ、スタックゲート電極に形成された酸化膜の厚さが均一性を持つことができる。
また、ラジカル酸化工程によって形成された側壁酸化膜の含まれた結果物の全面に前記水素雰囲気の熱工程を行うことにより、ゲート電極パターン形成のためのエッチング工程の際に破壊されたダングリングボンドを保護する。前記のようにダングリングボンドが保護されると、電荷保持および信頼性の特性を改善させる。
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形または変更することが可能なのは、本発明の属する分野の当業者には明らかなことである。また、このような変形または変更は本発明の特許請求の範囲に属すると言える。
本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
符号の説明
１２ トンネル酸化膜
１８ ＯＮＯ膜
２４ 側壁酸化膜
Ｇ．Ｐ ゲート電極パターン

Claims (12)

  1. スタックゲート電極が備えられたフラッシュメモリ素子の製造方法において、
    前記スタックゲート電極の含まれた結果物の全面にラジカル酸化工程を行い、前記スタックゲート電極の側壁に側壁酸化膜を形成すると共に前記ラジカル酸化工程前の前記スタックゲート電極のプロファイルを維持させる段階を含むことを特徴とするフラッシュメモリ素子の製造方法。
  2. 前記ラジカル酸化工程は、
    Ｈ＋、ＯＨ、Ｏ−のラジカルを発生させ、前記ラジカルを前記スタックゲート電極パターンの側壁に蒸着させることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  3. 前記ラジカル酸化工程は、
    １０分〜５時間の時間、８５０〜１０５０℃の温度、３００〜６００ｓｃｃｍのＨ２ガス流れ雰囲気、１５００〜２５００ｓｃｃｍのＯ２ガス流れ雰囲気、３８〜４２Ｐａの圧力、５〜１００℃／秒の温度上昇率および温度下降率を有する工程の条件で行われることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  4. 前記側壁酸化膜は、８０〜１００Åの厚さにすることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  5. 前記ラジカル酸化工程が行われる工程条件のうち、圧力はラジカルの生成が極大化されるように設定することを特徴とする請求項３記載のフラッシュメモリ素子の製造方法。
  6. 前記ラジカル酸化工程を行った後、水素雰囲気の熱処理工程を行う段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  7. 前記スタックゲート電極は、
    トンネル酸化膜、第１導電膜、誘電体膜、第２導電膜および金属シリサイド膜を積層して形成したことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  8. 半導体基板上にトンネル酸化膜、第１導電膜、誘電膜、第２導電膜および金属シリサイド膜を順次積層した後、パターニングしてスタックゲート電極を形成する段階と、
    前記スタックゲート電極の含まれた結果物の全面にラジカル酸化工程を行い、前記スタックゲート電極の側壁に側壁酸化膜を形成すると共に前記ラジカル酸化工程前の前記スタックゲート電極のプロファイルを維持させる段階と、
    前記ラジカル酸化工程の行われた結果物の全面に水素雰囲気の熱処理工程を行う段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。
  9. 前記ラジカル酸化工程は、Ｈ＋、ＯＨ、Ｏ−のラジカルを発生させ、前記ラジカルを前記スタックゲート電極パターンの側壁に蒸着させることを特徴とする請求項８記載のフラッシュメモリ素子の製造方法。
  10. 前記ラジカル酸化工程は、
    １０分〜５時間の時間、８５０〜１０５０℃の温度、３００〜６００ｓｃｃｍのＨ２ガス流れ雰囲気、１５００〜２５００ｓｃｃｍのＯ２ガス流れ雰囲気、３８〜４２Ｐａの圧力、５〜１００℃／秒の温度上昇率および温度下降率を有する工程の条件で行われることを特徴とする請求項８記載のフラッシュメモリ素子の製造方法。
  11. 前記側壁酸化膜は、８０〜１００Åの厚さにすることを特徴とする請求項８記載のフラッシュメモリ素子の製造方法。
  12. 前記ラジカル酸化工程が行われる工程条件のうち、圧力はラジカルの生成が極大化されるように設定することを特徴とする請求項１０記載のフラッシュメモリ素子の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100803663B1 (ko) * 2006-06-29 2008-02-19 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR100810409B1 (ko) 2006-10-31 2008-03-04 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR100852598B1 (ko) * 2006-12-23 2008-08-14 동부일렉트로닉스 주식회사 플래시 메모리 소자의 제조방법
KR100978180B1 (ko) * 2007-12-28 2010-08-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN102931053A (zh) * 2012-11-21 2013-02-13 无锡华润上华科技有限公司 Pip电容器及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566210B2 (en) * 2001-07-13 2003-05-20 International Business Machines Corporation Method of improving gate activation by employing atomic oxygen enhanced oxidation
JP3699956B2 (ja) * 2002-11-29 2005-09-28 株式会社東芝 半導体装置の製造方法
US6667197B1 (en) * 2002-12-06 2003-12-23 International Business Machines Corporation Method for differential oxidation rate reduction for n-type and p-type materials
US6987056B2 (en) * 2003-07-08 2006-01-17 Hynix Semiconductor Inc. Method of forming gates in semiconductor devices
JP2005209931A (ja) * 2004-01-23 2005-08-04 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
US7910429B2 (en) * 2004-04-07 2011-03-22 Promos Technologies, Inc. Method of forming ONO-type sidewall with reduced bird's beak
JP4086054B2 (ja) * 2004-06-22 2008-05-14 東京エレクトロン株式会社 被処理体の酸化方法、酸化装置及び記憶媒体

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