KR100810409B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판의 소자 분리 영역에 상부 폭이 넓고 하부 폭이 좁은 트렌치를 형성한 후, 트렌치의 폭이 넓은 상부를 절연 물질로 채워 소자 분리막을 형성함으로써, 트렌치 내에 보이드(void)가 형성되더라도 기판의 높이보다 낮은 곳에 형성되어 후속 공정에 영향을 주지 않으며, 폭이 좁은 트렌치에 소자 분리막을 용이하게 형성하여 공정의 재현성을 확보할 수 있다.
소자 분리막, STI, 보이드, 열산화

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming a isolation structure in a semiconductor device}
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.
도 3은 트렌치가 형성된 상태를 보여주는 TEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102, 202 : 터널 절연막
104, 204 : 전자 저장막 106, 206 : 버퍼 산화막
108, 208 : 질화막 110, 210 : 하드 마스크
112, 212 : 소자 분리용 마스크 114, 214, 314 : 제1 트렌치
115, 215 ; 제1 산화막 116, 216, 316 : 스페이서
118, 318 : 제2 트렌치 120, 320 : 트렌치
122 : 제2 산화막 124, 214 : 절연막
126 : 보이드 222 : 열산화막
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 특히 STI(Shallow Trench Isolation) 공정을 이용한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자의 제조 공정에서는 기판에 형성된 트렌지스터들과 같은 반도체 소자들을 전기적으로 격리하기 위하여 소자 분리막을 형성한다. 종래에는 소자 분리막을 국부 산화(Local Oxidation) 방식의 LOCOS 공정으로 형성하였으나, 소자의 집적도가 높아짐에 따라 STI 공정으로 소자 분리막을 형성하고 있다. STI 공정은 반도체 기판의 소자 분리 영역을 식각하여 트렌치를 형성하고 트렌치를 절연물질로 채우는 방식으로 진행된다. 이러한 STI 공정은 LOCOS 공정에서 버즈 빅(Bird's beak)이 발생하는 문제점을 해결할 수 있는 소자 분리막 형성 방법으로써, 현재까지 반도체 소자의 제조 공정에 적용되고 있다. 하지만, 소자의 집적도가 높아짐에 따라 트렌치의 폭이 좁아져 트렌치를 절연물질로 채우는데 어려움이 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 소자 분리막 형성 방법은 반도체 기판의 소자 분리 영역에 상부 폭이 넓고 하부 폭이 좁은 트렌치를 형성한 후, 트렌치의 폭이 넓은 상부를 절연 물질로 채워 소자 분리막을 형성함으로써, 트렌치 내에 보이드(void)가 형성되더라도 기판의 높이보다 낮은 곳에 형성되어 후속 공정에 영향을 주지 않으며, 폭이 좁은 트렌치에 소자 분리막을 용이하게 형성하여 공정의 재현성을 확보할 수 있다.
본 발명의 제1 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판의 소자 분리 영역에 제1 트렌치를 형성하는 단계와, 제1 트렌치의 측벽에 스페이서를 형성하는 단계와, 스페이서 사이의 소자 분리 영역에 제1 트렌치보다 폭이 좁고 더 깊은 제2 트렌치를 형성하는 단계와, 제2 트렌치의 측벽 및 저면에 제1 산화막을 형성하는 단계, 및 제1 트렌치를 절연막으로 채우는 단계를 포함한다.
본 발명의 제2 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상에 터널 절연막, 전자 저장막 및 소자 분리 마스크를 형성하는 단계와, 소자 분리 영역의 소자 분리 마스크, 전자 저장막, 터널 절연막 및 반도체 기판을 식각하여 제1 트렌치를 형성하는 단계와, 제1 트렌치, 전자 저장막 및 소자 분리 마스크의 측벽에 스페이서를 형성하는 단계와, 스페이서 사이의 소자 분리 영역에 제1 트렌치보다 폭이 좁고 더 깊은 제2 트렌치를 형성하는 단계와, 제2 트렌치의 측벽 및 저면에 제1 산화막을 형성하는 단계, 및 제2 트렌치에 보이드가 형성되도록 제1 트렌치를 절연막으로 채우는 단계를 포함한다.
상기의 제1 실시예 또는 제2 실시예에서, 제1 산화막이 라디컬 산화 공정으로 형성하는 것이 바람직하다. 제1 트렌치 형성 후 제1 트렌치의 측벽 및 저면에 제2 산화막을 형성하는 단계를 더 포함할 수 있다. 이때, 제2 산화막은 라디컬 산화 공정으로 형성하는 것이 바람직하다. 제2 트렌치를 형성한 후, 스페이서 사이의 간격이 넓어지도록 스페이서를 식각하는 단계를 더 포함할 수 있으며, 스페이서를 제거하는 단계를 더 포함할 수도 있다.
본 발명의 제3 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판의 소자 분리 영역에 제1 트렌치를 형성하는 단계와, 제1 트렌치의 측벽 및 저면을 라디컬 산화 공정으로 산화시켜 제1 산화막을 형성하는 단계와, 제1 트렌치의 측벽에 산화방지 스페이서를 형성하는 단계와, 산화방지 스페이서 사이의 소자 분리 영역에 제1 트렌치보다 폭이 좁고 더 깊은 제2 트렌치를 형성하는 단계와, 제2 트렌치를 제2 산화막으로 채우는 단계, 및 제1 트렌치를 절연막으로 채우는 단계를 포함한다.
본 발명의 제4 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상에 터널 절연막, 전자 저장막 및 소자 분리 마스크를 형성하는 단계와, 소자 분리 영역의 소자 분리 마스크, 전자 저장막, 터널 절연막 및 반도체 기판을 식각하여 제1 트렌치를 형성하는 단계와, 제1 트렌치의 측벽 및 저면을 라디컬 산화 공정으로 산화시켜 산화막을 형성하는 단계와, 제1 트렌치, 전자 저장막 및 소 자 분리 마스크의 측벽에 산화방지 스페이서를 형성하는 단계와, 산화방지 스페이서 사이의 소자 분리 영역에 제1 트렌치보다 폭이 좁고 더 깊은 제2 트렌치를 형성하는 단계와, 제2 트렌치를 제2 산화막으로 채우는 단계, 및 제1 트렌치를 절연막으로 채우는 단계를 포함한다.
상기의 실시예들에서, 전자 저장막은 폴리실리콘이나 실리콘 질화막으로 형성할 수 있으며, 소자 분리 마스크는 버퍼 산화막, 질화막 및 하드 마스크를 포함한다. 제1 트렌치는 제1 트렌치 및 제2 트렌치를 합한 깊이의 1/6 내지 1/3 깊이로 형성하는 것이 바람직하다. 제2 트렌치를 형성한 후, 산화방지 스페이서 사이의 간격이 넓어지도록 산화방지 스페이서를 식각하는 단계를 더 포함할 수 있으며, 산화방지 스페이서를 제거하는 단계를 더 포함할 수도 있다. 제2 산화막은 열산화 공정으로 형성한다. 절연막은 SOG, HDP 산화막, PE-산화막 또는 O3-TEOS로 형성할 수 있다. 절연막이 소자 분리 영역에만 잔류되도록 절연막을 식각하는 단계를 더 포함할 수 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(102), 전자 저장막(104) 및 소자 분리 마스크(112)를 순차적으로 형성한다. 여기서, 소자 분리 마스크(112)는 버퍼 산화막(106), 질화막(108) 및 하드 마스크(110)의 적층 구조로 형성할 수 있다. 이때, 하드 마스크(110)는 질화물, 산화물, SiON 또는 아몰퍼스 카본으로 형성할 수 있다. 한편, 전자 저장막(104)은 플래시 메모리 소자의 플로팅 게이트를 형성하기 위한 것으로, 폴리실리콘 또는 실리콘 질화막으로 형성될 수 있으며, 전자를 저장할 수 있는 어떠한 물질로도 형성될 수 있다.
도 1b를 참조하면, 소자 분리 영역의 소자 분리 마스크(112), 전자 저장막(104) 및 터널 절연막(102)을 순차적으로 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(112) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(112)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(112)의 소자 분리 영역을 식각한다. 포토레지스트 패턴은 제거한다. 계속해서, 소자 분리 마스크(112)를 이용한 식각 공정으로 전자 저장막(104) 및 터널 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 질화막(108), 버퍼 산화막(106), 전자 저장막(104) 및 터널 절연막(102)을 식각하는 과정에서 하드 마스크(110)도 소정의 두께만큼 식각된다.
이어서, 노출된 소자 분리 영역의 반도체 기판(100)을 제1 식각 공정으로 식각하여 제1 트렌치(114)를 형성한다. 이때, 제1 트렌치(114)는 목표 깊이의 1/6 내지 1/3에 해당하는 깊이로 형성하며, 예를 들어 반도체 기판(100)을 50Å 내지 2000Å 식각하여 제1 트렌치(114)를 형성한다. 한편, 제1 트렌치(114)의 측벽이 85도 내지 90도로 경사지도록 제1 식각 공정을 실시할 수 있다.
도 1c를 참조하면, 제1 트렌치(114)를 형성하기 위한 식각 공정에 의해 제1 트렌치(114)의 측벽 및 저변에 발생된 식각 손상을 치유하기 위하여 산화 공정을 실시할 수 있다. 산화 공정은 제1 트렌치(114)의 측벽 및 저면이 20Å 내지 100Å의 범위에서 산화되도록 실시하는 것이 바람직하며, 제1 트렌치(114)의 측벽 및 저면이 산화되어 식각 손상층이 제1 산화막(115)으로 형성된다. 이때, 산화 공정은 일반적인 열산화 방식으로 진행할 수 있으며, 바람직하게는 라디컬 산화 방식으로 진행한다. 일반적인 열산화 방식으로 제1 산화막(115)을 형성하는 경우, 터널 절연막(102)의 노출된 가장자리가 재산화되면서 두꺼워지는 버즈 빅 현상이 발생될 수 있다. 따라서, 버즈 빅 현상을 억제하기 위해서는 산화 공정을 라이컬 산화 방식으로 진행하는 것이 바람직하다. 한편, 산화 공정에 의해, 제1 트렌치(114)의 측벽 및 저면뿐만 아니라 전자 저장막(104) 및 소자 분리 마스크(112)의 표면도 소정의 두께만큼 산화될 수 있다. 이 경우, 제1 산화막(115)은 전체 표면에 형성되며, 제1 트렌치(114)의 측벽 및 저면에 상대적으로 실리콘 성분이 많이 분포되어 있기 때문에 제1 트렌치(114)의 측벽 및 저면에서 제1 산화막(115)이 보다 두껍게 형성된다.
도 1d를 참조하면, 제1 트렌치(114)의 측벽에 스페이서(116)를 형성한다. 구체적으로, 제1 트렌치(114)를 포함한 전체 구조 상에 절연막을 형성한 후 제1 트렌치(114)의 측벽에는 절연막이 잔류하고 저면에는 절연막이 제거되도록 블랭킷 에치백 공정을 실시하여 스페이서(116)를 형성한다. 이때, 절연막은 전자 저장막(104) 및 소자 분리 마스크(112)의 측벽에도 잔류된다. 따라서, 스페이서(116)는 제1 트렌치(114), 전자 저장막(104) 및 소자 분리 마스크(112)의 측벽에 형성된다. 한편, 절연막은 산화 공정으로 형성할 수 있으며, 산화막, HTO 산화막, 질화막 또는 이들의 혼합막으로 형성할 수도 있다. 스페이서(116)를 산화방지막으로 사용할 경우 질화물이 포함된 스페이서(116)를 형성하는 것이 바람직하다. 스페이서(116)를 산화방지막으로 사용할 경우에 대해서는 후술하기로 한다. 스페이서(116)는 제1 트렌치(114)의 폭을 고려하여 스페이서(116) 사이에 제1 트렌치(114)의 저면이 노출될 수 있을 정도의 두께로 형성하는 것이 바람직하며, 제1 트렌치(114) 폭의 1/6 내지 1/4에 해당하는 두께로 형성하거나 50Å 내지 1000Å의 두께로 형성할 수 있다.
도 1e를 참조하면, 스페이서(116) 및 소자 분리 마스크(112)를 이용한 식각 공정으로 스페이서(116) 사이에 노출된 제1 트렌치(114) 저면의 반도체 기판(100)을 식각하여 제2 트렌치(118)를 형성한다. 제2 트렌치(118)는 500Å 내지 20000Å의 깊이로 형성할 수 있다. 이로써, 상부 폭이 하부 폭보다 넓은 트렌치(120)가 소자 분리 영역에 형성된다.
도 1f를 참조하면, 스페이서(116) 사이의 간격이 넓어지도록 스페이서(116)를 소정의 두께만큼 식각한다. 이때, 스페이서(116)를 완전히 제거할 수도 있다. 스페이서(116)가 산화물로 형성된 경우 불산 용액을 사용하여 식각하고, 질화물로 형성된 경우 인산 용액으로 식각할 수 있다. 스페이서(116)의 간격이 넓어지면 종횡비가 감소하여, 후속 공정에서 트렌치(120)를 채우기 위한 절연막 형성 시 캡필(gap-fill) 특성을 향상시킬 수 있다. 스페이서(116)의 식각 공정은 식각제를 이용한 습식 식각이나 건식 식각 공정으로 진행될 수 있다.
도 1g를 참조하면, 제2 트렌치(118)를 형성하기 위한 식각 공정에 의해 제2 트렌치(118)의 측벽 및 저변에 발생된 식각 손상을 치유하기 위하여 산화 공정을 실시할 수 있다. 산화 공정은 건식 산화 공정이나 라디컬 산화(radical oxidation) 공정으로 진행할 수 있다. 보다 바람직하게는, 산화 공정 시 터널 절연막(102)의 가장자리가 두꺼워져 버즈 빅이 발생되는 것을 방지하기 위하여 산화 공정을 건식 산화 공정보다 라디컬 산화 공정으로 진행하는 것이 바람직하다. 이러한 산화 공정에 의해 제2 트렌치(118)의 측벽 및 저면이 소정의 두께만큼 산화되어 식각 손상층이 제2 산화막(122)으로 형성된다. 제2 산화막(122)은 10Å 내지 300Å의 두께로 형성하는 것이 바람직하다. 이로써, 트렌치(120)의 측벽 및 저면은 스페이서(116) 및 제2 산화막(122)에 의해 덮혀진다.
도 1h를 참조하면, 트렌치(120)가 채워지도록 절연막(124)을 형성하며, 소자 분리 영역에 형성되는 절연막(124)이 소자 분리막이 된다. 절연막(124)은 SOG, HDP 산화막, O3-TEOS, PE-산화막 또는 이들의 혼합막으로 형성할 수 있다. 한편, 상기의 막들로 절연막(124)을 형성하는 과정에서 건식 식각 공정 또는 습식 식각 공정을 실시하여 절연막(124)의 갭필 특성을 향상시킬 수 있다. 절연막(124)을 형성한 후에는 절연막(124)의 막질을 향상시키기 위하여 어닐링 공정을 실시할 수 있다.
상기에서, 절연막(124)에 의해 제1 트렌치(114) 및 제2 트렌치(118)가 채워지는데, 제2 트렌치(118)는 제1 트렌치(114)보다 반도체 기판(100)의 표면에서 더 깊은 곳에 형성되고 폭도 더 좁기 때문에, 절연막(124)으로 완전히 채워지지 않아 보이드(126)가 형성된다. 하지만, 보이드(126)는 반도체 기판(100)의 표면보다 낮 은 위치의 트렌치(120) 내부에 형성되기 때문에 후속 공정에 영향을 주지 않는다. 오히려, 보이드(126)에 의해 제2 트렌치(118)에는 상대적으로 적은 양의 절연막(124)이 형성되고, 이로 인해 반도체 기판(100)으로 가해지는 절연막(124)의 인장 스트레스나 압축 스트레스를 줄일 수 있다. 또한, 스트레스가 감소됨에 따라 후속 공정에서 반도체 기판(100)으로 주입되는 불순물이나 이온들의 이동도가 증가하여 전류 특성을 향상시킬 수 있다.
이후, 도면에는 도시되어 있지 않지만, 절연막(124)이 소자 분리 영역의 트렌치(120) 상에만 잔류되도록, 즉 활성 영역의 절연막(124)이 제거되도록 화학적 기계적 연마 공정이나 블랭킷 에치백 공정을 실시한다.
상기에서는, 제2 트렌치를 형성한 후 제2 트렌치의 측벽 및 저면이 소정의 두께만큼만 산화되도록 산화 공정을 실시하였으나, 제2 트렌치가 산화막으로 채워지도록 산화 공정을 실시할 수 있다. 도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다. 도 3은 트렌치가 형성된 상태를 보여주는 TEM 사진이다.
도 2a를 참조하면, 스페이서(216)와 소자 분리 마스크(212)를 이용한 식각 공정으로 제2 트렌치까지 형성한다. 그런데, 도 3을 참조하면, 제2 트렌치(318)를 형성하기 위한 식각 공정 시 부산물(byproduct)에 의해 상부가 넓고 하부가 좁은 항아리 형태로 제2 트렌치(318)가 형성될 수 있다. 미설명된 도면부호 316은 스페이서, 314는 제1 트랜치, 320은 트렌치를 나타낸다. 이렇게 제2 트렌치(318)가 항아리 형태로 형성되면, 절연물질을 증착하는 방식으로는 제2 트렌치(318)를 절연물 질로 채우기 어렵다.
따라서, 도 2a에서와 같이, 제2 트렌치가 절연물질로 채워지도록 열산화 공정을 실시한다. 이로써, 제2 트렌치가 열산화막(222)으로 채워진다. 열산화막(222)은 제2 트렌치의 측벽 및 저면에서부터 성장하며, 양측벽에서 성장하는 산화막이 맞닿으면서 제2 트렌치가 열산화막(222)으로 채워진다. 이때, 제2 트렌치의 양측벽에서 성장하는 산화막이 맞닿은 후에도 계속 성장할 경우 기판에 스트레스가 가해질 수 있으므로, 산화막이 맞닿기 전에 열산화 공정을 중단할 수도 있다. 이 경우, 열산화막(222) 내부에는 심(seam; 미도시)이 형성된다. 심이 형성되더라도 제2 트렌치 내부에만 형성되므로, 후속 공정에는 영향을 주지 않는다.
한편, 제2 트렌치를 열산화막(222)을 채우기 위해 열산화 공정을 실시할 때 터널 절연막(202)의 가장자리가 산화되면서 버즈 빅이 발생되는 것을 방지하기 위해서는 스페이서(216)가 산화 방지막의 역할을 수행해야 한다. 이때, 스페이서(216)의 두께가 얇으면 산화 방지막의 역할을 충분히 수행하기 어려우므로, 도 1f에서 실시하는 스페이서(116)의 식각 공정은 생략하는 것이 바람직하다. 또한, 제2 트렌치가 열산화 공정에 의한 열산화막(222)으로 채워지면서 식각 손상도 함께 치유되므로, 도 1g에서 실시하는 산화 공정을 생략할 수도 있다.
도 2b를 참조하면, 제1 트렌치(214)가 채워지도록 절연막(224)을 형성하며, 소자 분리 영역에 형성되는 절연막(224)과 열산화막(222)이 소자 분리막이 된다. 절연막(224)은 SOG, HDP 산화막, O3-TEOS, PE-산화막 또는 이들의 혼합막으로 형성 할 수 있다. 절연막(224)을 형성한 후에는 절연막(224)의 막질을 향상시키기 위하여 어닐링 공정을 실시할 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
상술한 바와 같이, 본 발명은 반도체 기판의 소자 분리 영역에 상부 폭이 넓고 하부 폭이 좁은 트렌치를 형성한 후, 트렌치의 폭이 넓은 상부를 절연 물질로 채워 소자 분리막을 형성함으로써, 트렌치 내에 보이드(void)가 형성되더라도 기판의 높이보다 낮은 곳에 형성되어 후속 공정에 영향을 주지 않으며, 보이드가 형성된 부분에서는 기판에 가해지는 스트레스를 줄이고 기판으로 주입되는 이온의 이동도(mobility)를 향상시킬 수 있다.
또한, 보이드가 형성되어도 후속 공정에 영향을 주지 않으므로, SOG를 사용하지 않고 그 외에 HDP 산화물과 같은 절연물질로 소자 분리막을 형성할 수 있다. 이렇게, SOG와 같이 불순물이 많이 함유된 절연물질을 사용하지 않아도 되므로, 불순물에 의해 터널 절연막의 전기적 특성이 저하되는 것을 방지할 수 있어 문턱전압의 변화를 최소화하고 데이터 저장에 대한 신뢰성을 향상시킬 수 있다.

Claims (17)

  1. 반도체 기판의 소자 분리 영역에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서 사이의 상기 소자 분리 영역에 상기 제1 트렌치보다 폭이 좁고 더 깊은 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치의 측벽 및 저면에 제1 산화막을 형성하는 단계; 및
    상기 제1 트렌치를 절연막으로 채우는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 반도체 기판 상에 터널 절연막, 전자 저장막 및 소자 분리 마스크를 형성하는 단계;
    소자 분리 영역의 상기 소자 분리 마스크, 상기 전자 저장막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치, 상기 전자 저장막 및 상기 소자 분리 마스크의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서 사이의 상기 소자 분리 영역에 상기 제1 트렌치보다 폭이 좁고 더 깊은 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치의 측벽 및 저면에 제1 산화막을 형성하는 단계; 및
    상기 제2 트렌치에 보이드가 형성되도록 상기 제1 트렌치를 절연막으로 채우는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 산화막이 라디컬 산화 공정으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제1 트렌치 형성 후
    상기 제1 트렌치의 측벽 및 저면에 제2 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 4 항에 있어서,
    상기 제2 산화막을 라디컬 산화 공정으로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 제2 트렌치를 형성한 후,
    상기 스페이서 사이의 간격이 넓어지도록 상기 스페이서를 식각하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 제2 트렌치를 형성한 후,
    상기 스페이서를 제거하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  8. 반도체 기판의 소자 분리 영역에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 측벽 및 저면을 라디컬 산화 공정으로 산화시켜 제1 산화막을 형성하는 단계;
    상기 제1 트렌치의 측벽에 산화방지 스페이서를 형성하는 단계;
    상기 산화방지 스페이서 사이의 상기 소자 분리 영역에 상기 제1 트렌치보다 폭이 좁고 더 깊은 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치를 제2 산화막으로 채우는 단계; 및
    상기 제1 트렌치를 절연막으로 채우는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  9. 반도체 기판 상에 터널 절연막, 전자 저장막 및 소자 분리 마스크를 형성하는 단계;
    소자 분리 영역의 상기 소자 분리 마스크, 상기 전자 저장막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 측벽 및 저면을 라디컬 산화 공정으로 산화시켜 산화막을 형성하는 단계;
    상기 제1 트렌치, 상기 전자 저장막 및 상기 소자 분리 마스크의 측벽에 산화방지 스페이서를 형성하는 단계;
    상기 산화방지 스페이서 사이의 상기 소자 분리 영역에 상기 제1 트렌치보다 폭이 좁고 더 깊은 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치를 제2 산화막으로 채우는 단계; 및
    상기 제1 트렌치를 절연막으로 채우는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  10. 제 2 항 또는 제 9 항에 있어서,
    상기 전자 저장막이 실리콘 질화막으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  11. 제 2 항 또는 제 9 항에 있어서,
    상기 소자 분리 마스크가 버퍼 산화막, 질화막 및 하드 마스크의 적층 구조로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  12. 제 1 항, 제 2 항, 제 8 항 및 제 9 항 중 어느 한 항에 있어서,
    상기 제1 트렌치는 상기 제1 트렌치 및 상기 제2 트렌치를 합한 깊이의 1/6 내지 1/3 깊이로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  13. 제 8 항 또는 제 9 항에 있어서, 상기 제2 트렌치를 형성한 후,
    상기 산화방지 스페이서 사이의 간격이 넓어지도록 상기 산화방지 스페이서를 식각하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  14. 제 8 항 또는 제 9 항에 있어서, 상기 제2 트렌치를 형성한 후,
    상기 산화방지 스페이서를 제거하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  15. 제 8 항 또는 제 9 항에 있어서,
    상기 제2 산화막이 열산화 공정으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  16. 제 1 항, 제 2 항, 제 8 항 및 제 9 항 중 어느 한 항에 있어서,
    상기 절연막이 SOG, HDP 산화막, PE-산화막 또는 O3-TEOS로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  17. 제 1 항, 제 2 항, 제 8 항 및 제 9 항 중 어느 한 항에 있어서,
    상기 절연막이 상기 소자 분리 영역에만 잔류되도록 상기 절연막을 식각하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
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US11/617,690 US7736991B2 (en) 2006-10-31 2006-12-28 Method of forming isolation layer of semiconductor device
JP2007004493A JP2008118084A (ja) 2006-10-31 2007-01-12 半導体素子の素子分離膜形成方法
CNB2007100072601A CN100550341C (zh) 2006-10-31 2007-01-25 形成半导体器件的隔离层的方法
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100102982A (ko) * 2009-03-12 2010-09-27 삼성전자주식회사 반도체 장치
TW201036142A (en) * 2009-03-16 2010-10-01 Nanya Technology Corp Manufacturing method of supporting structure for stack capacitor in semiconductor device
JP5729745B2 (ja) 2009-09-15 2015-06-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20110126301A (ko) * 2010-05-17 2011-11-23 삼성전자주식회사 소자 분리막 형성 방법, 소자 분리막을 갖는 반도체 장치 및 그 제조 방법
CN102263052B (zh) * 2010-05-24 2015-06-17 无锡华润上华半导体有限公司 浅沟槽隔离形成方法
US8691661B2 (en) * 2010-10-28 2014-04-08 Texas Instruments Incorporated Trench with reduced silicon loss
US8450180B2 (en) * 2010-12-30 2013-05-28 Macronix International Co. Ltd. Methods of forming semiconductor trench and forming dual trenches, and structure for isolating devices
JP5668006B2 (ja) 2012-03-19 2015-02-12 株式会社東芝 半導体装置および半導体装置の製造方法
CN103579086A (zh) * 2012-07-25 2014-02-12 旺宏电子股份有限公司 半导体装置及形成半导体结构的方法
JP2014187199A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP6200818B2 (ja) 2014-01-21 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6266418B2 (ja) 2014-04-14 2018-01-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9984918B2 (en) 2015-12-31 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
JP2017011311A (ja) * 2016-10-13 2017-01-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2018078312A (ja) * 2017-12-20 2018-05-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10950602B2 (en) 2018-09-20 2021-03-16 Samsung Electronics Co., Ltd. Semiconductor devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980068057A (ko) * 1997-02-14 1998-10-15 김광호 트렌치 소자분리방법
US6207532B1 (en) 1999-09-30 2001-03-27 Taiwan Semiconductor Manufacturing Company STI process for improving isolation for deep sub-micron application
KR20050028618A (ko) * 2003-09-19 2005-03-23 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR20050069427A (ko) * 2003-12-31 2005-07-05 동부아남반도체 주식회사 소자 분리막 형성 방법
KR20050111416A (ko) * 2004-05-20 2005-11-25 주식회사 하이닉스반도체 플래쉬 메모리 소자의 소자 분리막 형성 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5694647A (en) * 1979-12-28 1981-07-31 Fujitsu Ltd Forming method for oxidized film
JPH05291395A (ja) * 1992-04-10 1993-11-05 Mitsubishi Electric Corp 半導体装置の製造方法
JPH06291178A (ja) * 1993-03-31 1994-10-18 Canon Inc 半導体装置の製造方法
KR100249025B1 (ko) * 1998-03-06 2000-03-15 김영환 반도체장치의 소자분리방법
US6214696B1 (en) 1998-04-22 2001-04-10 Texas Instruments - Acer Incorporated Method of fabricating deep-shallow trench isolation
KR100338766B1 (ko) * 1999-05-20 2002-05-30 윤종용 티(ｔ)형 소자분리막 형성방법을 이용한 엘리베이티드 샐리사이드 소오스/드레인 영역 형성방법 및 이를 이용한 반도체 소자
KR100366614B1 (ko) 1999-10-12 2003-01-06 삼성전자 주식회사 티형 트렌치 소자분리막 형성방법
JP2002208629A (ja) * 2000-11-09 2002-07-26 Toshiba Corp 半導体装置、及び、半導体装置の製造方法
KR100375235B1 (ko) * 2001-03-17 2003-03-08 삼성전자주식회사 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법
JP4295927B2 (ja) 2001-04-23 2009-07-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR20030012116A (ko) 2001-07-30 2003-02-12 주식회사 하이닉스반도체 반도체 소자의 트렌치 소자분리 방법
CN1229860C (zh) 2002-04-30 2005-11-30 中芯国际集成电路制造(上海)有限公司 中空沟槽隔离物及其制造方法
JP2003332416A (ja) * 2002-05-10 2003-11-21 Nec Electronics Corp 半導体集積回路及びその製造方法
JP3847217B2 (ja) * 2002-06-14 2006-11-22 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
KR100875067B1 (ko) 2002-12-14 2008-12-18 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
JP2004235313A (ja) * 2003-01-29 2004-08-19 Renesas Technology Corp 半導体装置
KR100979233B1 (ko) 2003-07-23 2010-08-31 매그나칩 반도체 유한회사 반도체 소자의 소자분리막 형성방법
KR100602085B1 (ko) 2003-12-31 2006-07-14 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조 방법
KR100532503B1 (ko) 2004-02-03 2005-11-30 삼성전자주식회사 쉘로우 트렌치 소자 분리막의 형성 방법
JP2005347367A (ja) * 2004-06-01 2005-12-15 Toyota Motor Corp 半導体装置とその製造方法
KR101026478B1 (ko) 2004-12-27 2011-04-01 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100632638B1 (ko) 2005-03-09 2006-10-12 주식회사 하이닉스반도체 플래쉬 메모리소자의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980068057A (ko) * 1997-02-14 1998-10-15 김광호 트렌치 소자분리방법
US6207532B1 (en) 1999-09-30 2001-03-27 Taiwan Semiconductor Manufacturing Company STI process for improving isolation for deep sub-micron application
KR20050028618A (ko) * 2003-09-19 2005-03-23 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR20050069427A (ko) * 2003-12-31 2005-07-05 동부아남반도체 주식회사 소자 분리막 형성 방법
KR20050111416A (ko) * 2004-05-20 2005-11-25 주식회사 하이닉스반도체 플래쉬 메모리 소자의 소자 분리막 형성 방법

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