KR100598334B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

Info

Publication number
KR100598334B1
KR100598334B1 KR1020040108651A KR20040108651A KR100598334B1 KR 100598334 B1 KR100598334 B1 KR 100598334B1 KR 1020040108651 A KR1020040108651 A KR 1020040108651A KR 20040108651 A KR20040108651 A KR 20040108651A KR 100598334 B1 KR100598334 B1 KR 100598334B1
Authority
KR
South Korea
Prior art keywords
trench
oxide film
forming
film
semiconductor substrate
Prior art date
Application number
KR1020040108651A
Other languages
English (en)
Other versions
KR20060070034A (ko
Inventor
동차덕
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040108651A priority Critical patent/KR100598334B1/ko
Publication of KR20060070034A publication Critical patent/KR20060070034A/ko
Application granted granted Critical
Publication of KR100598334B1 publication Critical patent/KR100598334B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판의 소자 분리 영역에 트렌치를 형성한 후 라디칼 산화 방식으로 트렌치의 내벽을 산화시킴으로써, 반도체 기판 상에 형성된 산화막의 스마일링 현상을 억제하면서 결정방향에 상관없이 트렌치 내벽을 균일하게 산화시키고, 트렌치의 상부 모서리를 둥글게 형성하여 후속 공정에서 형성될 게이트 산화막의 가장자리가 얇아지는 현상을 방지할 수 있다.
소자분리막, STI, 라디칼산화, wall oxidation

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming a isolation layer in semiconductor device}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 및 도 2b는 산화 방식의 차이에 따른 산화막의 두께를 비교하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 패드 산화막
103 : 패드 질화막 104 : 하드 마스크
105 : 트렌치 106 : 산화막
107 : 소자 분리막 108 : 게이트 산화막
109 : 폴리실리콘층
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 구조를 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
플래시 메모리 소자의 고집적화에 따라, 스택 구조의 게이트라인을 형성하는데 어려움이 있다. 0.07um 이하의 디자인 룰에서는 기존의 SA-STI(Self Align Shallow Trench Isolation) 공정으로 소자 분리막을 형성하기가 어렵기 때문에, 소지 분리막을 형성한 후 터널 산화막을 형성하는 일반적인(conventional) STI 방식이 다시 적용될 것으로 예측되고 있다.
STI 방식은 패드 산화막 및 패드 질화막 형성 단계, 트렌치 형성 단계, 패드 산화막 및 패드 질화막 제거 단계 및 터널 산화막 형성 단계로 진행된다. 즉, 소자 분리 영역에 트렌치 구조를 갖는 소자 분리막을 형성하고 활성 영역에 형성된 모든 막들을 제거한 후, 활성 영역에 터널 산화막을 형성한다. 이때, 트렌치형 소자 분리막과 맞닿는 활성 영역 가장자리에서 터널 산화막이 얇게 형성되는 현상이 발생되어, 터널링 특성이 열화되고 트랜지스터의 험프(Hump) 현상이 발생되는 것과 같이 소자의 전기적 특성이 저하된다. 이는, 트렌치를 형성하는 과정에서 트렌치의 상부 모서리에 식각 손상이 발생되어, 상부 모서리의 산화 정도가 약해지기 때문이다.
한편, 퍼니스에서 산화 공정 시 기판/패드산화막/패드질화막 적층 구조에서 산화막의 두께가 불균일하게 증가하기 때문에, 후속 공정으로 터널 산화막을 형성하기 전에 패드 산화막을 제거하는 공정에서 패드 산화막을 완벽하게 제거하기가 어려워진다. 이로 인해, 트렌치의 측벽 및 저면에 산화막 형성 시 산화막의 침투(penetration) 현상을 억제할 필요가 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 소자 분리막 형성 방법은
반도체 기판의 소자 분리 영역에 트렌치를 형성한 후 라디칼 산화 방식으로 트렌치의 내벽을 산화시킴으로써, 반도체 기판 상에 형성된 산화막의 스마일링 현상을 억제하면서 결정방향에 상관없이 트렌치 내벽을 균일하게 산화시키고, 트렌치의 상부 모서리를 둥글게 형성하여 후속 공정에서 형성될 게이트 산화막의 가장자리가 얇아지는 현상을 방지할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 소자 분리 영역에 트렌치가 형성된 반도체 기판이 제공되는 단계와, 트렌치의 내벽을 라디칼 산화 공정으로 산화시켜 결정 방향에 상관없이 균일한 두께의 산화막을 형성하는 단계, 및 트렌치에 소자 분리막을 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 소자 분리 영역이 개구부의 형태로 정의된 패드 산화막 및 패드 질화막의 적층 구조를 반도체 기판 상에 형성하는 단계와, 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계와, 트렌치의 내벽을 라디칼 산화 공정으로 산화시켜 결정 방향에 상관없이 균일한 두께의 산화막을 형성하는 단계와, 트렌치를 절연물질로 매립하여 소자 분리막을 형성하는 단계와, 패드 질화막 및 패드 산화막을 제거하는 단계, 및 반도체 기판 상에 게이트 산화막을 형성하는 단계를 포함한다.
상기에서, 라디칼 산화 공정은 O* 또는 OH*와 같은 산소 라디칼을 형성한 후 이를 이용하여 트렌치의 내벽을 산화시켜 산화막을 형성한다.
라디칼 산화 공정은 O3를 이용한 처리 혹은 UV 조사나, 전자 빔 조사, 마이크로 웨이브 자극, 플라즈마 등을 이용하여 산소 라디칼을 발생시키고, 이를 이용하여 트렌치의 내벽을 산화시킨다.
이러한 라디칼 산화 공정은 600℃ 내지 1000℃의 온도에서 실시되며, 산화막을 80Å 내지 120Å의 두께로 형성한다.
한편, 소자 분리막을 형성하기 전에, 패드 질화막 상부의 산화막을 제거하여 종횡비를 증가시키는 단계를 더 포함할 수 있다.
패드 산화막 제거 시 트렌치의 상부 모서리에 산화막을 잔류시켜 트렌치의 상부 모서리에서 터널 산화막이 얇게 형성되는 것을 방지한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 통상의 공정을 통해 웰(도시되지 않음)이 형성된 반도체 기판(101) 상에 패드 산화막(102), 패드 질화막(103) 및 하드 마스크(104)를 순차적으로 형성한다.
상기에서, 패드 산화막(102)은 웰을 형성하기 전에 반도체 기판(101)에 이온주입 손상이 발생되는 것을 방지하기 위하여 통상적으로 형성되는 스크린 산화막으로 대신할 수 있다. 이렇게, 스크린 산화막으로 패드 산화막(102)을 대신할 경우, 웰 이온주입/포토레지스트 제거/세정 공정 등에서 소실되는 두께를 감안하여 적절한 두께로 스크린 산화막을 형성하며, 예로써 50Å 내지 80Å의 두께로 형성할 수 있다.
한편, 하드 마스크(104)는 SiON이나 SiO2로 형성할 수 있다.
도 1b를 참조하면, 소자 분리 마스크를 이용한 식각 공정으로 하드 마스크(도 1a의 104), 패드 질화막(103) 및 패드 산화막(102)을 순차적으로 식각한다. 이로써, 반도체 기판(101)의 소자 분리 영역이 노출된다. 이이서, 반도체 기판(101)의 소자 분리 영역을 소정의 깊이로 식각하여 트렌치(105)를 형성한다.
식각 공정 후, 반도체 기판(101) 표면에 잔류하는 자연 산화막이나 식각 찌꺼기를 제거하기 위하여, 순수(DI water)에 희석시킨 HF 용액을 사용하여 세정 공정을 실시한다.
한편, 트렌치(105)를 형성하는 과정에서 진행된 식각 공정에 의해 하드 마스크(도 1a의 104)도 식각되어 제거된다.
도 1c를 참조하면, 트렌치(105) 형성 시 발생된 식각 손상을 완화하고 트렌치(105)에 형성될 절연 물질과의 계면 특성을 향상시키기 위하여, 산화 공정을 실시하여 트렌치(105)의 측벽 및 저면에 산화막(106)을 형성한다. 이때, 종래에는 산화 공정을 퍼니스에서 실시하였으나, 본 발명에서는 산화 공정을 라디칼 산화 방식으로 진행한다.
산화 공정을 퍼니스에서 습식 또는 건식 산화 방식으로 진행할 경우, 도 2a에서와 같이, 결정 방향에 따라 산화막의 두께가 달라진다. 특히, 손상(예를 들면, 식각 손상)을 받은 영역에서는 산화 속도가 매우 낮아져 산화막의 두께가 더욱 더 불균일해진다. 또한, 반도체 기판(101)의 상부보다 트렌치(105)의 측벽에 형성되는 산화막(106)의 두께가 더욱 두껍기 때문에, 트렌치(105)의 종횡비가 높아져 절연 물질의 매립 특성이 저하된다.
이에 반해, 라디칼 산화 방식으로 산화 공정을 진행하면, 도 2b에서와 같이, 라디칼의 반응성이 좋아서 결정 방향에 상관없이 모든 면에서 산화막(106)이 균일한 두께로 형성된다. 특히, 손상을 입은 영역에서도 산화막(106)이 균일하게 형성된다. 또한, 라디칼 산화 방식은 노출된 영역에서 산화 반응이 활발하게 이루어지기 때문에, 반도체 기판(101)/패드 산화막(102)/패드 질화막(103)의 적층 구조에서는 라디칼이 적층 구조 내부로 침투하지 못하여 패드 산화막(102)의 두께가 증가하지도 않는다. 즉, 패드 산화막(102)의 침투(penetration) 현상을 억제할 수 있으며, 패드 산화막(102)의 가장자리에 스마일링 현상이 발생되는 것을 방지할 수 있다.
이러한 라디칼 산화 공정은 O3를 이용한 처리(treatment) 혹은 UV 조사나, 전자 빔 조사(electron beam irradiation), 마이크로 웨이브 자극(micro wave stimulation), 플라즈마 등을 이용하여 O* 또는 OH*와 같은 산소 라디칼(Oxygen radical)을 형성한 후 이를 이용하여 산화막을 형성한다. 이때, 라디칼 산화 공정은 600℃ 내지 1000℃의 온도에서 실시하며, 산화막(106)을 80Å 내지 120Å의 두께로 형성한다.
이렇게, 라디칼 산화 방식으로 산화 공정을 실시하면, 모든 면에서 균일하게 산화가 이루어지지만, 모서리 부분에서는 상부와 측벽에서 산화가 이루어지기 때문에 상대적으로 과도한 산화가 이루어진다.
여기서, 라디칼 산화 공정의 또 다른 특징으로는 Si 소오스가 포함된 모든 박막들을 산화시키지만, Si 소오스의 양에 따라 산화 정도가 달라지기 때문에 패드 질화막(103)보다 반도체 기판(101)이 보다 더 많이 산화가 된다는 것이다. 이로 인해, 패드 산화막(102)의 가장자리 부분에서 패드 질화막(103)의 하부 모서리보다 트렌치(105)의 상부 모서리가 보다 더 많이 산화된다. 따라서, 패드 산화막(102)의 가장자리가 하부쪽으로 더 많이 두꺼워져, 스마일링 현상을 최소화하면서 트렌치(105)의 뾰족한 모서리를 둥글게 형성할 수 있다.
도 1d를 참조하면, 트렌치(105)를 포함한 전체 구조 상에 절연층을 형성한 후 패드 질화막(103)이 노출될 때까지 화학적 기계적 연마 공정을 실시하여 절연층을 트렌치(105)에만 잔류시킨다. 이로써, 소자 분리막(107)이 형성된다. 여기서, 화학적 기계적 연마 공정을 과도하게 실시하여 소자 분리막(107)이 반도체 기판(101)보다 높게 돌출되는 높이를 조절할 수도 있다.
화학적 기계적 연마 공정을 실시한 후에는, 세정 공정을 실시한다. 세정 공정을 통해 소자 분리막(107)의 상부 모서리에 완만한 경사면이 형성된다.
한편, 트렌치(105)를 절연층으로 매립하는 과정에서 트렌치(105)의 높은 종횡비로 인하여 절연층의 매립 특성이 저하될 수 있다. 따라서, 트렌치(105)의 종횡비를 보다 더 낮추기 위하여, 트렌치(105)를 절연층으로 매립하기 전에 HF 용액을 사용하는 세정 공정으로 패드 질화막(103) 상부의 산화막(106)을 제거할 수도 있 다.
도 1e를 참조하면, 패드 질화막(도 1d의 103)을 제거한다. 패드 질화막(도 1d의 103)은 H3PO4를 사용하여 제거할 수 있다.
도 1f를 참조하면, 패드 산화막(도 1e의 102)을 제거하기 위하여 순수(DI water)에 희석된 HF 용액이나 BOE 용액을 사용하여 세정 공정을 실시한다. 세정 공정에 의해 소자 분리막(106)의 돌출부도 일부 식각되면서 단차가 일부 완화된다. 한편, 패드 산화막(도 1e의 102)이 제거되면서 반도체 기판(101)의 활성 영역이 노출된다. 활성 영역 상에는 게이트 산화막(108)을 형성한다.
상기에서, 세정 공정은 패드 산화막(도 1e의 102)의 가운데 부분의 두께를 기준으로 이 가운데 부분의 패드 산화막(102)이 제거될 정도로만 실시한다. 그러면, 활성 영역 가장자리에는 라디칼 산화 공정에 의해 형성된 산화막(106)이 잔류되게 되며, 이 상태에서 게이트 산화막(108)이 형성되기 때문에 게이트 산화막(108)의 가장자리가 얇아지는 현상을 방지할 수 있다.
이후, 게이트 산화막(108)의 포함한 전체 구조 상에 폴리실리콘층(109)을 형성한다. 여기서, 게이트 산화막(108)은 플래시 메모리 셀의 터널 산화막이 될 수 있으며, 트랜지스터의 게이트 산화막이 될 수도 있다. 한편, 폴리실리콘층(109)은 플래시 메모리 셀의 플로팅 게이트가 될 수 있으며, 트랜지스터의 게이트가 될 수도 있다.
상술한 바와 같이, 본 발명은 반도체 기판의 소자 분리 영역에 트렌치를 형성한 후 라디칼 산화 방식으로 트렌치의 내벽을 산화시킴으로써, 반도체 기판 상에 형성된 산화막의 스마일링 현상을 억제하면서 결정방향에 상관없이 트렌치 내벽을 균일하게 산화시키고 트렌치의 상부 모서리를 둥글게 형성할 수 있다.
또한, 활성 영역 가장자리에는 라디칼 산화 공정에 의해 형성된 산화막이 잔류된 상태에서 게이트 산화막을 형성하기 때문에, 게이트 산화막의 가장자리가 얇아지는 씨닝(thinning) 현상을 방지할 수 있다.

Claims (8)

  1. 소자 분리 영역에 트렌치가 형성된 반도체 기판이 제공되는 단계;
    상기 트렌치의 내벽을 라디칼 산화 공정으로 산화시켜 결정 방향에 상관없이 균일한 두께의 산화막을 형성하는 단계;
    상기 트렌치에 소자 분리막을 형성하는 단계; 및
    상기 반도체 기판 상에 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 패드 산화막과 패드 질화막이 적층 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계;
    상기 트렌치의 내벽을 라디칼 산화 공정으로 산화시켜 결정 방향에 상관없이 균일한 두께의 산화막을 형성하는 단계;
    상기 트렌치를 절연물질로 매립하여 소자 분리막을 형성하는 단계;
    상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계; 및
    상기 반도체 기판 상에 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 라디칼 산화 공정은 산소 라디칼을 형성한 후 상기 산소 라디칼을 이용하여 상기 트렌치의 내벽을 산화시켜 상기 산화막을 형성하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 라디칼 산화 공정은 600℃ 내지 1000℃의 온도에서 실시되는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 라디칼 산화 공정은 상기 산화막을 80Å 내지 120Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 라디칼 산화 공정은 O3를 이용한 처리 혹은 UV 조사나, 전자 빔 조사, 마이크로 웨이브 자극, 플라즈마 등을 이용하여 산소 라디칼을 발생시키고, 상기 산소 라디칼을 이용하여 상기 트렌치의 내벽을 산화시키는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 2 항에 있어서, 상기 소자 분리막을 형성하기 전에,
    상기 패드 질화막 상부의 상기 산화막을 제거하여 종횡비를 증가시키는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  8. 제 2 항에 있어서,
    상기 패드 산화막 제거 시 상기 트렌치의 상부 모서리에 상기 산화막을 잔류시켜 상기 트렌치의 상부 모서리에서 상기 터널 산화막이 얇게 형성되는 것을 방지하는 반도체 소자의 소자 분리막 형성 방법.
KR1020040108651A 2004-12-20 2004-12-20 반도체 소자의 소자 분리막 형성 방법 KR100598334B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040108651A KR100598334B1 (ko) 2004-12-20 2004-12-20 반도체 소자의 소자 분리막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040108651A KR100598334B1 (ko) 2004-12-20 2004-12-20 반도체 소자의 소자 분리막 형성 방법

Publications (2)

Publication Number Publication Date
KR20060070034A KR20060070034A (ko) 2006-06-23
KR100598334B1 true KR100598334B1 (ko) 2006-07-06

Family

ID=37163858

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040108651A KR100598334B1 (ko) 2004-12-20 2004-12-20 반도체 소자의 소자 분리막 형성 방법

Country Status (1)

Country Link
KR (1) KR100598334B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100801739B1 (ko) * 2006-06-28 2008-02-11 주식회사 하이닉스반도체 반도체 소자의 트렌치 소자분리막 형성방법
KR101038615B1 (ko) * 2007-12-27 2011-06-03 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287988B1 (en) * 1997-03-18 2001-09-11 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method, semiconductor device manufacturing apparatus and semiconductor device
US6551947B1 (en) 2002-06-04 2003-04-22 Sharp Laboratories Of America, Inc. Method of forming a high quality gate oxide at low temperatures
US6667197B1 (en) 2002-12-06 2003-12-23 International Business Machines Corporation Method for differential oxidation rate reduction for n-type and p-type materials
KR20040104833A (ko) * 2003-06-04 2004-12-13 삼성전자주식회사 산화막 형성 방법 및 이를 이용하여 리세스된 게이트를갖는 트랜지스터를 제조하는 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287988B1 (en) * 1997-03-18 2001-09-11 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method, semiconductor device manufacturing apparatus and semiconductor device
US6551947B1 (en) 2002-06-04 2003-04-22 Sharp Laboratories Of America, Inc. Method of forming a high quality gate oxide at low temperatures
US6667197B1 (en) 2002-12-06 2003-12-23 International Business Machines Corporation Method for differential oxidation rate reduction for n-type and p-type materials
KR20040104833A (ko) * 2003-06-04 2004-12-13 삼성전자주식회사 산화막 형성 방법 및 이를 이용하여 리세스된 게이트를갖는 트랜지스터를 제조하는 방법

Also Published As

Publication number Publication date
KR20060070034A (ko) 2006-06-23

Similar Documents

Publication Publication Date Title
KR100810409B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20100013980A (ko) 반도체 소자의 소자 분리막 형성 방법
US20070232019A1 (en) Method for forming isolation structure in nonvolatile memory device
TW200411815A (en) Method of forming an isolation layer in a semiconductor devices
KR20060006331A (ko) 플래시 메모리 소자의 플로팅 게이트 형성 방법
KR100598334B1 (ko) 반도체 소자의 소자 분리막 형성 방법
US20060141717A1 (en) Method of forming isolation film in semiconductor device
KR20050006511A (ko) 반도체소자의 소자분리막 형성방법
KR100427538B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100430681B1 (ko) 반도체소자의 소자분리막 형성방법
KR100588643B1 (ko) 셀로우 트렌치 소자 분리막 제조 방법
KR100671601B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100419754B1 (ko) 반도체소자의 소자분리막 형성방법
KR100500943B1 (ko) 선택적 실리콘 리세스로 모우트를 방지한 반도체 소자의제조방법
KR100870303B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR100967203B1 (ko) 반도체 소자의 소자 분리막 제조방법
KR100854905B1 (ko) 플래시 메모리 소자의 제조 방법
KR20000039029A (ko) 이중 라이너를 구비한 트렌치 격리 형성 방법
KR20060134610A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20060066874A (ko) 플래쉬 메모리 소자의 제조방법
KR20080004302A (ko) 플래시 메모리 소자의 제조방법
KR19990066178A (ko) 반도체장치의 소자격리방법
KR20060006334A (ko) 플래시 메모리 소자의 플로팅 게이트 형성 방법
KR20060073050A (ko) 플래시 메모리 소자의 제조 방법
KR20050002251A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee