KR19990066178A - 반도체장치의 소자격리방법 - Google Patents
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Abstract
본 발명은 트랜치 형성공정 중 필드산화막의 외주연에 형성되어 반도체장치의 신뢰성을 저하시키는 홈생성을 미연에 방지하는 반도체의 소자격리방법에 관한 것으로 종래의 반도체 소자격리방법은 제 1 버퍼산화막을 제거할 때 필드산화막은 트렌치의 측면을 따라 하부로도 식각되므로 트렌치와 필드산화막 사이에 소정깊이의 홈이 형성되어 게이트산화막이 이 홈 부분에서 얇게 형성되므로 항복전압이 저하되는 동시에 다결정실리콘을 증착하고 패터닝하여 게이트를 형성할 때 다결정실리콘이 완전히 제거되지 않고 홈 내에 잔류하게 되어 전계가 증가하고 이에따라 누설전류가 증가되는 문제점이 있었던바 본 발명은 제 1 버퍼산화막을 제거할 때 트렌치 상부 측면에 측벽을 형성하여 트렌치와 필드산화막 사이에 홈이 형성되는 것을 방지하여 상기 필드산화막상에 형성되는 게이트 산화막의 두께가 전체적으로 균일하게 형성되어 항복전압의 발생을 미연에 차단하는 동시에 균일한 전계에 의한 누설전류도 방지되므로써 반도체소자의 신뢰성을 향상시키는 잇점이 있는 반도체장치의 소자격리방법이다.
Description
본 발명은 반도체장치의 소자격리방법에 관한 것으로 더욱 상세하게는 트랜치 형성공정 중 필드산화막의 외주연에 형성되어 반도체장치의 신뢰성을 저하시키는 홈생성을 미연에 방지하는 반도체장치의 소자격리방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반적으로 보다 나은 소자간을 격리할 수 있도록 개선된 BOX(buried oxide)형 낮은 트렌치소자격리(shallow trench isolation : 이하 STI라 칭함) 기술이 개발되었다.
이러한 상기 BOX형 소자격리기술은 반도체기판상에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 메립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 트렌치를 이용한 소자격리방법을 도시하는 공정도이다.
도 1a를 참조하면, 반도체기판(1) 상에 열산화 방법으로 제 1 버퍼산화막(3)을 형성한다. 그리고, 제 1 버퍼산화막(3) 상에 CVD 방법으로 질화실리콘을 증착하여 하드마스크층(5)을 형성한다. 그리고, 상기 하드마스크층(5)상에 포토레지스트(미도시)를 도포한 후 노광 및 현상하여 소정 부분을 노출시킨다.
그 다음, 잔류하는 포토레지스트(미도시)를 마스크로 사용하여 반도체기판(1)의 소정 부분이 노출되도록 하드마스크층(5), 제 1 버퍼산화막(3)을 순차적으로 패터닝하여 소자격리영역과 활성영역을 한정한다. 그리고, 포토레지스트(미도시)를 제거한다.
도 1b를 참조하면, 하드마스크층(5)을 마스크로 사용하여 반도체기판(1)의 노출된 소자격리영역을 소정 깊이로 건식식각하여 트렌치(7)를 형성한다.
트렌치(7)의 표면을 열산화하여 제 2 버퍼산화막(9)을 형성하므로써 건식식각에 의해 트렌치(7)를 형성할 때 발생된 표면의 손상을 제거한다.
도 1c를 참조하면, 하드마스크층(5)과 트렌치(7)의 표면에 트렌치(7)를 채우도록 산화실리콘을 CVD 방법으로 증착하고 하드마스크층(5)이 노출되도록 화학-기계연마(Chemical-Mechanical Polishing) 등의 방법으로 에치백하여 트렌치(7) 내에 필드산화막(11)를 형성한다.
도 1d를 참조하면, 상기 필드산화막(11)의 외주연에 형성된 하드마스크층(5)과 제 1 버퍼산화막(3)을 습식식각하여 제거한다.
이 후에, 반도체기판(1)의 활성영역 상에 게이트산화막을 형성한 후 반도체기판(1)의 활성영역 및 게이트산화막 상에 다결정실리콘을 증착하고 패터닝하여 게이트를 형성한다.
그러나, 상술한 종래의 반도체 소자격리방법은 제 1 버퍼산화막을 제거할 때 필드산화막은 트렌치의 측면을 따라 하부로도 식각되므로 트렌치와 필드산화막 사이에 소정깊이의 홈이 형성되는 데, 이 후에 형성되는 게이트산화막이 이 홈 부분에서 얇게 형성되므로 항복전압이 저하되는 문제점이 있다.
또한, 다결정실리콘을 증착하고 패터닝하여 게이트를 형성할 때 다결정실리콘이 완전히 제거되지 않고 홈 내에 잔류하게 되어 전계가 증가하고 이에따라 누설전류가 증가되는 문제점이 있다.
본 발명의 목적은 트랜치와 필드산화막 사이에 홈이 형성되는 것을 방지할 수 있는 반도체장치의 소자격리방법을 제공하는 데 있다.
따라서, 본 발명은 상기의 목적을 달성하고자, 반도체기판상에 하드마스크층을 형성하고 상기 반도체기판이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 공정과, 상기 반도체기판의 상기 활성영역의 소정 부분을 포함하는 소자격리영역에 산화촉진층을 형성하는 공정과, 상기 하드마스크층을 마스크로 사용하여 상기 반도체기판의 노출된 상기 소자격리영역을 상기 활성영역에 상기 산화촉진층이 잔류하도록 소정 깊이로 식각하여 트렌치를 형성하는 공정과, 상기 트렌치의 표면에 산화촉진층에 의해 상부의 모서리 부분이 나머지 부분 보다 두꺼운 버퍼산화막을 형성하는 공정과, 상기 트렌치를 채우도록 필드산화막를 형성하고 상기 하드마스크층을 선택적으로 식각하여 제거하는 공정과, 상기 필드산화막의 측면에 상기 필드산화막과 식각 선택비가 다른 물질로 측벽을 형성하는 공정과, 상기 측벽을 마스크로 사용하여 상기 필드산화막를 반도체기판 높이까지 에치 백하면서 상기 버퍼산화막을 제거하고 상기 측벽을 식각하여 제거하는 공정을 구비하는 것을 특징으로 한다.
도 1a 내지 도 1d는 종래의 소자격리과정을 도시한 공정도이고,
도 2a 내지 도 2f는 본 발명의 소자격리과정을 도시한 공정도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 21 : 반도체 기판, 3, 23 : 제 1 버퍼산화막,
5 ,25 : 하드마스크층, 7 ,29 : 트렌치,
9, 31 : 제 2 버퍼산화막, 11, 33 : 필드산화막,
27 : 불소 이온, 35 : 측벽.
이하, 첨부된 도면을 참조하여 본 발명을 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 소자격리과정을 도시한 공정도이다.
도 2a를 참조하면, 반도체기판(21)상에 열산화 방법에 의해 제 1 버퍼산화막(23)을 형성하고, 이 제 1 버퍼산화막(23) 상에 CVD 방법에 의해 질화실리콘을 증착하여 하드마스크층(25)을 형성한다.
상기 하드마스크층(25) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상한 후 상기 포토레지스트(미도시)를 마스크로 사용하여 염소(Cl)를 포함하는 식각 가스를 사용하여 하드마스크층(25) 및 제 1 버퍼산화막(23)을 반도체기판(21)의 소정 부분이 노출되도록 이방성 식각방법으로 패터닝하여 활성영역과 소자격리영역을 한정한다. 그리고, 포토레지스트(미도시)를 제거한다.
하드마스크층(25)을 마스크로 사용하여 반도체기판(21)의 노출된 부분에 불소 이온(F+)을 30∼45°정도의 경사각으로 주입하여 산화촉진층(27)을 형성한다. 상기에서, 산화촉진층(27)은 불소 이온을 30∼45°정도의 경사각으로 주입하여 형성되므로 하드마스크층(25)과 소정 부분 중첩되게 활성영역에도 형성된다.
도 2b를 참조하면, 하드마스크층(25)을 마스크로 사용하여 반도체기판(21)의 노출된 부분을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 이방성 식각하여 소정 깊이의 트렌치(29)를 형성한다. 이때, 산화촉진층(27)은 소자격리영역 내에 형성된 부분은 제거되지만 트렌치(29) 외측 상부의 활성영역 내에 형성된 부분은 잔류하게 된다.
도 2c를 참조하면, 상기 트렌치(29)의 표면을 열산화하여 제 2 버퍼산화막(31)을 형성하므로서 식각시의 표면 손상을 제거한다. 이때, 산화촉진층(27)에서는 주입된 불소 이온에 의해 산화 속도가 증가된다. 그러므로, 제 2 버퍼산화막(31)은 트렌치(29)의 상부 모서리 부분에서 다른 부분 보다 두껍게 형성된다.
도 2d를 참조하면, 트렌치(29)를 채우도록 산화실리콘을 CVD 방법으로 증착한 후 하드마스크층(25)이 노출되도록 CMP 방법으로 에치백하여 필드산화막(33)를 형성한다.
그리고, 하드마스크층(25)을 습식 방법으로 선택적으로 식각하여 제거한다.
도 2e를 참조하면, 상기 제 2 버퍼산화막(31) 및 필드산화막(33) 상에 산화실리콘과 식각 선택비가 다른 질화실리콘 또는 다결정실리콘을 CVD 방법으로 증착한다. 그리고, 제 2 버퍼산화막(31) 및 필드산화막(33)이 노출되도록 RIE 방법으로 에치백하여 필드산화막(33)의 측면에 측벽(35)을 형성한다.
도 2f를 참조하면, 측벽(35)을 마스크로 사용하여 필드산화막(33)을 반도체기판(21) 표면 높이까지 이방성 식각하여 트렌치(29) 내부에만 잔류되도록 한다. 이 때, 반도체기판(21)의 활성영역 상에 형성된 제 1 버퍼산화막(23)도 제거되어 반도체기판(21)을 노출시킨다. 그리고, 측벽(35)을 습식 식각하여 선택적으로 제거한다. 이 때, 필드산화막(33)은 식각되지 않아 외주연이 반도체기판(21)의 표면 이하로 식각되지 않으므로 홈이 형성되지 않는다.
이 후에, 반도체기판(21)의 활성영역 상에 게이트산화막을 형성한 후 반도체기판(21)의 활성영역 및 게이트산화막 상에 다결정실리콘을 증착하고 패터닝하여 게이트를 형성한다.
상기에서 상술된 바와 같이, 본 발명은 제 1 버퍼산화막을 제거할 때 트렌치 상부 측면에 측벽을 형성하여 트렌치와 필드산화막 사이에 홈이 형성되는 것을 방지하여 상기 필드산화막상에 형성되는 게이트 산화막의 두께가 전체적으로 균일하게 형성되어 항복전압의 발생을 미연에 차단하는 동시에 균일한 전계에 의한 누설전류도 방지되므로써 반도체소자의 신뢰성을 향상시키는 잇점이 있다.
Claims (3)
- 반도체기판상에 하드마스크층을 형성하고 상기 반도체기판이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 공정과;상기 반도체기판의 상기 활성영역의 소정 부분을 포함하는 소자격리영역에 산화촉진층을 형성하는 공정과;상기 하드마스크층을 마스크로 사용하여 상기 반도체기판의 노출된 상기 소자격리영역을 상기 활성영역에 상기 산화촉진층이 잔류하도록 소정 깊이로 식각하여 트렌치를 형성하는 공정과;상기 트렌치의 표면에 산화촉진층에 의해 상부의 모서리 부분이 나머지 부분 보다 두꺼운 버퍼산화막을 형성하는 공정과;상기 트렌치를 채우도록 필드산화막를 형성하고 상기 하드마스크층을 선택적으로 식각하여 제거하는 공정과;상기 필드산화막의 측면에 상기 필드산화막과 식각 선택비가 다른 물질로 측벽을 형성하는 공정과;상기 측벽을 마스크로 사용하여 상기 필드산화막를 반도체기판 높이까지 에치 백하면서 상기 버퍼산화막을 제거하고 상기 측벽을 식각하여 제거하는 공정을 구비하는 반도체장치의 소자격리방법.
- 청구항 1 에 있어서 상기 산화촉진층을 불소 이온을 30∼45°정도의 경사각으로 주입하여 형성하는 반도체장치의 소자격리방법.
- 청구항 1에 있어서 상기 측벽을 질화실리콘 또는 다결정실리콘으로 형성하는 반도체장치의 소자격리방법.
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| KR100498591B1 (ko) * | 1998-12-24 | 2005-09-30 | 주식회사 하이닉스반도체 | 고집적 반도체소자의 트렌치 소자분리방법 |
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1998
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| KR100498591B1 (ko) * | 1998-12-24 | 2005-09-30 | 주식회사 하이닉스반도체 | 고집적 반도체소자의 트렌치 소자분리방법 |
| KR100355875B1 (ko) * | 1999-12-31 | 2002-10-12 | 아남반도체 주식회사 | 반도체 소자 분리 방법 |
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| KR100249023B1 (ko) | 2000-03-15 |
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