KR0144244B1 - 반도체장치의 소자격리구조 및 소자격리방법 - Google Patents

반도체장치의 소자격리구조 및 소자격리방법

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KR0144244B1
KR0144244B1 KR1019940015914A KR19940015914A KR0144244B1 KR 0144244 B1 KR0144244 B1 KR 0144244B1 KR 1019940015914 A KR1019940015914 A KR 1019940015914A KR 19940015914 A KR19940015914 A KR 19940015914A KR 0144244 B1 KR0144244 B1 KR 0144244B1
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Abstract

본 발명은 반도체 장치의 소자격리구조 및 소자격리방법에 관한 것으로, 지오메트리컬 코너효과를 최대로 활용하면서 트렌치를 사용할때 야기되는 기판 손상을 방지할 수 있도록 한 것이다.
본 발명은 소자영역과 소자분리영역으로 이루어진 반도체 장치에 있어서, 상기 소자분리영역이 반도체 기판상에 형성된 필드산화막과, 상기 필드산화막 하부영역의 반도체 기판내에 반도체 기판의 깊이 방향으로 연장되어 형성된 채널스톱영역으로 구성된것을 특징으로 하는 반도체 장치의 소자격리구조을 제공하며, 이를 제조하기 위한 방법으로서 반도체 기판의 소자격리영역에 적어도 2회 이상의 이온주입 공정을 행하여 반도체 기판내에 복수개의 채널스톱영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자격리방법을 제공한다.

Description

반도체 장치의 소자격리구조 및 소자격리방법
제1도는 종래 기술에 의한 반도체 장치의 소자격리방법을 도시한 공정 순서도
제2도는 종래 기술에 의한 반도체 장치의 소자격리방법을 도시한 공정 순서도
제3도는 본 발명의 제1실시예에 의한 반도체 장치의 소자격리방법을 도시한 공정 순서도
제4도는 본 발명의 제2실시예에 의한 반도체 장치의 소자격리방법을 도시한 공정 순서도
제5도는 본 발명의 제3실시예에 의한 반도체 장치의 소자격리방법을 도시한 공정 순서도
제6도는 본 발명의 제4실시예에 의한 반도체 장치의 소자격리방법을 도시한 공정 순서도
제7도는 본 발명의 제5실시예에 의한 반도체 장치의 소자격리방법을 도시한 공정 순서도
제8도는 본 발명의 제6실시예에 의한 반도체 장치의 소자격리방법을 도시한 공정 순서도
제9도는 본 발명의 제6실시예에 또 다른 예에 의한 반도체 장치의 소자격리방법을 도시한 도면
*도면의 주요부분에 대한 부호의 설명
1:반도체기판 2:패드산화막
3:절화막 4:산화막
6:도전층 7:절연막
8:채널스톱영역 9:감광막
본 발명은 반도체 장치의 소자격리구조 및 소자격리방법에 관한 것으로, 특히 고집적화에 적당하도록 채널 스토퍼(Channel stopper) 구조를 개선한 것이다.
반도체 장치의 고집적화 추세에 대응한 소자의 축소에 따라 기존의 LOCOS(Local Oxidation od Silicon) 공정을 개선한 각종의 개선된 LOCOS 기술과 트렌치 격리 기술등이 발표되어 왔다.
최소 선폭을 0.5μm 이하로 가공하는데 유리한 트렌치 격리 기술은 트렌치 내벽에서의 누설전류와 채널 스톱 도핑(channel stop doping)을 균일하게 실시하기 어려운 문제점, 실리콘의 트렌치 식각과 트렌치내에 산화막을 매몰하는 공정에 있어서 격리 패턴크기에 의존하는 마이크로로딩 효과(microloading effect)등의 문제점을 가지고 있다.
제1도는 미국특허 5,004,703에 나타난 기술로서 제1도 (a)와 같이 트렌치 식각의 마스크층으로서 절연막(4)을 형성하고 개구부(opening)를 만든 다음 측벽스페이서(3)를 이용하여 개구부내에 산화막 렌즈를 형성하고 제1도 (b)와 같이 상기 측벽스페이스를 제거한 다음 제1도 (c)와 같이 트렌치(5)를 형성함으로써 복수개의 트렌치를 제작하는 방법이다.
한편, 제2도는 미국특허 5,229,315에 나타난 기술로서, 상기의 복수개의 트렌치를 형성하는 방법을 개선하여 소자격리구조에 응용한 것으로, 제2도 (a)와 같이 실리콘기판(1)의 격리 영역내에 선택적으로 마스크층(6)을 부가적으로 적용하여 실리콘기판에 깊고 좁은 홈(groove)(5)을 형성하고 제2도 (b)와 같이 산화막(4)을 전면에 형성하고 이를 에치백하여 제2도 (c)와 같이 실린더 형태의 소자격리영역(7)을 형성하여 열처리 공정을 단순화시키고 트렌치내의 산화막 매몰시의 마이크로로딩 효과를 방지하는 방법이다. 이러한 구조를 채택하는 경우 소자격리 특성에 영향을 주는 지오메트리컬 코너효과(Geometrical corner effect)를 증가시킬 수 있으므로 전기적 절연 특성이 개선된다. 그러나 이 경우에 있어서도 트렌치 내면의 누설전류와 불균일한 채널 스톱 도핑의 문제점을 내포하고 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 종래의 실린더 구조를 갖는 소자격리기술과 같은 지오메트리컬 코너효과를 최대로 활용하면서 트렌치를 사용할 때 야기되는 기판 손상을 방지할 수 있는 반도체 장치의 소자격리구조 및 소자격리방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 소자격리구조는 소자영역과 소자분리영역으로 이루어진 반도체 장치에 있어서, 상기 소자분리영역이 반도체 기판상에 형성된 필드산화막과, 상기 필드산화막 하부영역의 반도체 기판내에 반도체 기판의 깊이 방향으로 연장되어 형성된 채널스톱영역으로 구성된다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 소자격리방법은 반도체 기판의 소자격리영역에 적어도 2회 이상의 이온주입 공정을 행하여 반도체 기판내에 복수개의 채널스톱영역을 형성하는 공정을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 종래의 실린더 구조를 갖는 소자격리기술과 같은 지오메트리컬 코너효과를 최대로 활용하면서 트렌치를 사용할 때 야기되는 기판 손상을 방지할 수 있도록 소자격리영역의 채널스톱영역을 실질적으로 연장된 형태로 제작한 것이다.
제3도을 참조하여 본 발명의 제1실시예를 설명하면 다음과 같다.
먼저, 제3도 (a)와 같이 실리콘기판(1)상에 산화방지마스크층으로서, 패드산화막(2)과 질화막(3)을 차례로 형성한 후, 이를 소정 패턴으로 패터닝하여 소자격리영역을 노출시킨 다음 가속에너지 또는 가속전압을 다르게 하여 적어도 2회 이상의 다중(multiple) 이온주입 공정을 행하여 기판내에 복수개의 채널스톱 이온주입층(8)을 형성한 후, 제3도 (b)와 같이 산화 공정을 행하여 필드산화막(4)을 형성한다.
이와 같이 여러번의 이온주입 공정을 행하여 필드산화막 하부로의 측면확산(La-teral diffusion)을 최소로 하면서 복수개의 채널스톱 이온주입층이 부분적으로 중첩되도록 형성하여 채널스톱영역이 실질적으로 기판의 깊이 방향으로 깊게 형성되도록 함으로써 채널스톱 확산층에 의한 지오메트리컬 코너효과, 즉, 기생 필드트랜지스터(parasitic field transistor)의 채널 길이를 증가시킨다.
다음에 제4도를 참조하여 본 발명의 제2실시예를 설명하면 다음과 같다.
먼저, 제4도 (a)와 같이 실리콘기판(1)상에 산화방지마스크층으로서, 패드산화막(2)과 질화막(3)을 차례로 형성한 후, 이를 선택적으로 식각하여 소자격리영역을 노출시킨 다음 750-1100℃에서 습식(Wet; H2O 또는 수증기) 또는 파이로(pyro; H2+O2)나 건식(Dry; O2) 분위기로 열처리하여 상기 소자격리영역에 필드산화막(4)을 형성한다. 이어서 적어도 2회 이상의 채널스톱이온영역을 형성하기 위한 이온주입을 행하는바, P웰 영역에 N형필드산화막을 형성하는 경우에는 B, BF2등을 이용하여 가속전압 20-200KeV로 필드산화막(4)과 질화막(3)의 두께를 고려하여 이온주입을 실시한다. 예를 들어 B이온을 주입할 경우, 60KeV에서 필드산화막에 대한 주입깊이(projected range)가 약 1921Å이고, 질화막에 대한 주입깊이가 약 1482Å로서 질화막에 대한 주입깊이가 더 짧으므로 최대 가속전압으로 이온주입을 행하였을때 이온이 산화막은 통과하고 질화막 내부에 위치하도록 마스크층의 두께를 선택하여 이용한다. 이와 같이 다중 이온주입에 의해 제4도 (b)에 도시된 바와 같이 필드산화막(4) 하부에 다층이 겹쳐진 채널스톱 이온주입영역(8)을 형성한다.
제5도는 본 발명의 제3실시예로서, 상기 제2실시예와 같이 실리콘기판(1)상에 필드산화막(4)을 형성한 다음, 다중 이온주입 공정을 실시함에 있어서, 먼저 제5도 (a)와 같이 산화방지마스크층인 질화막(3)을 이온 주입 마스크로 이용하여 높은 가속전압으로 채널스톱 이온주입을 행하여 기판내의 깊은 영역에 채널스톱 이온주입층(8)을 형성한 후, 제5도 (b)와 같이 상기 질화막(3) 내의 측벽에 질화막등으로 된 스페이서(3')를 형성하는 등의 방법으로 마스크층의 넓이를 부가적으로 감소시킨 다음 낮은 가속전압으로 채널스톱 이온주입을 행함으로써 필드산화막(4)과 만나는 상층 채널스톱 이온주입영역(8)의 측면폭을 그 하부의 하층 채널스톱 이온주입영역(8)의 측면폭보다 감소시켜 형성한다.
한편, 상기 실시예에서 산화방지마스크층을 두껍게 형성하면 기판에 스트레스가 야기될 수 있으므로 다중 이온주입의 마스크층으로서 감광막등의 보조마스크를 추가하여 사용할 수도 있다.
상기 제1, 제2, 제3실시예에서와 같이 여러번의 이온주입 공정을 행하여 필드산화막 하부로의 측면확산(Lateral diffusion)을 최소로 하면서 복수개의 채널스톱 이온주입층이 부분적으로 중첩되도록 형성하여 채널스톱영역이 실질적으로 기판의 깊이 방향으로 깊게 형성되도록 함으로써 채널스톱 확산층에 의한 지오메트리컬 코너효과, 즉, 기생 필드트랜지스터(parasitic field transistor)의 채널 길이를 증가시킨다.
다음에 제6도를 참조하여 본 발명의 제4실시예를 설명하면 다음과 같다.
먼저, 제6도 (a)와 같이 실리콘기판(1) 위에 열산화 방법으로 패드산화막(2)을 형성하고 이 위에 산화방지마스크층으로서, LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 질화막(3)을 증착하고 이를 패터닝하여 소자격리영역을 정의한다.
이어서 제6도 (b)와 같이 LPCVD 방법으로 결과물 전면에 산화막(2)과 질화막(3)을 차례로 형성한 후, 제6도 (c)와 같이 상기 질화막(3)을 SF6나 CF4등을 포함하는 가스를 이용하여 이방성 건식식각하여 측벽스페이서(3')를 형성한다.
다음에 제6도 (d)와 같이 질화막(3)과 측벽스페이서(3')를 마스크로 이용하여 산화성 분위기에서 열처리하여 500-3000Å 두께의 열산화막(4)을 형성한 다음, 제6도 (e)와 같이 인산을 포함한 용액을 이용하여 상기 측벽스페이서를 제거한 후, 제6도 (f)와 같이 n형 필드인 경우 B+또는 BF2+ 이온을 주입하여 선택적으로 질화막(3)과 열산화막(4) 둘레를 따라 채널스톱영역(8)을 형성한다. 이때, 주입되는 이온의 주입깊이는 산화방지마스크층과 열산화막 두께에 포함될 수 있는 가속전압을 선택하여 실시함으로써 선택적으로 실리콘 내부에 이온주입층이 형성되도록 한다.
또한, 이온주입을 2단계 이상 다중으로 행할 수도 있는데 이때는 최대 가속전압을 사용하는 경우에 이온주입 깊이가 질화막 마스크층 내부에 포함될 수 있는 가속전압을 한계값으로 설정한다. 예를들어, BF4 +이온을 주입하는 경우 질화막의 두께가 1500Å일때는 질화막 투과 깊이가 약 1482Å인 약 240KeV 이하의 가속전압을 사용한다.
다음에 제6도 (g)와 같이 산화성 분위기에서 열처리하여 주입된 채널스톱 이온을 활성화(activation)시키고 열산화막의 두께를 두껍게 한 다음, 제6도 (h)와 같이 질화막(3)을 습식식각으로 제거하여 필드산화막(4)을 형성함으로서 소자격리영역을 제조한다.
이 경우, 제6도 (i)와 같이 필드산화막과 채널스톱영역이 3차원적으로 연결된 격리구조를 가지게 된다.
다음에 제7도를 참조하여 본 발명의 제5실시예를 설명하면 다음과 같다.
먼저, 제7도 (a)와 같이 실리콘기판(1)상에 산화방지마스크층으로서, 패드산화막(2)과 질화막(3)을 차례로 형성한 후, 이를 선택적으로 식각하여 소자격리영역을 정의한 다음 제7도 (b)와 같이 산화성 분위기로 열처리하여 상기 소자격리영역에 열산화막(4)을 형성한다.
이어서 제7도 (c)와 같이 CF4나 CHF3등을 포함한 가스를 이용하여 상기 열산화막(4)을 건식식각하거나 HF를 포함한 용액을 이용하여 습식식각하여 부분적으로 열산화막을 식각함으로써 선택적으로 질화막(3)과 열산화막(4) 사이의 실리콘기판 표면을 노출시킨 후, 제7도 (d)와 같이 채널스톱 이온주입을 실시하여 상기 노출된 기판 영역내에 채널스톱영역(8)을 형성한다. 상기 제5실시예의 경우에도 채널스톱 이온주입을 다중 이온주입 방법을 이용하여 실시할 수 있는데 그 방법은 상기 제6도에 도시한 제4실시예의 방법과 동일하므로 그 설명은 생략한다.
다음에 제8도를 참조하여 본 발명의 제6실시예를 설명하면 다음과 같다.
제8도 (a)와 같이 실리콘기판(1)상에 산화방지마스크층으로서, 패드산화막(2)과 질화막(3)을 차례로 형성한 후, 이를 선택적으로 식각하여 소자격리영역을 정의한 다음 상기 소자격리영역에 필드산화막(4)을 형성한다.
이어서 제8도 (b)와 같이 질화막(3) 및 필드산화막(4) 전면에 도전층(6)을 그 두께가 일정하도록 형성하고, 제8도 (c)와 같이 상기 도전층(6)상에 절연막(7)을 형성하여 평탄화한 후, 이 절연막(7)을 하부의 도전층(6)과 식각선택성을 갖는 식각방법을 이용하여 상기 도전층(6)의 표면이 노출되도록 에치백을 행한다.
다음에 제8도 (d)와 같이 상기 남아 있는 절연막(7)과 질화막(3)을 마스크로 이용하여 노출된 상기 도전층(6)을 제거한 후, 제8도 (e)와 같이 채널스톱 이온주입을 실시하거나 제8도(f)와 같이 상기 평탄화절연막(7)을 제거한 후, 채널스톱이온주입을 실시함으로써 실리콘기판 내부에 선택적으로 채널스톱 이온주입영역(8)을 형성한다.
한편, 제9도에 도시된 바와 같이 제8도 (a)의 공정을 행한 후, 산화방지마스크층(3)의 창내의 필드산화막(4)상에 선택적으로 채널스톱 이온주입에 대한 마스크층을 예컨대 감광막(9)등을 이용하여 형성하여 이용할 수도 있다. 이상의 제4, 제5, 제6실시예에서와 같이 소자격리구조를 실린더 형태로 형성하되, 기존의 실린더 측벽을 채널스톱영역으로 대체하여 실리콘기판을 기준으로 수직방향으로 채널스톱영역, 수평방향으로 필드산화막에 의해 이루어지는 실린더 구조를 갖는 격리구조를 형성한다.
이때, 채널스톱영역이 링(고리)형태로 형성되게 된다.
또한, 소자격리영역이 수직방향의 채널스톱영역과 수평방향의 필드산화막 영역으로 이루어짐과 동시에 채널스톱 이온주입을 다중 이온주입 방법에 의해 형성함으로써 수직방향으로 더욱 깊은 채널스톱영역이 형성되도록 제조하기도 한다.
상기한 바와 같이 본 발명에 의한 반도체 장치의 소자격리구조는 트렌치를 적용하지 않고 소자격리영역의 지오메트리컬 코너효과를 극대화시킬 수 있으므로 전기적인 절연특성을 개선시킬 수 있다. 또한, 다중 이온주입을 실시하면 N-필드산화막 형성시 B(보론)의 재분포가 일어나 산화막과 실리콘기판 계면 근처에서 불순물 농도가 감소되어 필드트랜지스터의 문턱 전압이 감소하는 형상을 다중 이온주입층의 농도로서 감소된 농도의 보상이 가능하므로 전기적인 절연특성이 개선된다. 특히 소자격리영역이 작을 경우, 소자와 소자간의 펀치쓰루(punch-through)에 의해 전기절연 특성이 악화되는 것을 고농도의 깊은 채널스톱영역을 형성함으로써 완화시키고 소자영역의 불순물 영역과 소자격리영역의 채널스톱영역 사이의 접합 브레이크다운(Junction Breakdown)쪽으로 유도함으로써 전기적 브레이크다운 특성을 개선시킨다.

Claims (21)

  1. 소자영역과 소자분리영역으로 이루어진 반도체 장치에 있어서, 상기 소자분리영역이 반도체 기판상에 형성된 필드산화막과, 상기 필드산화막 하부영역의 반도체 기판내에 반도체 기판의 깊이 방향으로 연장되어 형성된 채널스톱영역으로 구성된 것을 특징으로 하는 반도체 장치의 소자격리구조.
  2. 제1항에 있어서, 상기 채널스톱영역이 상기 필드산화막 하부에 적어도 2층 이상의 복수개의 채널스톱영역이 필드산화막과 동일한 폭을 가지면서 서로 부분적으로 중첩되어 형성된 것을 특징으로 하는 반도체 장치의 소자격리구조.
  3. 제2항에 있어서, 상기 복수개의 채널스톱영역이 모두 동일한 폭을 가짐을 특징으로 하는 반도체 장치의 소자격리구조.
  4. 제2항에 있어서, 상기 복수개의 채널스톱영역중 상층의 채널스톱영역의 폭이 하층의 채널스톱영역의 폭보다 좁은 것을 특징으로 하는 반도체 장치의 소자격리구조.
  5. 제1항에 있어서, 상기 채널스톱영역이 상기 필드산화막 양단부의 측면을 따라 반도체 기판내에 반도체 기판의 깊이 방향으로 실린더 형태로 형성된 것을 특징으로 하는 반도체 장치의 소자격리구조.
  6. 반도체 기판의 소자격리영역에 적어도 2회 이상의 이온주입 공정을 행하여 반도체 기판내에 복수개의 채널스톱영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자격리방법.
  7. 반도체 기판상에 산화방지마스크층을 형성하는 공정과, 상기 산화방지마스크층을 선택적으로 식각하여 소자격리영역의 반도체 기판부위를 노출시키는 공정. 상기 소자격리영역에 적어도 2회 이상의 이온주입 공정을 실시하여 반도체 기판내에 복수개의 채널스톱영역을 형성하는 공정, 및 상기 소자격리영역의 반도체 기판상에 필드산화막을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자격리방법.
  8. 반도체 기판상에 산화방지마스크층을 형성하는 공정과, 상기 산화방지마스크층을 선택적으로 식각하여 소자격리영역의 반도체 기판부위를 노출시키는 공정. 상기 소자격리영역의 반도체 기판상에 필드산화막을 형성하는 공정, 및 상기 소자격리영역 적어도 2회 이상의 이온주입 공정을 실시하여 반도체 기판내에 복수개의 채널스톱영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자격리방법.
  9. 반도체 기판상에 산화방지마스크층을 형성하는 공정과, 상기 산화방지마스크층을 선택적으로 식각하여 소자격리영역의 반도체 기판부위를 노출시키는 공정. 상기 소자격리영역의 반도체 기판상에 필드산화막을 형성하는 공정, 상기 산화방지마스크층을 이온주입마스크로 이용하여 제1가속전압으로 이온주입을 행하여 상기 필드산화막 하부로부터 소정깊이 만큼 떨어진 반도체 기판내에 하층 채널스톱영역을 형성하는 공정, 상기 산화방지마스크층의 개구부의 넓이를 소정넓이 만큼 감소시키는 공정, 및 상기 개구부의 넓이가 감소된 산화방지마스크층을 이온주입마스크로 이용하여 제2가속전압으로 이온주입을 행하여 상기 필드산화막 하부와 인접하는 반도체 기판내에 상층 채널스톱 이온영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자격리방법.
  10. 제9항에 있어서, 상기 산화방지마스크층의 개구부의 넓이를 소정넓이 만큼 감소시키는 공정은 상기 산화방지마스크층의 측벽에 스페이서를 형성하는 것임을 특징으로 하는 반도체 장치의 소자격리방법.
  11. 제9항에 있어서, 상기 제1가속전압이 제2가속전압보다 큰 것을 특징으로 하는 반도체 장치의 소자격리방법.
  12. 제9항에 있어서, 상기 산화방지마스크층상에 이온주입마스크로서 보조 마스크를 형성하는 공정이 더 포함되는 것을 특징으로 하는 반도체 장치의 소자격리방법.
  13. 반도체 기판위에 산화방지마스크층을 형성하는 공정과, 상기 산화방지마스크층을 선택적으로 식각하여 소자격리영역의 반도체 기판을 노출시키는 공정. 상기 산화방지마스크층의 측벽에 스페이서를 형성하는 공정, 상기 산화방지마스크층과 스페이서를 마스크로 이용하여 산화 공정을 행하여 열산화막을 형성하는 공정, 상기 스페이서를 제거하는 공정, 이온주입 공정을 행하여 상기 열산화막 둘레를 따라 반도체 기판내에 채널스톱영역을 형성하는 공정, 산화성 분위기에서 열처리하여 주입된 채널스톱 이온을 활성화시킴과 동시에 상기 열산화막의 두께를 두껍게 하여 필드산화막을 형성하는 공정, 및 상기 산화방지마스크층을 제거하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 소자격리방법.
  14. 제13항에 있어서, 상기 채널스톱영역 형성을 위한 이온주입시 주입되는 이온의 주입깊이는 상기 산화방지마스크층과 열산화막 두께에 포함될수 있는 가속전압을 선택하여 실시하는 것을 특징으로 하는 반도체 장치의 소자격리방법.
  15. 제13항에 있어서, 상기 채널스톱영역 형성을 위한 이온주입을 적어도 2회 이상 행하는 것을 특징으로 하는 반도체 장치의 소자격리방법.
  16. 반도체 기판상에 산화방지마스크층을 형성하는 공정과, 상기 산화방지마스크층을 선택적으로 식각하여 소자격리영역의 반도체 기판부위를 노출시키는 공정. 상기 소자격리영역의 반도체 기판상에 열산화막을 형성하는 공정, 상기 열산화막의 양단부위를 선택적으로 식각하여 상기 산화방지마스크층과 열산화막 사이의 반도체 기판 표면을 노출시키는 공정, 및 이온주입 공정을 실시하여 상기 노출된 부위의 반도체 기판 영역내에 채널스톱영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자격리방법.
  17. 제16항에 있어서, 상기 채널스톱영역 형성을 위한 이온주입을 적어도 2회 이상 행하는 것을 특징으로 하는 반도체 장치의 소자격리방법.
  18. 반도체 기판상에 산화방지마스크층을 형성하는 공정과, 상기 산화방지마스크층을 선택적으로 식각하여 소자격리영역의 반도체 기판부위를 노출시키는 공정. 상기 소자격리영역의 반도체 기판상에 필드산화막을 형성하는 공정, 상기 필드산화막상에 필드산화막보다 좁은 폭의 이온주입마스크층을 형성하는 공정, 및 이온주입을 실시하여 반도체 기판내에 채널스톱영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자격리방법.
  19. 제18항에 있어서, 상기 이온주입마스크층은 상기 산화방지마스크층 및 필드산화막 전면에 도전층을 형성하는 공정, 상기 도전층상에 절연막을 형성하는 공정, 상기 도전층의 표면이 노출되도록 절연막을 에치백하는 공정, 상기 남아 있는 절연막과 산화방지마스크층을 마스크로 이용하여 노출된 상기 도전층을 제거하는 공정에 의해 형성되는 것을 특징으로 하는 반도체 장치의 소자격리방법.
  20. 제18항에 있어서, 상기 이온주입마스크층을 형성하는 공정은 상기 산화방지마스크층 및 필드산화막 전면에 도전층을 형성하는 공정, 상기 도전층상에 절연막을 형성하는 공정, 상기 도전층의 표면이 노출되도록 절연막을 에치백하는 공정, 상기 남아 있는 절연막과 산화방지마스크층을 마스크로 이용하여 노출된 상기 도전층을 제거하는 공정, 상기 남아 있는 절연막을 제거하는 공정에 의해 형성되는 것을 특징으로 하는 반도체 장치의 소자격리방법.
  21. 제18항에 있어서, 상기 이온주입마스크층은 감광막을 도포한 후, 상기 필드산화막상에만 선택적으로 감광막을 남김으로써 형성하는 것을 특징으로 하는 반도체 장치의 소자격리방법.
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