KR0140642B1 - 반도체장치의 제조방법 - Google Patents
반도체장치의 제조방법Info
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로, 반도체소자의 고집적화에 대응하여 필드트랜지스터의 절연특성을 개선하기 위한 것이다.
본 발명은 실리콘기판의 필드영역상에 필드산화막을 형성하는 단계, 상기 필드산화막의 소정부분을 선택적으로 식각하여 실리콘기판을 선택적으로 노출시키는 단계, 채널스톱이온을 상기 노출된 실리콘기판부위에 이온주입하는 단계, 상기 필드산화막을 평탄화시키는 단계를 포함하는 반도체장치의 제조방법을 제공함으로써 낮은 에너지로 채널스톱이온주입층을 필드산화막과 실리콘계면 가까이에 형성하여 채널스톱이온주입층의 농도를 증가시켜 절연특성의 향상을 도모한다.
Description
제1도는 종래의 반도체장치의 필드영역 형성방법을 도시한 공정순서도.
제2도는 본 발명의 일실시예에 의한 반도체장치의 필드영역 형성방법을 도시한 공정순서도.
제3도는 본 발명의 일실시예의 다른 예에 따른 반도체장치의 필드영역 형성방법을 도시한 공정순서도.
제4도는 본 발명의 다른 실시예에 의한 반도체장치의 필드영역 형성방법을 도시한 공정순서도.
제5도는 본 발명의 다른 실시예의 또다른 예에 따른 반도체장치의 필드영역 형성방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1:실리콘기판 2:패드산화막
3:질화막 4:필드산화막
5:감광막 9:채널스톱영역
10:필드산화막의 식각된 부위 11:산화막
12:실리콘막 13:절연막
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 반도체소자의 고집적화에 대응하여 필드 트랜지스터(field transistor)의 절연특성을 개선할 수 있도록 한 반도체장치의 필드영역 형성방법에 관한 것이다.
반도체 집적회로에 있어서, 활성영역 사이의 전기적인 절연을 위한 격리영역은 필드영역으로 정의되며, 이 필드영역에 필드산화막을 형성하기 위해 일반적으로 사용되는 방법이 LOCOS(Local Oxidation of Silicon)이다. 이 방법은 실리콘기판위에 패드산화막과 질화막의 적층구조를 형성한 후 패터닝하여 필드영역에 대해서는 선택적으로 질화막을 제거하고, 산화성분위기에서 열처리하여 질화막이 덮여 있지 않은 필드영역상에 선택적으로 소자격리막인 산화막을 형성하는 것이다.
일반적으로 활성영역중의 n+확산층사이에는 필드트랜지스터(n-필드트랜지스터)가 기생적으로 발생한다. LOCOS를 적용함에 있어서 n-필드트랜지스터의 형성은 패드산화막과 질화막을 마스크로 p형 불순물인 보론을 채널스톱 불순물이온으로서 이온주입한 후, 산화막을 형성하는 자기정합 도핑(self-align doping)을 채택하고 있는데, 상기 채널스톱 불순물로 이용되는 보론은 산화막을 형성하는 동안에 산화막중으로 편석(segregation)되므로 산화막 형성후 산화막과 실리콘기판 계면에서 보론의 농도가 감소하여 기생(parasitic)필드트랜지스터의 문턱전압이 감소하게 된다.
LOCOS의 구조적 특징은 필드영역과 활성영역의 경계에서 나타나는 필드산화막의 버즈비크(bird's beak)현상으로서, 이 버즈비크가 활성영역을 침입하게 되므로 활성영역이 실질적으로 감소하는 결과를 초래하며, 이와 함께 채널스톱 이온 또한 필드산화막 형성중 측면확산(lateral diffusion)이 일어나게 되어 활성영역이 축소되고 확산층과의 접합용량이 증가되어 접합누설전류(junction leakage current)를 발생시키는 원인이 된다. 그러므로 고집적화에 대응하는 방법으로서 구조적으로는 버즈비크를 최소화하고 채널스톱 도핑을 개선하는 연구가 이루어져 왔다. 그중 한가지 방법이 채널스톱이온의 산화막과 실리콘계면에서의 편석현상을 방지하는 방법으로서 필드산화막을 형성한 후, 채널스톱이온인 보론을 고에너지로 이온주입하여 보론석축을 방지하는 쓰루필드 이온주입(through-field implant)방법이다.
그러나 이 경우에는 필드 트랜지스터의 문턱전압이 필드산화막의 두께에 따라 민감하게 변화하는 문제점이 있다.
한편, LOCOS의 필드산화막 두께는 격리영역의 패턴크기에 대해 의존성이 있어서 같은 산화조건에서도 격리영역의 패턴크기가 작아지면 필드산화막 두께도 감소한다. 따라서 쓰루-필드 이온주입을 적용할때 필드산화막이 얇은 부분에서는 산화막/실리콘계면보다 실리콘기판 내부까지 채널스톱이온이 주입되므로 계면에서의 채널스톱보론 농도의 보완이 어렵게 되어 절연특성이 불안정하게 된다. 또 다른 문제점은 블랭크(blank) 이온주입을 적용하면 활성영역중의 접합영역아래의 기판농도가 증가되므로 접합용량이 증가하고 n+/p접합의 접합파괴전압(junction breakdown voltage)이 감소한다는 점이며, 이를 방지하기 위해 마스크를 설정하고 이온주입을 적용하면 필드영역의 p기판 부분에만 선택적으로 농도를 높일 수 있으나, 마스크와 필드영역의 정렬오차(alignment tolerance)가 존재하므로 패턴크기가 작은 필드영역에는 적용하기 어렵게 된다. 또한 두께가 5000-8000Å인 필드산화막을 통과하여 이온주입층을 형성하므로 이온주입에너지가 800-1000KeV로서 높은 가속전압이 필요하게 된다.
제1도는 종래의 마스크를 사용하여 쓰루-필드 이온주입을 실시하는 방법을 설명하면 다음과 같다.
먼저, 제1도(a)와 같이 실리콘기판(1)상에 산화방지 마스크층으로서 질화막(3)을 약 1000Å두께로 형성한 다음 사진식각공정을 통해 필드영역의 질화막을 선택적으로 식각한다. 이때, 기판과 질화막 사이에 얇은 산화막을 개재할 수도 있다.
이어서 제도(b)와 같이 산소 또는 스팀(steam)등의 산화성 분위기에서 상기 질화막을 마스크로 하여 1000℃에서 선택적으로 5000-8000Å두께의 필드산화막(4)을 형성한다.
다음에 제1도(c)와 같이 상기 질화막을 습식식각에 의해 제거한 후, 제1도(d)와 같이 기판 전면에 감광막(5)을 도포한 다음 선택적으로 노광 및 현상하여 상기 필드산화막(4)을 부분적으로 노출시킨 후, 보론 이온을 0.5X1012~6X1012의 도우즈로 800-1000KeV의 에너지로 이온주입한다.
이어서 제1도(e)와 같이 상기 감광막패턴을 900W의 플라즈마로 120분 동안 건식식각하고 H2SO4+H2O2용액으로 습식식각하여 주입된 보론이 전기적으로 활성화되도록 한다. 결과적으로 p+형 채널스톱영역(6)이 필드산화막 하부의 실리콘기판에 활성영역과 일정거리만큼 떨어져서 형성된다. 상기 활성화 열처리는 Xe플래쉬램프나 적외선방사등으로 50-60초가 실시하거나 질소분위기에서 저항가열을 이용한 로(resistance heating furnace)로 1000℃에서 1시간정도 실시한다.
다음에 제1도(f)와 같이 게이트산화막과 게이트전극, 소오스 및 드레인등을 형성하여 CMOS소자를 제작한다.
상기 종래기술에 있어서는 마스크와 필드영역의 정렬오차로 인하여 필드영역이 작을경우의 작은 패턴크기에 적용이 어렵고, 이온주입에너지가 높고, 이온주입층의 깊이가 필드산화막 두께에 따라 달라진다는 문제점이 있다.
그리고 필드영역의 패턴크기에 따라 필드산화막의 두께가 달라지므로 쓰루-필드 이온주입된 채널스톱 보론의 산화막/실리콘계면농도 및 계면 점유면적이 달라지므로 절연특성이 균일하지 않으며, 활성영역중에도 보론이온의 이온주입되므로 접합용량이 증가하고 누설전류가 증가하는 문제가 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 필드트랜지스터의 절연특성을 개선할 수 있는 방법을 제고하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조방법은 실리콘기판의 필드영역상에 필드산화막을 형성하는 단계, 상기 필드산화막의 소정부분을 선택적으로 식각하여 실리콘기판을 선택적으로 노출시키는 단계, 채널스톱이온을 상기 노출된 실리콘기판부위에 이온주입하는 단계, 상기 필드산화막을 평탄화시키는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 필드트랜지스터의 절연특성을 개선하기 위하여 필드산화막의 일정부분을 식각하고 채널스톱의 이온주입을 실시하여 낮은 에너지로도 이온주입이 가능하도록 하며, 필드영역 패턴크기에 관계없이 필드영역중의 일정영역의 채널스톱 이온농도를 선택적으로 증가시킬 수 있도록 한 것이다.
제2도에 본 발명의 일실시예에 의한 반도체장치의 제조방법을 공정순서에 따라 도시하였다.
먼저, 제2도(a)에 도시된 바와 같이 실리콘기판(1)위에 패드산화막(2)을 150-300Å두께로 형성하고, 이위에 질화막을 약 1400Å두께로 형성한 후, 감광막을 적용한 사진식각공정을 이용하여 필드영역상의 상기 질화막 및 패드산화막을 선택적으로 제거한다.
다음에 제2도(b)에 도시된 바와 같이 상기 질화막(3)을 산화방지마스크층으로서 이용하여 열(pyro)(H2O2) 또는 스팀의 산화성분위기에서 900-1100℃에서 약 12분간 열처리하여 필드영역상에 필드산화막(4)을 약 6000Å두께로 형성한다.
다음에 제2도(c)에 도시된 바와 같이 기판 전면에 감광막(5)을 포한 후, 이를 선택적으로 노광 및 현상하여 상기 필드산화막(4)의 일정부분, 즉, 필드산화막의 중앙부분을 노출시킨다.
이어서 제2도(d)에 도시된 바와 같이 상기 감광막(5)패턴을 마스크로 하여 CF4, CHF3등을 포함한 가스를 이용하여 이방성 건식식각에 의해 상기 필드산화막(4)의 노출된 부위를 식각(10)하여 실리콘기판 표면부위를 선택적으로 노출시킨다.
다음에 제2도(e)에 도시된 바와 같이 산화성 분위기에서 열처리하여 노출된 실리콘기판 표면에 100-350Å의 산화막(11)을 형성한 후, B, BF2등(n-필드트랜지스터일 경우)의 채널스톱이온을 30-90KeV의 가속전압과 2-5E13/㎠의 도우즈로 실리콘기판 표면 가까이에 이온주입한다. 이때, 상기 산화막(11)을 형성하지 않고 곧바로 채널스톱이온주입을 행할 수도 있다.
이어서 제2도(f)에 도시된 바와 같이 기판 전면에 비정질실리콘 또는 다결정실리콘막(2)을 저압화학기상증착법(LPCVD)을 이용하여 상기 필드산화막의 식각된 부위(10)가 매립되도록 기판 전면에 증착한다. 이때, 비정질실리콘 또는 다결정실리콘의 증착두께는 필드산화막의 식각된 부분이 완전히 매립될 수 있도록 필드산화막의 식각된 부위(10) 폭의 두배이상이 되도록 하여 증착공정을 행한다.
다음에 제2도(g)에 도시된 바와 같이 상기 실리콘막(2)을 CHF3O2등의 가스를 이용한 화학건식식각(Chemical Dry Etch)이나 CL2, SF6등의 가스를 이용한 건식식각으로 에치백하여 필드산화막의 식각된 부분(10)에 잔류되도록 한다.
이어서 제2도(h)에 도시된 바와 같이 산화성분위기에서 열처리하여 필드산화막의 식각된 부위에 매립된 실리콘막(12)을 산화시켜 필드산화막을 실질적으로 평탄화시킨다. 이때, 상기 주입된 채널스톱이온을 전기적으로 활성화되어 채널스톱영역(9)이 형성된다.
다음에 제2도 (i)에 도시된 바와 같이 상기 질화막을 H3PO4등의 용액을 이용하여 제거하여 필드영역을 완성한다.
한편, 제3도에 도시한 바와 같이 본 발명의 다른 실시예로서, 제2도(e)까지의 공정을 마친 후, 필드산화막(4) 전면에 산화막 또는 질하막과 습십식각에 대하여 선택성(selectivity)이 있는 절연막(13)을 증착한 후(제3도(a)), 에치백하여 제3도(b)와 같이 필드산화막(4)의 식각된 부분을 절연막(13)으로 매립함으로서 필드산화막을 실질적으로 평탄화시킬 수도 있다.
다음에 제4도를 참조하여 본 발명의 또다른 실시예를 설명한다. 제4도의 실시예는 필드영역중 필드산화막의 두께가 비교적 얇은 필드영역 모서리부분의 필드산화막을 선택적으로 식각함으로써 식각량을 감소시킬 수 있도록 한 방법이다.
먼저, 제4도(a)에 도시된 바와 같이 실리콘기판(1)위에 패드산화막(2)을 150-300Å두께로 형성하고, 이위에 질화막을 약 1400Å두께로 형성한 후, 감광막을 적용한 사진식각공정을 이용하여 필드영역상의 상기 질화막 및 패드산화막을 선택적으로 제거한다.
다음에 제4도(b)에 도시된 바와 같이 상기 질화막(3)을 산화방지마스크층으로서 이용하여 열(pyro)(H2+O2)또는 스팀의 산화성분위기에서 900-1100℃에서 약 120분간 열처리하여 필드영역상에 필드산화막(4)을 약 6000Å두께로 형성한다.
다음에 제4도(c)에 도시된 바와 같이 기판 전면에 감광막(5)을 도포한 후, 이를 선택적으로 노광 및 현상하여 상기 필드산화막(4)의 일정부분, 즉, 필드산화막중 두께가 얇은 가장자리부분을 노출시킨다.
이어서 제4도(d)에 도시된 바와 같이 상기 감광막(5)패턴을 마스크로 하여 CF4, CHF3등을 포함한 가스를 이용한 이방성 건식식각에 의해 상기 필드산화막(4)의 노출된 부위를 식각(10)하여 실리콘기판 표면부위를 선택적으로 노출시킨다. 이때, 산화방지마스크층인 질화막(3)이 필드산화막의 식각시 자기정합적으로 마스크층으로 작용하게 된다. 상기 필드산화막의 식각시 식각되는 필드산화막의 가장자리부분은 두께가 얇으므로 식갹량을 감소시킴으로써 실리콘기판에 가해지는 손상을 줄일 수 있다. 다음에 제4도(e)에 도시된 바와 같이, B, BF2등(n-필드트랜지스터일 경우)의 채널스톱이온을 노출된 실리콘기판부위에 이온주입한다. 이때, 상기 주입되는 보론(B)의 농도는 채널스톱도핑영역과 활성영역중의 n+확산층이 만나서 이루어지는 n+-p접합의 누설전류와 파괴전압측성을 악화시키지 않는 범위에서 설정하여 1X1019㎝-3로 하는 것이 바람직하다.
이때, 채널스톱이온주입을 행하기 전에 산화성 분위기에서 열처리하여 노출된 실리콘기판 표면에 100-350Å의 산화막을 형성한 후, 채널스톱이온주입공정을 행할 수도 있다.
이어서 제4도(f)에 도시된 바와 같이 기판 전면에 비정질실리콘 또는 다결정실리콘막(2)을 저압화학기상증착법(LPCVD)을 이용하여 상기 필드산화막의 식각된 부위(10)가 매립되도록 기판 전면에 증착한다. 이때, 비정질실리콘 또는 다결정실리콘의 증착두께는 필드산화막의 식각된 부분이 완전히 매립될 수 있도록 필드산화막의 식각된 부위(10) 폭의 두배이사이 되도록 하여 증착공정을 행한다.
다음에 제4도(g)에 도시된 바와 같이 상기 실리콘막(12)을 CHF3+O2등의 가스를 이용한 화학건식식각(Chemical Dry Etch)이나 CL2, SF6등의 가스를 이용한 건식식각으로 에치백하여 필드산화막의 식각된 부분(10)에 잔류되도록 한다.
이어서 제4도(h)에 도시된 바와 같이 산화성분위기에서 열처리하여 필드산화막의 식각된 부위에 매립된 실리콘막(2)을 산화시켜 필드산화막을 실질적으로 평탄화시키나. 이때, 상기 주입된 채널스톱이온을 전기적으로 활성화되어 채널스톱영역(9)이 형성된다.
다음에 제4도(i)에 도시된 바와 같이 상기 질화막을 H3PO4등의 용액을 이용하여 제거하여 필드영역을 완성한다.
한편, 제5도에 도시한 바와 같이 본 발명의 다른 실시예로서, 제4도(e)까지의 공정을 마친 후, 필드산화막(4) 전면에 산화막 또는 질화막과 습십식각에 대하여 선택성(selectivity)이 있는 절연막(13)을 증착한 후(제5도(a)), 에치백하여 제5도(b)와 같이 필드산화막(4)의 식각된 부분을 절연막(13)으로 매립함으로서 필드산화막을 실질적으로 평탄화시킬 수도 있다.
한편, 채널스톱이온의 산화막과 실리콘계면에서의 편석현상을 방지하기 위해 종래의 방법과 같이 필드산화막을 형성하기 전에 채널스톱이온주입을 실시한 후 필드산화막을 형성한 다음, 본 발명을 적용하여 다시 채널스톱이온도핑공정을 추가로 실시하는 것도 가능하다.
이상 상술한 바와 같이 본 발명은 필드산화막의 일정부분을 식각한 후 채널스톱 이온주입을 실시함으로써 낮은 에너지로 채널스톱이온주입층을 필드산화막과 실리콘계면 가까이에 형성하여 채널스톱이온주입층의 농도를 증가시킬 수 있으므로 절연특성을 향상시킬 수 있다.
또한, 필드산화막의 식각되는 범위를 좁은 범위로 설정하게 되면 이에 따라 채널스톱영역도 좁은 폭으로 형성할 수 있고, 특히 필드산화막의 가장자리부분을 식각하여 채널스톱영역을 형성하는 경우에는 산화방지마스크층인 질화막이 자기정합적으로 필드산화막 식각시의 마스크층으로 작용하므로 필드영역패턴크기에 관계없이 채널스톱영역을 좁은 폭으로 형성할 수 있게 되므로 소자의 고집적화에 유리하게 된다.
Claims (10)
- 실리콘기판의 필드영역상에 필드산화막을 형성하는 단계, 상기 필드산화막의 소정부분을 선택적으로 식각하여 실리콘기판을 선택적으로 노출시키는 단계, 채널스톱이온을 상기 노출된 실리콘기판부위에 이온주입하는 단계, 상기 필드산화막을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 채널스톱이온은 30-80KeV의 가속에너지로 주입하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 필드산화막의 식각되는 부분은 중앙부분임을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 필드산화막의 식각되는 부분은 양측 가장자리부분임을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 채널스톱이온을 주입하는 단계전에 필드산화막의 식각에 의해 노출된 실리콘기판상에 산화막을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 필드산화막을 평탄화시키는 단계는 필드산화막의 식각된 부분을 실리콘막으로 매립한 후, 상기 실리콘막을 산화시키는 공정에 의해 행하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 필드산화막의 식각된 부분을 실리콘막으로 매립하는 공정은 상기 채널스톱이온을 상기 노출된 실리콘기판부위에 이온주입하는 단계후에 기판전면에 실리콘막을 형성한 후, 상기 실리콘막을 에치백함으로써 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 필드산화막을 평탄화시키는 단계는 필드산화막의 식각된 부분을 절연막으로 매립하는 공정에 의해 행하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제8항에 있어서, 상기 필드산화막의 식각된 부분을 절연막으로 매립하는 공정은 상기 채널스톱이온을 상기 노출된 실리콘기판부위에 이온주입하는 단계후에 기판 전면에 절연막을 형성한 후, 상기 절연막을 에치백함으로써 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 필드산화막을 평탄화시키는 단계에서 상기 주입된 채널스톱이온이 활성화되어 기판 표면부근의 소정영역에 채널스톱영역이 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
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| KR1019940027730A KR0140642B1 (ko) | 1994-10-27 | 1994-10-27 | 반도체장치의 제조방법 |
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Family Applications (1)
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| KR1019940027730A KR0140642B1 (ko) | 1994-10-27 | 1994-10-27 | 반도체장치의 제조방법 |
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| KR (1) | KR0140642B1 (ko) |
-
1994
- 1994-10-27 KR KR1019940027730A patent/KR0140642B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR960015853A (ko) | 1996-05-22 |
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