KR0175041B1 - 반도체 장치의 트렌치형 소자분리 방법 - Google Patents
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Abstract
트랜치의 어깨부에만 불순물 영역을 형성하여 접합 정전용량 및 누설전류를 감소시킬 수 있는 반도체 장치의 트렌치형 소자분리 방법이 개시되었다. 본 발명은 스페이서와 인접한 BN막 패턴의 측벽으로부터 붕소 원자들이 상기 트렌치와 어깨부로 확산하토록 하여 상기 트렌치의 어깨부에만 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치형 소자분리 방법을 제공한다. 본 발명에 의하면 트렌치의 어깨부에만 불순물 영역을 형성함으로써 험프(hump) 효과를 방지할 수 있을 뿐만 아니라 실질적으로 필요한 부분 이외에는 불순물 영역을 형성시키지 않음으로서 접합 정전용량 및 누설전류를 감소시킬 수 있다.
Description
제1도 내지 제3도는 종래 기술에 의한 반도체 장치의 트렌치형 소자분리 방법을 설명하기 위한 단면도들이다.
제4도 내지 제8도는 본 발명에 의한 반도체 장치의 트렌치형 소자분리 방법을 설명하기 위한 단면도들이다.
본 발명은 트렌치를 이용한 반도체 장치의 소자분리 방법에 관한 것으로, 특히 트렌치의 어깨부에만 불순물 영역을 형성하여 접합 정전용량 및누설전류를 감소시킬 수 있는 반도체 장치의 트렌치형 소자분리 방법에 관한 것이다.
반도체 장치의 소자간 분리방법은 로코스(local oxidation of silicon, LOCOS) 소자분리 방법과 트렌치(trench)형 소자분리 방법으로 크게 나눌 수 있다.
로코스 소자분리 방법은 공정이 단순하고 넓은 부위와 좁은 부위를 동시에 소자 분리를 할 수 있다는 장점을 갖고 있지만, 버즈 비크(bird's beak)가 형성되어 소자분리영역의 폭이 넓어져서 소오스/드레인 영역의 전용면적을 감소시킨다. 또한 필드 산화막 형성 시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로서 실리콘 기판에 결정 결함이 발생하여 누설전류가 많게된다.
따라서, 반도체 장치의 트렌치형 소자분리 방법에 대한 요구가 늘어나고 있다. 그러나 트렌치형 소자분리를 구현함에 있어서 가장 큰 문제점 중의 하나는 트렌치 측벽과 인접하는 채널 영역에 국부적으로 강한 전계가 형성되어 낮은 게이트 전압에서도 쉽게 반전(inversion)된다는 것이다. 따라서 트렌치 측벽과 인접하는 채널 영역에서의 문턱 전압이 채널 영역 중심부에서의 문턱전압보다 낮아서 트랜지스터가 두 번 턴 온(turn-on)되는 험프(hump) 현상이 나타난다.
이러한 문제를 해결하기 위하여 트렌치 형성 이후에 트렌치 측벽에 기판과 같은 형의 불순물을 주입하는 방법 및 트렌치 형성 이전에 트렌치가 형성될 부분보다 깊고 넓게 불순물 영역을 형성한 후 트렌치를 형성하는 방법(미국 특허번호 ; 제 5,118,636 호)이 제시된 바 있다.
제1도 및 제2도는 종래 기술에 의한 반도체 장치의 트렌치형 소자분리 방법을 설명하기 위한 단면도들이다.
제1도는 패드 절연막 패턴(20) 및 식각 저지층 패턴(30)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 반도체 기판(10) 상에 패드 절연막 및 식각 저지층을 순차적으로 형성한다. 이어서 상기 패드 절전막 및 식각 저지층을 패터닝함으로써 상기 반도체 기판(10)의 소정 영역을 노출시키는 패드 절연막 패턴(20) 및 식각 저지층 패턴(30)을 형성한다.
다음에 상기 식각 저지층 패턴(30)을 식각 마스크로하여 상기 노출된 반도체 기판을 이방성 식각함으로써 트렌치(A)를 형성한다.
이어서 이온주입 공정 및 고체 또는 기체 소스를 이용한 확산공정 중에서 선택된 어느 하나의 공정으로 상기 트렌치(A)를 둘러싸는 불순물 영역(40)을 형성한다. 이때 이온주입 공정으로 상기 불순물 영역을 형성할 경우에는 이온주입 입사각에 변화를 주면서 진행하여야 한다.
제2도는 트렌치 필링(filling) 물질층(50)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 트렌치(A)를 채우도록 상기 트랜치(A)가 형성된 기판 전면에 산화막으로 이루어진 트렌치 필링 물질층(50)을 형성한다.
제3도는 트렌치 필링 물질층 패턴(50a)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 트렌치 필링 물질층(50)을 CMP(chemical mechanical polishing) 등의 방법을 사용하여 평탄화시킨 후 습식식각 방법을 사용하여 상기 식각 저지층 패턴(30) 및 패드 절연막 패턴(20)을 순차적으로 제거함으로써 상기 트렌치(A) 내부에 트렌치 필링 물질층 패턴(50a)을 형성한다.
상술한 종래 기술에 의한 반도체 장치의 트렌치형 소자분리 방법에 의하면, 트렌치 측벽 전체에 상기 불순물 영역(40)을 형성함으로써 실질적으로 필요한 부분 이외에도 상기 불순물 영역(40)이 형성된다.
따라서, 예컨대 소오스/드레인 영역과 상기 불순물 영역(40)과의 접합 부분에 의한 기생 접합 정전용량이 생길 뿐만 아니라 이러한 접합 영역에서의 강한 전계에 의하여 누설전류가 증가하는 문제점이 있다.
따라서 본 발명의 목적은 기생 접합 정전용량 및 누설전류를 감소시킬 수 있는 반도체 장치의 트렌치형 소자분리 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은,
반도체 장치의 소자분리 방법에 있어서,
반도체 기판 상에 패드 절연막, 확산 방지층, BN막, 및 식각 저지층을 순차적으로 형성하는 단계;
상기 식각 저지층, BN막, 확산 방지층 및 패드 절연막을 패터닝함으로써 상기 반도체 기판의 소정 영역을 노출시키는 식각 저지층 패턴, BN막 패턴, 확산 방지층 패턴 및 패드 절연막 패턴을 형성하는 단계;
상기 식각 저지층 패턴, BN막 패턴, 확산 방지층 패턴 및 패드 절연막 패턴의 측벽에 스페이서를 형성하는 단계;
상기 식각 저지층 패턴 및 상기 스페이서를 식각 마스크로하여 상기 노출된 반도체 기판을 이방성 식각함으로써 프렌치를 형성하는 단계;
상기 트렌치를 채우도록 상기 트렌치가 형성된 기판 전면에 트렌치 필링 물질층을 형성하는 단계;
상기 트렌치 필링 물질층이 형성된 기판을 열처리함으로써 상기 스페이서와 인접한 BN막 패턴의 측벽으로부터 붕소 원자들이 상기 트렌치의 어깨부로 확산하도록 하여 상기 트렌치의 어깨부에 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치형 소자분리 방법을 제공한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하고자 한다.
제4도 내지 제8도는 본 발명에 의한 반도체 장치의 트렌치형 소자분리 방법을 설명하기 위한 단면도들이다.
제4도는 패드 절연막 패턴(120), 확산 방지층 패턴(130a), 붕소-나이트라이드막(이하 'BN막' 이 라 칭함) 패턴(140) 및 식각 저지층 패턴(130b) 을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 반도체 기판(110) 상에 패드 절연막, 확산 방지층, BN막, 및 식각 저지층을 순차적으로 형성한다. 여기서 상기 패드 절연막은 열산화막, 확산 방지층 및 식각 저지층은 실리콘 나이트라이드(SiNx)로 각각 형성하는 것이 바람직하다. 이어서 상기 식각 저지층, BN막, 확산 방지층 및 패드 절연막을 패터닝함으로써 상기 반도체 기판(110)의 소정 영역을 노출시키는 식각 저지층 패턴(130b), BN막 패턴(140), 확산 방지층 패턴(130a) 및 패드 절연막 패턴(120)을 형성한다.
제5도는 스페이서(150)를 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 식각 저지층 패턴(130b)이 형성된 기판 전면에 절연막을 증착한다. 여기서 상기 절연막은 산화막으로 형성하는 것이 바람직하다. 이어서 상기 식각 저지층 패턴(130b), BL막 패턴(140), 확산 방지층 패턴(130a) 및 패드 절연막 패턴(120)이 형성되지 않은 부분의 반도체 기판이 노출되도록 상기 절연막을 이방성 식각함으로써 상기 식각 저지층 패턴(130b), BN막 패턴(140), 확산 방지층 패턴(130a) 및 패드 절면막 패턴(120)의 측벽에 스페이서(150)를 형성한다.
제6도는 트렌치(B)를 형성하는 단계를 설명하기 위한 단면도로서, 상기 식각 저지층 패턴(130b) 및 상기 스페이서(150)를 식각 마스크로 하여 상기 노출된 반도체 기판을 이방성 식각함으로써 트렌치(B)를 형성한다.
제7도는 불순물 영역(160) 및 트렌치 필링(filling) 물질층(170)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 상기 트렌치(B)를 채우도록 상기 트렌치(B)가 형성된 기판 전면에 트렌치 필링 물질층(170), 예컨대 산화막층을 형성한다. 이어서 상기 트렌치 필링 물질층(170)이 형성된 기판을 열처리함으로써 상기 스페이서(150)와 인접한 BN막 패턴(140)의 측벽으로부터 붕소 원자들이 상기 트렌치(B)의 어깨부로 확산하도록 하여 상기 트렌치(B)의 어깨부에 불순물 영역(160)을 형성한다. 이때 상기 식각 저지층 패턴(130b) 및 확산 방지층 패턴(130a)은 상기 붕소 원자들이 인접한 다른 곳으로 확산해 가는 것을 방지하기 위하여 각각 실리콘 나이트라이드(SiN)로 형성하는 것이 바람직하다. 또한 상기 스페이서(150)는 붕소 원자들의 확산 경로(C)가 되어야 하므로 실리콘 산화막으로 형성하는 것이 바람직하다.
이는 실리콘 질화막은 붕소의 확산 계수가 아주 작아 붕소의 확산 장벽 역할을 할 수 있는 반면에 실리콘 산화막은 붕소의 확산 계수가 매우 커서 붕소의 확산 경로가 될 수 있기 때문이다.
제8도는 트렌치 필링 물질층 패턴(170a)을 형성하는 단계를 설명하기 위한 단계를 설명하기 위한 단면도로서, 상기 트렌치 필링 물질층(170)을 CMP(Chemical Mechanical Polishing) 등의 방법을 사용하여 평탄화시킨 후 습식식각 방법을 사용하여 상기 식각 저지층 패턴(130b), BN막 패턴(140), 확산 방지막 패턴(130a) 및 패드 절연막 패턴(120)을 순차적으로 제거함으로써 상기 트렌치(B) 내부에 트렌치 필링 물질층 패턴(170a)을 형성한다.
이상 상술한 바와 같이 본 발명의 실시예에 의하면, 상기 트렌치(B)의 어깨부에만 불순물 영역을 형성함으로써 험프(hump) 효과를 방지할 수 있을 뿐만 아니라 실질적으로 필요한 부분 이외에는 불순물 영역을 형성시키지 않음으로서 접합 정전용량 및 누설전류를 감소시킬 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.
Claims (4)
- 반도체 장치의 소자분리 방법에 있어서, 반도체 기판 상에 패드 절연막, 확산 방지층, BN막, 및 식각 저지층을 순차적으로 형성하는 단계; 상기 식각 저지층, BN막, 확산 방지층 및 패드 절막을 패터닝함으로써 상기 반도체 기판의 보정 영역을 노출시키는 식각 저지층 패턴, BN막 패턴, 확산 방지층 패턴 및 패드 절연막 패턴을 형성하는 단계; 상기 식각 저지층 패턴, BN막 패턴, 확산 방지층 패턴 및 패드 절연막 패턴의 측벽에 스페이서를 형성하는 단계; 상기 식각 저지층 패턴 및 상기 스페이서를 식각 마스크로 하여 상기 노출된 반도체 기판을 이방성 식각함으로써 트렌치를 형성하는 단계; 상기 트렌치를 채우도록 상기 트렌치가 형성된 기판 전면에 트렌치 필링 물질층을 형성하는 단계; 상기 트렌치 필링 물질층이 형성된 기판을 열처리함으로써 상기 스페이서와 인접한 BN막 패턴의 측벽으로부터 붕소 원자들이 상기 트렌치의 어깨부로 확산하도록 하여 상기 트렌치의 어깨부에 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치형 소자분리 방법.
- 제1항에 있어서, 상기 확산 방지층은 실리콘 나이트라이드(SiN)로 형성하는 것을 특징으로 하는 반도체 장치의 트렌치형 소자분리 방법.
- 제1항에 있어서, 상기 식각 저지층은 실리콘 나이트라이드(SiN)로 형성하는 것을 특징으로 하는 반도체 장치의 트렌치형 소자분리 방법.
- 제1항에 있어서, 상기 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 트렌치형 소자분리 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100470160B1 (ko) * | 1998-12-30 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
| KR100604525B1 (ko) * | 2004-12-22 | 2006-07-24 | 동부일렉트로닉스 주식회사 | 반도체 소자의 필드산화막 형성 방법 |
| KR100806790B1 (ko) * | 2006-08-31 | 2008-02-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
-
1996
- 1996-01-22 KR KR1019960001295A patent/KR0175041B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470160B1 (ko) * | 1998-12-30 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
| KR100604525B1 (ko) * | 2004-12-22 | 2006-07-24 | 동부일렉트로닉스 주식회사 | 반도체 소자의 필드산화막 형성 방법 |
| KR100806790B1 (ko) * | 2006-08-31 | 2008-02-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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| Publication number | Publication date |
|---|---|
| KR970060448A (ko) | 1997-08-12 |
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