JP2003332416A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 トランジスタの性能を劣化させることなく素
子分離領域を形成することができるＳＯＩ層に形成され
た半導体集積回路及びその製造方法を提供する。 【解決手段】 シリコン基板２上にＢＯＸ層３及びＳＯ
Ｉ層４が形成されたＳＯＩウエハを用意し、ＳＯＩ層４
の表面にシリコン酸化膜５及びシリコン窒化膜６を成膜
する。次に、ドライエッチングにより溝７を形成する。
このドライエッチングはＳＯＩ層４の途中で止め、溝７
がＢＯＸ層３に到達しないようにする。次に、ＳＯＩウ
エハに熱酸化処理を施して丸め酸化を行い、ＢＯＸ層３
における溝７の底面及び側面に相当する領域にシリコン
酸化膜９を形成する。次に、フォトレジストをマスクと
して溝７の底部に位置するＳＯＩ層４をエッチングして
選択的に除去し、ＢＯＸ層３まで到達する溝を形成す
る。そして、これらの溝の内部にＳＴＩ領域を形成す
る。
子分離領域を形成することができるＳＯＩ層に形成され
た半導体集積回路及びその製造方法を提供する。 【解決手段】 シリコン基板２上にＢＯＸ層３及びＳＯ
Ｉ層４が形成されたＳＯＩウエハを用意し、ＳＯＩ層４
の表面にシリコン酸化膜５及びシリコン窒化膜６を成膜
する。次に、ドライエッチングにより溝７を形成する。
このドライエッチングはＳＯＩ層４の途中で止め、溝７
がＢＯＸ層３に到達しないようにする。次に、ＳＯＩウ
エハに熱酸化処理を施して丸め酸化を行い、ＢＯＸ層３
における溝７の底面及び側面に相当する領域にシリコン
酸化膜９を形成する。次に、フォトレジストをマスクと
して溝７の底部に位置するＳＯＩ層４をエッチングして
選択的に除去し、ＢＯＸ層３まで到達する溝を形成す
る。そして、これらの溝の内部にＳＴＩ領域を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明はＳＯＩ（Silicon On
Insulator）層に形成される半導体集積回路及びその製
造方法に関し、特に、トランジスタの性能を劣化させる
ことなく素子分離領域を形成する方法に関する。
Insulator）層に形成される半導体集積回路及びその製
造方法に関し、特に、トランジスタの性能を劣化させる
ことなく素子分離領域を形成する方法に関する。
【０００２】
【従来の技術】従来より、シリコン基板上にＢＯＸ（Bu
ried Oxide：埋込酸化膜）層を形成し、このＢＯＸ層上
にＳＯＩ層を形成し、このＳＯＩ層にＭＯＳＦＥＴ（Me
tal Oxide Semiconductor Field Effect Transistor：
金属酸化物半導体電界効果トランジスタ）等の素子を含
む半導体集積回路を形成する技術が開発されている。
ried Oxide：埋込酸化膜）層を形成し、このＢＯＸ層上
にＳＯＩ層を形成し、このＳＯＩ層にＭＯＳＦＥＴ（Me
tal Oxide Semiconductor Field Effect Transistor：
金属酸化物半導体電界効果トランジスタ）等の素子を含
む半導体集積回路を形成する技術が開発されている。
【０００３】このような半導体集積回路においては、Ｓ
ＯＩ層がＢＯＸ層によりシリコン基板から絶縁されてい
るため、このＳＯＩ層に形成されたトランジスタにおい
て、ソース・ドレイン容量を低減することができ、この
トランジスタの高速化を図ることができる。また、各ト
ランジスタのゲート電極直下に形成されるボディの電圧
を上げることによりトランジスタのしきい値電圧を下げ
ることができる。更に、トランジスタが基板の電圧変動
の影響を受けることを防止できる。
ＯＩ層がＢＯＸ層によりシリコン基板から絶縁されてい
るため、このＳＯＩ層に形成されたトランジスタにおい
て、ソース・ドレイン容量を低減することができ、この
トランジスタの高速化を図ることができる。また、各ト
ランジスタのゲート電極直下に形成されるボディの電圧
を上げることによりトランジスタのしきい値電圧を下げ
ることができる。更に、トランジスタが基板の電圧変動
の影響を受けることを防止できる。
【０００４】そして、このような半導体集積回路におい
ては、各素子を相互に電気的に分離するために、ＳＯＩ
層にＳＴＩ（Shallow Trench Isolation：浅溝埋込分
離）領域が形成されている。この場合、各素子を相互に
完全に分離させたい場合は、ＳＴＩ領域をＢＯＸ層まで
到達するように深く形成する。
ては、各素子を相互に電気的に分離するために、ＳＯＩ
層にＳＴＩ（Shallow Trench Isolation：浅溝埋込分
離）領域が形成されている。この場合、各素子を相互に
完全に分離させたい場合は、ＳＴＩ領域をＢＯＸ層まで
到達するように深く形成する。
【０００５】図５（ａ）乃至（ｃ）及び図６（ａ）乃至
（ｃ）は従来の半導体集積回路の製造方法をその工程順
に示す断面図である。先ず、図５（ａ）に示すように、
ＳＯＩウエハ１０１を用意する。このＳＯＩウエハ１０
１においては、シリコン基板１０２が設けられており、
このシリコン基板１０２上にＢＯＸ層１０３が形成され
ており、このＢＯＸ層１０３上にＳＯＩ層１０４が形成
されている。ＳＯＩ層１０４の厚さは例えば１５０ｎｍ
である。
（ｃ）は従来の半導体集積回路の製造方法をその工程順
に示す断面図である。先ず、図５（ａ）に示すように、
ＳＯＩウエハ１０１を用意する。このＳＯＩウエハ１０
１においては、シリコン基板１０２が設けられており、
このシリコン基板１０２上にＢＯＸ層１０３が形成され
ており、このＢＯＸ層１０３上にＳＯＩ層１０４が形成
されている。ＳＯＩ層１０４の厚さは例えば１５０ｎｍ
である。
【０００６】次に、図５（ｂ）に示すように、ＳＯＩウ
エハ１０１を熱酸化し、ＳＯＩ層１０４の表面にシリコ
ン酸化膜（ＳｉＯ２膜）１０５を形成する。次に、図５
（ｃ）に示すように、シリコン酸化膜１０５上にシリコ
ン窒化膜（Ｓｉ３Ｎ４膜）１０６を成膜する。
エハ１０１を熱酸化し、ＳＯＩ層１０４の表面にシリコ
ン酸化膜（ＳｉＯ２膜）１０５を形成する。次に、図５
（ｃ）に示すように、シリコン酸化膜１０５上にシリコ
ン窒化膜（Ｓｉ３Ｎ４膜）１０６を成膜する。
【０００７】次に、図６（ａ）に示すように、フォトリ
ソグラフィにより、シリコン窒化膜１０６上にフォトレ
ジスト（図示せず）を形成する。このフォトレジストに
は、後の工程でＳＴＩ領域を形成する予定の領域に開口
部が設けられている。そして、このフォトレジストをマ
スクとして、ドライエッチングによりシリコン窒化膜１
０６、シリコン酸化膜１０５、ＳＯＩ層１０４をエッチ
ングして選択的に除去し、溝１０７を形成する。このと
き、溝１０７はＢＯＸ層１０３に到達するように形成す
る。
ソグラフィにより、シリコン窒化膜１０６上にフォトレ
ジスト（図示せず）を形成する。このフォトレジストに
は、後の工程でＳＴＩ領域を形成する予定の領域に開口
部が設けられている。そして、このフォトレジストをマ
スクとして、ドライエッチングによりシリコン窒化膜１
０６、シリコン酸化膜１０５、ＳＯＩ層１０４をエッチ
ングして選択的に除去し、溝１０７を形成する。このと
き、溝１０７はＢＯＸ層１０３に到達するように形成す
る。
【０００８】次に、図６（ｂ）に示すように、ＳＯＩウ
エハ１０１に熱酸化処理を施し、溝１０７の内面におけ
るＢＯＸ層１０３が露出している領域にシリコン酸化膜
１０９を形成する。この処理を丸め酸化という。この丸
め酸化は、前述のドライエッチングによりＳＯＩ層１０
４に導入されたダメージを回復することと、溝１０７の
形状を丸め、溝１０７に電界集中の原因となるような尖
端部が形成されることを防止するために行う。
エハ１０１に熱酸化処理を施し、溝１０７の内面におけ
るＢＯＸ層１０３が露出している領域にシリコン酸化膜
１０９を形成する。この処理を丸め酸化という。この丸
め酸化は、前述のドライエッチングによりＳＯＩ層１０
４に導入されたダメージを回復することと、溝１０７の
形状を丸め、溝１０７に電界集中の原因となるような尖
端部が形成されることを防止するために行う。
【０００９】次に、図６（ｃ）に示すように、プラズマ
ＣＶＤ法（Chemical Vapor Deposition法：化学気相成
長法）により、全面にシリコン酸化膜を成膜する。そし
て、ＣＭＰ（Chemical Mechanical Polishing：化学的
機械研磨）により、溝１０７の内部以外の領域に形成さ
れたシリコン酸化膜を除去し、溝１０７の内部にシリコ
ン酸化膜からなるＳＴＩ領域１１２を形成する。そし
て、ＳＯＩ層１０４におけるＳＴＩ領域１１２により区
画された領域に、ＭＯＳＦＥＴ等の素子を形成し、半導
体集積回路を形成する。
ＣＶＤ法（Chemical Vapor Deposition法：化学気相成
長法）により、全面にシリコン酸化膜を成膜する。そし
て、ＣＭＰ（Chemical Mechanical Polishing：化学的
機械研磨）により、溝１０７の内部以外の領域に形成さ
れたシリコン酸化膜を除去し、溝１０７の内部にシリコ
ン酸化膜からなるＳＴＩ領域１１２を形成する。そし
て、ＳＯＩ層１０４におけるＳＴＩ領域１１２により区
画された領域に、ＭＯＳＦＥＴ等の素子を形成し、半導
体集積回路を形成する。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
従来の技術には、以下に示すような問題点がある。図７
は、上述の従来の製造方法における図６（ｂ）の工程を
より詳細に示す断面図である。図７に示すように、実際
には、丸め酸化に伴い、溝１０７の近傍におけるＢＯＸ
層１０３とＳＯＩ層１０４との間には酸化物１１３が形
成される。これは、酸素が溝１０７の底部からＢＯＸ層
１０３とＳＯＩ層１０４との界面に回り込むことによっ
て起こる。また、溝１０７の底面の中央部には凸部１１
４が形成される。これは、丸め酸化の際に、酸素が溝１
０７の底部のＢＯＸ層１０３を突き抜けてシリコン基板
１０２に到達し、シリコン基板１０２の表面を酸化する
ことにより、シリコン基板１０２の表面に酸化膜１０２
ａが形成され、シリコン基板１０２が局部的に膨張する
ために発生する。なお、前述の図６（ｂ）においては、
酸化物１１３及び凸部１１４は図示を省略されている。
従来の技術には、以下に示すような問題点がある。図７
は、上述の従来の製造方法における図６（ｂ）の工程を
より詳細に示す断面図である。図７に示すように、実際
には、丸め酸化に伴い、溝１０７の近傍におけるＢＯＸ
層１０３とＳＯＩ層１０４との間には酸化物１１３が形
成される。これは、酸素が溝１０７の底部からＢＯＸ層
１０３とＳＯＩ層１０４との界面に回り込むことによっ
て起こる。また、溝１０７の底面の中央部には凸部１１
４が形成される。これは、丸め酸化の際に、酸素が溝１
０７の底部のＢＯＸ層１０３を突き抜けてシリコン基板
１０２に到達し、シリコン基板１０２の表面を酸化する
ことにより、シリコン基板１０２の表面に酸化膜１０２
ａが形成され、シリコン基板１０２が局部的に膨張する
ために発生する。なお、前述の図６（ｂ）においては、
酸化物１１３及び凸部１１４は図示を省略されている。
【００１１】このように、半導体集積回路に酸化膜１１
３及び凸部１１４が形成されると、ＳＯＩ層１０４が撓
んでしまう。ＳＯＩ層１０４が撓むと、ＳＯＩ層１０４
に形成されるトランジスタにおけるチャネル領域下の形
状が歪む。この結果、キャリアの移動度が低下し、この
トランジスタの特性が劣化してしまう。
３及び凸部１１４が形成されると、ＳＯＩ層１０４が撓
んでしまう。ＳＯＩ層１０４が撓むと、ＳＯＩ層１０４
に形成されるトランジスタにおけるチャネル領域下の形
状が歪む。この結果、キャリアの移動度が低下し、この
トランジスタの特性が劣化してしまう。
【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、トランジスタの性能を劣化させることなく
素子分離領域を形成することができるＳＯＩ層に形成さ
れた半導体集積回路及びその製造方法を提供することを
目的とする。
のであって、トランジスタの性能を劣化させることなく
素子分離領域を形成することができるＳＯＩ層に形成さ
れた半導体集積回路及びその製造方法を提供することを
目的とする。
【００１３】
【課題を解決するための手段】本発明に係る半導体集積
回路は、半導体基板と、この半導体基板上に形成された
絶縁膜と、この絶縁膜上に形成された半導体層と、を有
し、この半導体層には絶縁物が埋設され前記絶縁膜に到
達せずその側面に前記半導体層の酸化膜が形成されてい
る第１の溝と、少なくとも１の前記第１の溝の底部に絶
縁物が埋設され前記絶縁膜まで到達した第２の溝とが形
成されていることを特徴とする。
回路は、半導体基板と、この半導体基板上に形成された
絶縁膜と、この絶縁膜上に形成された半導体層と、を有
し、この半導体層には絶縁物が埋設され前記絶縁膜に到
達せずその側面に前記半導体層の酸化膜が形成されてい
る第１の溝と、少なくとも１の前記第１の溝の底部に絶
縁物が埋設され前記絶縁膜まで到達した第２の溝とが形
成されていることを特徴とする。
【００１４】本発明においては、半導体層に絶縁膜まで
到達しない第１の溝を設け、少なくとも１のこの第１の
溝の底部に絶縁膜まで到達した第２の溝を設け、この第
１及び第２の溝に絶縁物を埋設している。これにより、
絶縁膜まで到達するＳＴＩ領域を形成できる。また、第
１の溝の側面に半導体層の酸化膜を形成することによ
り、半導体層のダメージを回復すると共に尖端部をなく
すことができる。更に、第１の溝が絶縁膜まで到達して
いないため、第１の溝の側面に前記半導体層の酸化膜を
形成する際に、絶縁膜と半導体層との間に酸素が回り込
むことを防止でき、絶縁膜と半導体層との間に酸化物が
形成されることを防止できる。また、酸素が絶縁膜を突
き抜けて半導体基板に到達することを抑制でき、半導体
基板の表面が酸化されて半導体基板が膨張することを抑
制できる。このため、この半導体層においてキャリアの
移動度が低下することを防止でき、この半導体層に特性
が優れたトランジスタを形成することができる。
到達しない第１の溝を設け、少なくとも１のこの第１の
溝の底部に絶縁膜まで到達した第２の溝を設け、この第
１及び第２の溝に絶縁物を埋設している。これにより、
絶縁膜まで到達するＳＴＩ領域を形成できる。また、第
１の溝の側面に半導体層の酸化膜を形成することによ
り、半導体層のダメージを回復すると共に尖端部をなく
すことができる。更に、第１の溝が絶縁膜まで到達して
いないため、第１の溝の側面に前記半導体層の酸化膜を
形成する際に、絶縁膜と半導体層との間に酸素が回り込
むことを防止でき、絶縁膜と半導体層との間に酸化物が
形成されることを防止できる。また、酸素が絶縁膜を突
き抜けて半導体基板に到達することを抑制でき、半導体
基板の表面が酸化されて半導体基板が膨張することを抑
制できる。このため、この半導体層においてキャリアの
移動度が低下することを防止でき、この半導体層に特性
が優れたトランジスタを形成することができる。
【００１５】本発明に係る半導体集積回路の製造方法
は、半導体基板上に絶縁膜を形成する工程と、この絶縁
膜上に半導体層を形成する工程と、この半導体層の表層
に前記絶縁膜まで到達しない第１の溝を形成する工程
と、前記半導体層における前記第１の溝の内面を酸化す
る工程と、少なくとも１の前記第１の溝の底部に前記絶
縁膜まで到達する第２の溝を形成する工程と、前記第１
及び第２の溝に絶縁物を埋め込んで素子分離領域を形成
する工程と、を有することを特徴とする。
は、半導体基板上に絶縁膜を形成する工程と、この絶縁
膜上に半導体層を形成する工程と、この半導体層の表層
に前記絶縁膜まで到達しない第１の溝を形成する工程
と、前記半導体層における前記第１の溝の内面を酸化す
る工程と、少なくとも１の前記第１の溝の底部に前記絶
縁膜まで到達する第２の溝を形成する工程と、前記第１
及び第２の溝に絶縁物を埋め込んで素子分離領域を形成
する工程と、を有することを特徴とする。
【００１６】本発明においては、第１の溝を絶縁膜に到
達しないように形成し、その後、半導体層における第１
の溝の内面を酸化する。その後、少なくとも１の第１の
溝の底部に、絶縁膜まで到達する第２の溝を形成する。
このため、第１の溝の内面の酸化に際して、絶縁膜と半
導体層との間に酸素が回り込むことを防止できるため、
絶縁膜と半導体層との間に酸化物が形成されることを防
止できる。また、酸素が絶縁膜を突き抜けて半導体基板
に到達することを抑制できるため、半導体基板の表面が
酸化されて半導体基板が膨張し、第１の溝の底部に凸部
が形成されることを抑制できる。これにより、前記酸化
膜の形成に伴って、半導体層が撓むことが防止できる。
この結果、この半導体層においてキャリアの移動度が低
下することを防止でき、この半導体層に形成されるトラ
ンジスタの特性が劣化することを防止できる。
達しないように形成し、その後、半導体層における第１
の溝の内面を酸化する。その後、少なくとも１の第１の
溝の底部に、絶縁膜まで到達する第２の溝を形成する。
このため、第１の溝の内面の酸化に際して、絶縁膜と半
導体層との間に酸素が回り込むことを防止できるため、
絶縁膜と半導体層との間に酸化物が形成されることを防
止できる。また、酸素が絶縁膜を突き抜けて半導体基板
に到達することを抑制できるため、半導体基板の表面が
酸化されて半導体基板が膨張し、第１の溝の底部に凸部
が形成されることを抑制できる。これにより、前記酸化
膜の形成に伴って、半導体層が撓むことが防止できる。
この結果、この半導体層においてキャリアの移動度が低
下することを防止でき、この半導体層に形成されるトラ
ンジスタの特性が劣化することを防止できる。
【００１７】また、一部の前記第１の溝の底部にのみ前
記第２の溝を形成し、残りの前記第１の溝の底部には前
記第２の溝を形成しないようにしてもよい。これによ
り、前記一部の第１の溝に絶縁膜まで到達する素子分離
領域を形成し、前記残りの第１の溝に絶縁膜に到達しな
い素子分離領域を形成することができる。即ち、同一工
程にて、絶縁膜に到達する素子分離領域と到達しない素
子分離領域とを作り分けることができる。
記第２の溝を形成し、残りの前記第１の溝の底部には前
記第２の溝を形成しないようにしてもよい。これによ
り、前記一部の第１の溝に絶縁膜まで到達する素子分離
領域を形成し、前記残りの第１の溝に絶縁膜に到達しな
い素子分離領域を形成することができる。即ち、同一工
程にて、絶縁膜に到達する素子分離領域と到達しない素
子分離領域とを作り分けることができる。
【００１８】更に、前記第２の溝を形成する工程は、前
記半導体層上に少なくとも１の前記第１の溝の底部に相
当する領域に開口部を有するフォトレジストを形成する
工程と、このフォトレジストをマスクとしてエッチング
を行い、前記少なくとも１の第１の溝の底部に位置する
前記半導体層を選択的に除去する工程と、を有していて
もよい。これにより、第１の溝の底部以外の部分に損傷
を与えることなく、第２の溝を形成することができる。
なお、このとき、前記フォトレジストにおいて、一部の
第１の溝に相当する領域のみに開口部を設けることによ
り、第１の溝のうち、その底部に第２の溝を形成する溝
を選ぶことができる。これにより、絶縁膜まで到達する
素子分離領域と、絶縁膜まで到達しない素子分離絶縁膜
とを作り分けることができる。
記半導体層上に少なくとも１の前記第１の溝の底部に相
当する領域に開口部を有するフォトレジストを形成する
工程と、このフォトレジストをマスクとしてエッチング
を行い、前記少なくとも１の第１の溝の底部に位置する
前記半導体層を選択的に除去する工程と、を有していて
もよい。これにより、第１の溝の底部以外の部分に損傷
を与えることなく、第２の溝を形成することができる。
なお、このとき、前記フォトレジストにおいて、一部の
第１の溝に相当する領域のみに開口部を設けることによ
り、第１の溝のうち、その底部に第２の溝を形成する溝
を選ぶことができる。これにより、絶縁膜まで到達する
素子分離領域と、絶縁膜まで到達しない素子分離絶縁膜
とを作り分けることができる。
【００１９】又は、前記第１の溝を形成する工程は、前
記半導体層上に第１のフォトレジストを形成する工程
と、この第１のフォトレジストをマスクとしてエッチン
グを行い、前記半導体層を選択的に除去する工程と、前
記第１のフォトレジストを除去する工程と、を有し、前
記第２の溝を形成する工程は、前記第１のフォトレジス
トと同じパターンにパターニングされた第２のフォトレ
ジストを形成する工程と、この第２のフォトレジストを
マスクとしてエッチングを行い、前記第１の溝の底部に
位置する前記半導体層を選択的に除去する工程と、を有
していてもよい。これにより、第１のフォトレジストと
第２のフォトレジストとを同じマスクを使用して形成す
ることができ、半導体集積回路の製造コストを低減する
ことができる。
記半導体層上に第１のフォトレジストを形成する工程
と、この第１のフォトレジストをマスクとしてエッチン
グを行い、前記半導体層を選択的に除去する工程と、前
記第１のフォトレジストを除去する工程と、を有し、前
記第２の溝を形成する工程は、前記第１のフォトレジス
トと同じパターンにパターニングされた第２のフォトレ
ジストを形成する工程と、この第２のフォトレジストを
マスクとしてエッチングを行い、前記第１の溝の底部に
位置する前記半導体層を選択的に除去する工程と、を有
していてもよい。これにより、第１のフォトレジストと
第２のフォトレジストとを同じマスクを使用して形成す
ることができ、半導体集積回路の製造コストを低減する
ことができる。
【００２０】又は、前記第２の溝を形成する工程は、前
記第１の溝の側面を覆う側壁を形成する工程と、この側
壁をマスクとしてエッチングを行い、前記第１の溝の底
部に位置する前記半導体層を選択的に除去する工程と、
を有していてもよく、前記側壁を形成する工程は、前記
半導体層上の全面に窒化膜を形成する工程と、この窒化
膜をエッチバックして前記第１の溝の側面に前記窒化膜
を残すと共に、前記第１の溝の側面を除く領域に形成さ
れた前記窒化膜を除去する工程と、を有していてもよ
い。これにより、第２の溝を形成する際にフォトレジス
トを形成する必要がなく、第２の溝を第１の溝に対して
セルフアライン的に形成することができる。このため、
フォトレジストをパターニングできないような微細な素
子分離領域を形成することができる。
記第１の溝の側面を覆う側壁を形成する工程と、この側
壁をマスクとしてエッチングを行い、前記第１の溝の底
部に位置する前記半導体層を選択的に除去する工程と、
を有していてもよく、前記側壁を形成する工程は、前記
半導体層上の全面に窒化膜を形成する工程と、この窒化
膜をエッチバックして前記第１の溝の側面に前記窒化膜
を残すと共に、前記第１の溝の側面を除く領域に形成さ
れた前記窒化膜を除去する工程と、を有していてもよ
い。これにより、第２の溝を形成する際にフォトレジス
トを形成する必要がなく、第２の溝を第１の溝に対して
セルフアライン的に形成することができる。このため、
フォトレジストをパターニングできないような微細な素
子分離領域を形成することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。先ず、本発明の
第１の実施例について説明する。図２（ｃ）は本実施例
に係る半導体集積回路を示す断面図である。図２（ｃ）
に示すように、本実施例の半導体集積回路においては、
シリコン基板２上にＢＯＸ層３が設けられ、ＢＯＸ層３
上にはＳＯＩ層４が設けられ、ＳＯＩ層４上にはシリコ
ン酸化膜５及びシリコン窒化膜６が設けられている。ま
た、シリコン窒化膜６、シリコン酸化膜５及びＳＯＩ層
４にはＢＯＸ層３に到達しない溝７が形成されており、
溝７にはＳＴＩ領域１２が埋設されており、溝７の側面
にはシリコン酸化膜９が形成されている。更に、溝７の
底部にはＢＯＸ層３に到達する溝１１が形成されてお
り、溝１１にはＳＴＩ領域１２が埋設されている。な
お、溝１１の側面にはシリコン酸化膜９が形成されてい
ない。更にまた、ＳＯＩ層４におけるＳＴＩ領域１２に
より区画された領域には、ＭＯＳＦＥＴ等の素子（図示
せず）が形成されている。
付の図面を参照して具体的に説明する。先ず、本発明の
第１の実施例について説明する。図２（ｃ）は本実施例
に係る半導体集積回路を示す断面図である。図２（ｃ）
に示すように、本実施例の半導体集積回路においては、
シリコン基板２上にＢＯＸ層３が設けられ、ＢＯＸ層３
上にはＳＯＩ層４が設けられ、ＳＯＩ層４上にはシリコ
ン酸化膜５及びシリコン窒化膜６が設けられている。ま
た、シリコン窒化膜６、シリコン酸化膜５及びＳＯＩ層
４にはＢＯＸ層３に到達しない溝７が形成されており、
溝７にはＳＴＩ領域１２が埋設されており、溝７の側面
にはシリコン酸化膜９が形成されている。更に、溝７の
底部にはＢＯＸ層３に到達する溝１１が形成されてお
り、溝１１にはＳＴＩ領域１２が埋設されている。な
お、溝１１の側面にはシリコン酸化膜９が形成されてい
ない。更にまた、ＳＯＩ層４におけるＳＴＩ領域１２に
より区画された領域には、ＭＯＳＦＥＴ等の素子（図示
せず）が形成されている。
【００２２】図１（ａ）乃至（ｃ）及び図２（ａ）乃至
（ｃ）は、本実施例に係る半導体集積回路の製造方法を
その工程順に示す断面図である。先ず、図１（ａ）に示
すように、シリコン基板２上にＢＯＸ層３及びＳＯＩ層
４が形成されたＳＯＩウエハ１を用意し、ＳＯＩ層４の
表面に熱酸化処理によりシリコン酸化膜（ＳｉＯ２膜）
５を形成し、次いで、ＣＶＤによりシリコン窒化膜（Ｓ
ｉ３Ｎ４膜）６を成膜する。ＳＯＩ層４の厚さは例えば
５０乃至３００ｎｍであり、シリコン酸化膜５の厚さは
例えば３乃至２０ｎｍであり、シリコン窒化膜６の厚さ
は例えば５０乃至２００ｎｍである。
（ｃ）は、本実施例に係る半導体集積回路の製造方法を
その工程順に示す断面図である。先ず、図１（ａ）に示
すように、シリコン基板２上にＢＯＸ層３及びＳＯＩ層
４が形成されたＳＯＩウエハ１を用意し、ＳＯＩ層４の
表面に熱酸化処理によりシリコン酸化膜（ＳｉＯ２膜）
５を形成し、次いで、ＣＶＤによりシリコン窒化膜（Ｓ
ｉ３Ｎ４膜）６を成膜する。ＳＯＩ層４の厚さは例えば
５０乃至３００ｎｍであり、シリコン酸化膜５の厚さは
例えば３乃至２０ｎｍであり、シリコン窒化膜６の厚さ
は例えば５０乃至２００ｎｍである。
【００２３】次に、図１（ｂ）に示すように、フォトリ
ソグラフィにより、シリコン窒化膜６上にフォトレジス
ト８を形成し、このフォトレジスト８に、後の工程にお
いてＳＴＩ領域を形成する予定の領域に開口部８ａを形
成する。そして、このフォトレジスト８をマスクとし
て、ドライエッチングによりシリコン窒化膜６、シリコ
ン酸化膜５、ＳＯＩ層４をエッチングして選択的に除去
し、溝７を形成する。このとき、シリコン窒化膜６及び
シリコン酸化膜５をドライエッチングする際には、エッ
チングガスとして例えばＣＦ４を使用し、ガス圧力は例
えば０．７乃至６．７Ｐａとし、ＳＯＩ層４をドライエ
ッチングする際には、エッチングガスとして例えばＣｌ
２とＯ２との混合ガスを使用し、ガス圧力は例えば１乃
至１０Ｐａとする。なお、このドライエッチングはＳＯ
Ｉ層４の途中で止め、溝７がＢＯＸ層３に到達しないよ
うにする。このとき、溝７の底部におけるＳＯＩ層４の
厚さは例えば３０乃至２５０ｎｍとする。そして、フォ
トレジスト８を除去する。
ソグラフィにより、シリコン窒化膜６上にフォトレジス
ト８を形成し、このフォトレジスト８に、後の工程にお
いてＳＴＩ領域を形成する予定の領域に開口部８ａを形
成する。そして、このフォトレジスト８をマスクとし
て、ドライエッチングによりシリコン窒化膜６、シリコ
ン酸化膜５、ＳＯＩ層４をエッチングして選択的に除去
し、溝７を形成する。このとき、シリコン窒化膜６及び
シリコン酸化膜５をドライエッチングする際には、エッ
チングガスとして例えばＣＦ４を使用し、ガス圧力は例
えば０．７乃至６．７Ｐａとし、ＳＯＩ層４をドライエ
ッチングする際には、エッチングガスとして例えばＣｌ
２とＯ２との混合ガスを使用し、ガス圧力は例えば１乃
至１０Ｐａとする。なお、このドライエッチングはＳＯ
Ｉ層４の途中で止め、溝７がＢＯＸ層３に到達しないよ
うにする。このとき、溝７の底部におけるＳＯＩ層４の
厚さは例えば３０乃至２５０ｎｍとする。そして、フォ
トレジスト８を除去する。
【００２４】次に、図１（ｃ）に示すように、ＳＯＩウ
エハ１に熱酸化処理を施し、丸め酸化を行う。この熱酸
化処理は、例えばガス組成がＨ２−Ｏ２、圧力が常圧、
温度が８００乃至１１００℃の雰囲気中に５乃至３０分
間保持することにより行う。これにより、ＳＯＩ層４に
おける溝７の底面及び側面に相当する領域を酸化し、こ
の領域にシリコン酸化膜９を形成する。シリコン酸化膜
９の膜厚は、溝７の側面及び底面の双方においては例え
ば５乃至３０ｎｍである。
エハ１に熱酸化処理を施し、丸め酸化を行う。この熱酸
化処理は、例えばガス組成がＨ２−Ｏ２、圧力が常圧、
温度が８００乃至１１００℃の雰囲気中に５乃至３０分
間保持することにより行う。これにより、ＳＯＩ層４に
おける溝７の底面及び側面に相当する領域を酸化し、こ
の領域にシリコン酸化膜９を形成する。シリコン酸化膜
９の膜厚は、溝７の側面及び底面の双方においては例え
ば５乃至３０ｎｍである。
【００２５】次に、図２（ａ）に示すように、シリコン
窒化膜６上にフォトレジスト１０を形成する。そして、
フォトリソグラフィによりこのフォトレジスト１０にお
ける少なくとも１の溝７の底部に相当する領域に開口部
１０ａを形成する。即ち、ＢＯＸ層３の表面に垂直な方
向から見て、開口部１０ａは溝７の内部に位置するよう
に形成する。
窒化膜６上にフォトレジスト１０を形成する。そして、
フォトリソグラフィによりこのフォトレジスト１０にお
ける少なくとも１の溝７の底部に相当する領域に開口部
１０ａを形成する。即ち、ＢＯＸ層３の表面に垂直な方
向から見て、開口部１０ａは溝７の内部に位置するよう
に形成する。
【００２６】次に、図２（ｂ）に示すように、フォトレ
ジスト１０（図２（ａ）参照）をマスクとして、溝７の
底部に位置するＳＯＩ層４をエッチングして選択的に除
去し、ＢＯＸ層３まで到達する溝１１を形成する。この
ドライエッチングは、エッチングガスとして例えばＨＢ
ｒＯ２を使用し、このガスの圧力は例えば０．５乃至３
０Ｐａとする。その後、フォトレジスト１０を除去す
る。
ジスト１０（図２（ａ）参照）をマスクとして、溝７の
底部に位置するＳＯＩ層４をエッチングして選択的に除
去し、ＢＯＸ層３まで到達する溝１１を形成する。この
ドライエッチングは、エッチングガスとして例えばＨＢ
ｒＯ２を使用し、このガスの圧力は例えば０．５乃至３
０Ｐａとする。その後、フォトレジスト１０を除去す
る。
【００２７】次に、図２（ｃ）に示すように、プラズマ
ＣＶＤ法により、ＳＯＩウエハ１上の全面にシリコン酸
化膜（図示せず）を成膜する。このとき、溝７及び１１
の内部にもシリコン酸化膜を埋め込む。そして、ＣＭＰ
により、溝７及び溝１１の内部以外の領域に形成された
シリコン酸化膜を除去し、溝７及び１１の内部にシリコ
ン酸化膜からなるＳＴＩ領域１２を形成する。このＳＴ
Ｉ領域１２の下面はＢＯＸ層３の上面に接する。そし
て、ＳＯＩ層４におけるＳＴＩ領域１２により区画され
た領域に、ＭＯＳＦＥＴ等の素子を形成し、半導体集積
回路を形成する。
ＣＶＤ法により、ＳＯＩウエハ１上の全面にシリコン酸
化膜（図示せず）を成膜する。このとき、溝７及び１１
の内部にもシリコン酸化膜を埋め込む。そして、ＣＭＰ
により、溝７及び溝１１の内部以外の領域に形成された
シリコン酸化膜を除去し、溝７及び１１の内部にシリコ
ン酸化膜からなるＳＴＩ領域１２を形成する。このＳＴ
Ｉ領域１２の下面はＢＯＸ層３の上面に接する。そし
て、ＳＯＩ層４におけるＳＴＩ領域１２により区画され
た領域に、ＭＯＳＦＥＴ等の素子を形成し、半導体集積
回路を形成する。
【００２８】なお、上述の工程において、２回目のドラ
イエッチングにより溝１１を形成した後には、丸め酸化
は行わなくてもよいが、軽く丸め酸化を行って、厚さが
例えば１乃至１５ｎｍ程度のシリコン酸化膜を形成して
もよい。また、溝１１を形成した後に、ブランソン（ア
ンモニア化水）等により洗浄処理を行ってもよい。
イエッチングにより溝１１を形成した後には、丸め酸化
は行わなくてもよいが、軽く丸め酸化を行って、厚さが
例えば１乃至１５ｎｍ程度のシリコン酸化膜を形成して
もよい。また、溝１１を形成した後に、ブランソン（ア
ンモニア化水）等により洗浄処理を行ってもよい。
【００２９】また、図２（ａ）に示す工程において、フ
ォトレジスト１０の開口部１０ａを一部の溝７に相当す
る領域のみに形成してもよい。これにより、図２（ｂ）
に示す工程において、この一部の溝７の底部のみに溝１
１を形成し、残りの溝７の底部には溝１１を形成しない
ようにすることができる。この結果、ＢＯＸ層３まで到
達する溝とＢＯＸ層３まで到達しない溝との双方を形成
することができ、同一工程においてＢＯＸ層３まで到達
するＳＴＩ領域とＢＯＸ層３まで到達しないＳＴＩ領域
とを作り分けることができる。
ォトレジスト１０の開口部１０ａを一部の溝７に相当す
る領域のみに形成してもよい。これにより、図２（ｂ）
に示す工程において、この一部の溝７の底部のみに溝１
１を形成し、残りの溝７の底部には溝１１を形成しない
ようにすることができる。この結果、ＢＯＸ層３まで到
達する溝とＢＯＸ層３まで到達しない溝との双方を形成
することができ、同一工程においてＢＯＸ層３まで到達
するＳＴＩ領域とＢＯＸ層３まで到達しないＳＴＩ領域
とを作り分けることができる。
【００３０】本実施例においては、図１（ｂ）に示す工
程において、溝７をＢＯＸ層３に到達しないように形成
する。このため、図１（ｃ）に示す工程において丸め酸
化を行う際に、ＢＯＸ層３とＳＯＩ層４との界面に酸素
が回り込むことがなく、図７に示すような酸化物１１３
が生成されない。また、丸め酸化を行う際に、溝７の底
部にＳＯＩ層４が残存しているため、酸素がＢＯＸ層３
を突き抜けてシリコン基板２に到達することを抑制で
き、図７に示すような凸部１１４が形成されることを抑
制できる。このため、丸め酸化に伴ってＳＯＩ層４が撓
むことを防止でき、ＳＯＩ層４に形成されるトランジス
タにおいてキャリアの移動度が低下することを防止でき
る。この結果、このトランジスタの特性が劣化すること
を防止できる。
程において、溝７をＢＯＸ層３に到達しないように形成
する。このため、図１（ｃ）に示す工程において丸め酸
化を行う際に、ＢＯＸ層３とＳＯＩ層４との界面に酸素
が回り込むことがなく、図７に示すような酸化物１１３
が生成されない。また、丸め酸化を行う際に、溝７の底
部にＳＯＩ層４が残存しているため、酸素がＢＯＸ層３
を突き抜けてシリコン基板２に到達することを抑制で
き、図７に示すような凸部１１４が形成されることを抑
制できる。このため、丸め酸化に伴ってＳＯＩ層４が撓
むことを防止でき、ＳＯＩ層４に形成されるトランジス
タにおいてキャリアの移動度が低下することを防止でき
る。この結果、このトランジスタの特性が劣化すること
を防止できる。
【００３１】次に、本発明の第２の実施例について説明
する。図３は、本実施例に係る半導体集積回路の製造方
法を示す断面図である。本実施例に係る半導体集積回路
の構成は、前述の第１の実施例に係る半導体集積回路の
構成と同様である。先ず、前述の第１の実施例における
図１（ａ）及び（ｃ）に示す工程と同様の工程により、
ＳＯＩウエハ１上にシリコン酸化膜５及びシリコン窒化
膜６を形成し、フォトレジスト８をマスクとして溝７を
形成し、その後、丸め酸化を行って溝７の内面を酸化し
て、シリコン酸化膜９を形成する。
する。図３は、本実施例に係る半導体集積回路の製造方
法を示す断面図である。本実施例に係る半導体集積回路
の構成は、前述の第１の実施例に係る半導体集積回路の
構成と同様である。先ず、前述の第１の実施例における
図１（ａ）及び（ｃ）に示す工程と同様の工程により、
ＳＯＩウエハ１上にシリコン酸化膜５及びシリコン窒化
膜６を形成し、フォトレジスト８をマスクとして溝７を
形成し、その後、丸め酸化を行って溝７の内面を酸化し
て、シリコン酸化膜９を形成する。
【００３２】次に、図３に示すように、シリコン窒化膜
６上に、フォトレジスト８（図１（ｂ）参照）と同じパ
ターンにパターニングされたフォトレジスト１５を形成
する。このフォトレジスト１５にはフォトレジスト８の
開口部８ａ（図１（ｂ）参照）と同じ位置に開口部１５
ａが形成されている。そして、このフォトレジスト１５
をマスクとして、エッチングを行う。これにより、溝７
の底部に位置するシリコン酸化膜９及びＳＯＩ層４を選
択的に除去し、ＢＯＸ層３まで到達する溝１１を形成す
る。このとき、シリコン酸化膜９をドライエッチングす
る際には、エッチングガスとして例えばＣＦ４を使用
し、ガス圧力は例えば０．５乃至１０Ｐａとし、ＳＯＩ
層４をドライエッチングする際には、エッチングガスと
して例えばＣｌ２とＯ２との混合ガスを使用し、ガス圧
力は例えば１乃至１０Ｐａとする。なお、このエッチン
グにおいては、シリコン酸化膜９における溝７の底面に
形成された部分が選択的にエッチングされるため、溝７
の側面に形成された部分がこのエッチングによって完全
に除去されることはない。その後、フォトレジスト１５
を除去する。
６上に、フォトレジスト８（図１（ｂ）参照）と同じパ
ターンにパターニングされたフォトレジスト１５を形成
する。このフォトレジスト１５にはフォトレジスト８の
開口部８ａ（図１（ｂ）参照）と同じ位置に開口部１５
ａが形成されている。そして、このフォトレジスト１５
をマスクとして、エッチングを行う。これにより、溝７
の底部に位置するシリコン酸化膜９及びＳＯＩ層４を選
択的に除去し、ＢＯＸ層３まで到達する溝１１を形成す
る。このとき、シリコン酸化膜９をドライエッチングす
る際には、エッチングガスとして例えばＣＦ４を使用
し、ガス圧力は例えば０．５乃至１０Ｐａとし、ＳＯＩ
層４をドライエッチングする際には、エッチングガスと
して例えばＣｌ２とＯ２との混合ガスを使用し、ガス圧
力は例えば１乃至１０Ｐａとする。なお、このエッチン
グにおいては、シリコン酸化膜９における溝７の底面に
形成された部分が選択的にエッチングされるため、溝７
の側面に形成された部分がこのエッチングによって完全
に除去されることはない。その後、フォトレジスト１５
を除去する。
【００３３】次いで、図２（ｃ）に示すように、前述の
第１の実施例と同様な方法によりＳＴＩ領域１２を形成
する。そして、ＳＯＩ層４におけるＳＴＩ領域１２によ
り区画された領域に、ＭＯＳＦＥＴ等の素子を形成し、
半導体集積回路を形成する。
第１の実施例と同様な方法によりＳＴＩ領域１２を形成
する。そして、ＳＯＩ層４におけるＳＴＩ領域１２によ
り区画された領域に、ＭＯＳＦＥＴ等の素子を形成し、
半導体集積回路を形成する。
【００３４】本実施例においては、前述の第１の実施例
の効果に加えて、２回目のエッチングに使用するフォト
レジスト１５を、１回目のエッチングに使用するフォト
レジスト８と同じマスクにより形成することができると
いう効果がある。これにより、１枚のマスクによりＳＴ
Ｉ領域１２を形成することができ、半導体集積回路の製
造コストを低減することができる。
の効果に加えて、２回目のエッチングに使用するフォト
レジスト１５を、１回目のエッチングに使用するフォト
レジスト８と同じマスクにより形成することができると
いう効果がある。これにより、１枚のマスクによりＳＴ
Ｉ領域１２を形成することができ、半導体集積回路の製
造コストを低減することができる。
【００３５】次に、本発明の第３の実施例について説明
する。図４（ａ）乃至（ｃ）は本実施例に係る半導体集
積回路の製造方法をその工程順に示す断面図である。本
実施例に係る半導体集積回路の構成は、前述の第１の実
施例に係る半導体集積回路の構成と同様である。先ず、
前述の第１の実施例における図１（ａ）及び（ｃ）に示
す工程と同様の工程により、ＳＯＩウエハ１上にシリコ
ン酸化膜５及びシリコン窒化膜６を形成し、フォトレジ
スト８をマスクとして溝７を形成し、その後、丸め酸化
を行って溝７の内面にシリコン酸化膜９を形成する。
する。図４（ａ）乃至（ｃ）は本実施例に係る半導体集
積回路の製造方法をその工程順に示す断面図である。本
実施例に係る半導体集積回路の構成は、前述の第１の実
施例に係る半導体集積回路の構成と同様である。先ず、
前述の第１の実施例における図１（ａ）及び（ｃ）に示
す工程と同様の工程により、ＳＯＩウエハ１上にシリコ
ン酸化膜５及びシリコン窒化膜６を形成し、フォトレジ
スト８をマスクとして溝７を形成し、その後、丸め酸化
を行って溝７の内面にシリコン酸化膜９を形成する。
【００３６】次に、図４（ａ）に示すように、全面にシ
リコン窒化膜（ＳｉＮ膜）１６ａをＣＶＤにより成膜す
る。このとき、シリコン窒化膜１６ａの成膜条件は、例
えば、温度を６５０乃至７５０℃、原料ガスをＮＨ３−
ＳｉＨ２Ｃｌ２、圧力を１０乃至１４０Ｐａとし、膜厚
は例えば１０乃至１００ｎｍとする。
リコン窒化膜（ＳｉＮ膜）１６ａをＣＶＤにより成膜す
る。このとき、シリコン窒化膜１６ａの成膜条件は、例
えば、温度を６５０乃至７５０℃、原料ガスをＮＨ３−
ＳｉＨ２Ｃｌ２、圧力を１０乃至１４０Ｐａとし、膜厚
は例えば１０乃至１００ｎｍとする。
【００３７】次に、図４（ｂ）に示すように、エッチン
グガスが例えばＣＦ４、圧力が例えば０．５乃至１０Ｐ
ａの条件でエッチバックを行い、シリコン窒化膜１６ａ
における溝７の側面以外の領域に形成された部分を除去
し、溝７の側面に形成された部分を残す。これにより、
溝７の側面にＳｉＮからなる側壁１６を形成する。この
とき、側壁１６の厚さは、例えば１０乃至５０ｎｍとな
る。
グガスが例えばＣＦ４、圧力が例えば０．５乃至１０Ｐ
ａの条件でエッチバックを行い、シリコン窒化膜１６ａ
における溝７の側面以外の領域に形成された部分を除去
し、溝７の側面に形成された部分を残す。これにより、
溝７の側面にＳｉＮからなる側壁１６を形成する。この
とき、側壁１６の厚さは、例えば１０乃至５０ｎｍとな
る。
【００３８】次に、図４（ｃ）に示すように、シリコン
窒化膜６及び側壁１６（図４（ｂ）参照）をマスクとし
てエッチングを行う。このとき、エッチングガスには例
えばＨＢｒＯ２を使用し、圧力は例えば０．５乃至３０
Ｐａとする。これにより、溝７の底部に位置するシリコ
ン酸化膜９及びＳＯＩ層４を選択的に除去し、ＢＯＸ層
３まで到達する溝１１を形成する。次に、ウエットエッ
チングにより、側壁１６を除去する。このとき、エッチ
ング液には例えばリン酸を使用する。なお、この側壁１
６を除去する工程は省略してもよい。
窒化膜６及び側壁１６（図４（ｂ）参照）をマスクとし
てエッチングを行う。このとき、エッチングガスには例
えばＨＢｒＯ２を使用し、圧力は例えば０．５乃至３０
Ｐａとする。これにより、溝７の底部に位置するシリコ
ン酸化膜９及びＳＯＩ層４を選択的に除去し、ＢＯＸ層
３まで到達する溝１１を形成する。次に、ウエットエッ
チングにより、側壁１６を除去する。このとき、エッチ
ング液には例えばリン酸を使用する。なお、この側壁１
６を除去する工程は省略してもよい。
【００３９】次いで、図２（ｃ）に示すように、前述の
第１の実施例と同様な方法によりＳＴＩ領域１２を形成
する。そして、ＳＯＩ層４におけるＳＴＩ領域１２によ
り区画された領域に、ＭＯＳＦＥＴ等の素子を形成し、
半導体集積回路を形成する。
第１の実施例と同様な方法によりＳＴＩ領域１２を形成
する。そして、ＳＯＩ層４におけるＳＴＩ領域１２によ
り区画された領域に、ＭＯＳＦＥＴ等の素子を形成し、
半導体集積回路を形成する。
【００４０】なお、図４（ｃ）に示す工程において、溝
１１を形成するためのエッチングを行う前に、フォトレ
ジスト（図示せず）を形成してパターニングし、一部の
溝７のみを露出させ、残りの溝７をこのフォトレジスト
により覆うようにしてもよい。これにより、露出させた
一部の溝７の底部のみに溝１１を形成することができ、
残りの溝７の底部には溝１１を形成しないようにするこ
とができる。この結果、ＢＯＸ層３まで到達する溝とＢ
ＯＸ層３まで到達しない溝との双方を形成することがで
き、同一工程においてＢＯＸ層３まで到達するＳＴＩ領
域とＢＯＸ層３まで到達しないＳＴＩ領域とを作り分け
ることができる。
１１を形成するためのエッチングを行う前に、フォトレ
ジスト（図示せず）を形成してパターニングし、一部の
溝７のみを露出させ、残りの溝７をこのフォトレジスト
により覆うようにしてもよい。これにより、露出させた
一部の溝７の底部のみに溝１１を形成することができ、
残りの溝７の底部には溝１１を形成しないようにするこ
とができる。この結果、ＢＯＸ層３まで到達する溝とＢ
ＯＸ層３まで到達しない溝との双方を形成することがで
き、同一工程においてＢＯＸ層３まで到達するＳＴＩ領
域とＢＯＸ層３まで到達しないＳＴＩ領域とを作り分け
ることができる。
【００４１】本実施例においては、前述の第１の実施例
の効果に加えて、以下に示す効果がある。即ち、本実施
例においては、２回目のエッチングにおいて、新たにフ
ォトレジストを形成せずに、側壁１６をマスクとしてエ
ッチングを行う。このとき、側壁１６は溝７の側面に形
成されるため、２回目のエッチングを１回目のエッチン
グに対してセルフアライン的に行うことができる。この
ため、フォトレジストをパターニングできないような微
細なＳＴＩ領域を形成することができ、半導体集積回路
の微細化に対応することができる。
の効果に加えて、以下に示す効果がある。即ち、本実施
例においては、２回目のエッチングにおいて、新たにフ
ォトレジストを形成せずに、側壁１６をマスクとしてエ
ッチングを行う。このとき、側壁１６は溝７の側面に形
成されるため、２回目のエッチングを１回目のエッチン
グに対してセルフアライン的に行うことができる。この
ため、フォトレジストをパターニングできないような微
細なＳＴＩ領域を形成することができ、半導体集積回路
の微細化に対応することができる。
【００４２】
【発明の効果】以上詳述したように、本発明によれば、
第１の溝を絶縁膜に到達しないように形成し、その後、
半導体層における第１の溝の内面を酸化するため、この
酸化膜の形成に際して、絶縁膜と半導体層との間に酸素
が回り込むことを防止できると共に、酸素が絶縁膜を突
き抜けて半導体基板に到達することを抑制できる。この
ため、絶縁膜と半導体層との間に酸化物が形成されるこ
とを防止できると共に、第１の溝の底部に凸部が形成さ
れることを防止できる。この結果、半導体層に形成され
たトランジスタの特性を劣化させることなく、素子分離
領域を形成することができる。
第１の溝を絶縁膜に到達しないように形成し、その後、
半導体層における第１の溝の内面を酸化するため、この
酸化膜の形成に際して、絶縁膜と半導体層との間に酸素
が回り込むことを防止できると共に、酸素が絶縁膜を突
き抜けて半導体基板に到達することを抑制できる。この
ため、絶縁膜と半導体層との間に酸化物が形成されるこ
とを防止できると共に、第１の溝の底部に凸部が形成さ
れることを防止できる。この結果、半導体層に形成され
たトランジスタの特性を劣化させることなく、素子分離
領域を形成することができる。
【図１】（ａ）乃至（ｃ）は、本発明の第１の実施例に
係る半導体集積回路の製造方法をその工程順に示す断面
図である。
係る半導体集積回路の製造方法をその工程順に示す断面
図である。
【図２】（ａ）乃至（ｃ）は、本実施例に係る半導体集
積回路の製造方法をその工程順に示す断面図であり、図
１の次の工程を示す。
積回路の製造方法をその工程順に示す断面図であり、図
１の次の工程を示す。
【図３】本発明の第２の実施例に係る半導体集積回路の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図４】（ａ）乃至（ｃ）は本発明の第３の実施例に係
る半導体集積回路の製造方法をその工程順に示す断面図
である。
る半導体集積回路の製造方法をその工程順に示す断面図
である。
【図５】（ａ）乃至（ｃ）は、従来の半導体集積回路の
製造方法をその工程順に示す断面図である。
製造方法をその工程順に示す断面図である。
【図６】（ａ）乃至（ｃ）は、従来の半導体集積回路の
製造方法をその工程順に示す断面図であり、図５の次の
工程を示す。
製造方法をその工程順に示す断面図であり、図５の次の
工程を示す。
【図７】この従来の製造方法における図６（ｂ）に示す
工程をより詳細に示す断面図である。
工程をより詳細に示す断面図である。
１；ＳＯＩウエハ
２；シリコン基板
３；ＢＯＸ層
４；ＳＯＩ層
５；シリコン酸化膜（ＳｉＯ２膜）
６；シリコン窒化膜（Ｓｉ３Ｎ４膜）
７、１１；溝
８、１０、１５；フォトレジスト
８ａ、１０ａ、１５ａ；開口部
９；シリコン酸化膜
１２；ＳＴＩ領域
１６；側壁
１６ａ；シリコン窒化膜（ＳｉＮ膜）
１０１；ＳＯＩウエハ
１０２；シリコン基板
１０２ａ；酸化膜
１０３；ＢＯＸ層
１０４；ＳＯＩ層
１０５；シリコン酸化膜（ＳｉＯ２膜）
１０６；シリコン窒化膜（Ｓｉ３Ｎ４膜）
１０７；溝
１０９；シリコン酸化膜
１１２；ＳＴＩ領域
１１３；酸化物
１１４；凸部
Claims (18)
- 【請求項１】 半導体基板と、この半導体基板上に形成
された絶縁膜と、この絶縁膜上に形成された半導体層
と、を有し、この半導体層には絶縁物が埋設され前記絶
縁膜に到達せずその側面に前記半導体層の酸化膜が形成
されている第１の溝と、少なくとも１の前記第１の溝の
底部に絶縁物が埋設され前記絶縁膜まで到達した第２の
溝とが形成されていることを特徴とする半導体集積回
路。 - 【請求項２】 一部の前記第１の溝の底部にのみ前記第
２の溝が形成されており、残りの前記第１の溝の底部に
は前記第２の溝が形成されていないことを特徴とする請
求項１に記載の半導体集積回路。 - 【請求項３】 前記半導体基板がシリコンにより形成さ
れていることを特徴とする請求項１又は２に記載の半導
体集積回路。 - 【請求項４】 前記半導体層がシリコンにより形成され
ていることを特徴とする請求項１乃至３のいずれか１項
に記載の半導体集積回路。 - 【請求項５】 前記半導体層における前記素子分離領域
により区画される領域にトランジスタを有することを特
徴とする請求項１乃至４のいずれか１項に記載の半導体
集積回路。 - 【請求項６】 半導体基板上に絶縁膜を形成する工程
と、この絶縁膜上に半導体層を形成する工程と、この半
導体層の表層に前記絶縁膜まで到達しない第１の溝を形
成する工程と、前記半導体層における前記第１の溝の内
面を酸化する工程と、少なくとも１の前記第１の溝の底
部に前記絶縁膜まで到達する第２の溝を形成する工程
と、前記第１及び第２の溝に絶縁物を埋め込んで素子分
離領域を形成する工程と、を有することを特徴とする半
導体集積回路の製造方法。 - 【請求項７】 一部の前記第１の溝の底部にのみ前記第
２の溝を形成し、残りの前記第１の溝の底部には前記第
２の溝を形成しないことを特徴とする請求項６に記載の
半導体集積回路の製造方法。 - 【請求項８】 前記第２の溝を形成する工程は、前記半
導体層上に少なくとも１の前記第１の溝の底部に相当す
る領域に開口部を有するフォトレジストを形成する工程
と、このフォトレジストをマスクとしてエッチングを行
い、前記少なくとも１の第１の溝の底部に位置する前記
半導体層を選択的に除去する工程と、を有することを特
徴とする請求項６又は７に記載の半導体集積回路の製造
方法。 - 【請求項９】 前記第１の溝を形成する工程は、前記半
導体層上に第１のフォトレジストを形成する工程と、こ
の第１のフォトレジストをマスクとしてエッチングを行
い、前記半導体層を選択的に除去する工程と、前記第１
のフォトレジストを除去する工程と、を有し、前記第２
の溝を形成する工程は、前記第１のフォトレジストと同
じパターンにパターニングされた第２のフォトレジスト
を形成する工程と、この第２のフォトレジストをマスク
としてエッチングを行い、前記第１の溝の底部に位置す
る前記半導体層を選択的に除去する工程と、を有するこ
とを特徴とする請求項６に記載の半導体集積回路の製造
方法。 - 【請求項１０】 前記第２の溝を形成する工程は、前記
第１の溝の側面を覆う側壁を形成する工程と、この側壁
をマスクとしてエッチングを行い、前記第１の溝の底部
に位置する前記半導体層を選択的に除去する工程と、を
有することを特徴とする請求項６又は７に記載の半導体
集積回路の製造方法。 - 【請求項１１】 前記側壁を形成する工程は、前記半導
体層上の全面に窒化膜を形成する工程と、この窒化膜を
エッチバックして前記第１の溝の側面に形成された前記
窒化膜を残すと共に、前記第１の溝の側面を除く領域に
形成された前記窒化膜を除去する工程と、を有すること
を特徴とする請求項１０に記載の半導体集積回路の製造
方法。 - 【請求項１２】 前記半導体基板がシリコンにより形成
されていることを特徴とする請求項６乃至１１のいずれ
か１項に記載の半導体集積回路の製造方法。 - 【請求項１３】 前記半導体層がシリコンにより形成さ
れていることを特徴とする請求項６乃至１２のいずれか
１項に記載の半導体集積回路の製造方法。 - 【請求項１４】 前記半導体層を形成する工程と前記第
１の溝を形成する工程との間に、前記半導体層上に酸化
膜を形成する工程と、この酸化膜上に窒化膜を形成する
工程と、を有することを特徴とする請求項６乃至１３の
いずれか１項に記載の半導体集積回路の製造方法。 - 【請求項１５】 前記第１の溝の内面を酸化する工程
は、熱酸化処理により行うことを特徴とする請求項６乃
至１４のいずれか１項に記載の半導体集積回路の製造方
法。 - 【請求項１６】 前記第１及び第２の溝に絶縁物を埋め
込んで素子分離領域を形成する工程は、前記半導体層上
の全面に絶縁物からなる膜を形成する工程と、前記第１
及び第２の溝の内部以外の領域に形成された前記絶縁物
からなる膜を除去する工程と、を有することを特徴とす
る請求項６乃至１５のいずれか１項に記載の半導体集積
回路の製造方法。 - 【請求項１７】 前記絶縁物からなる膜を除去する工程
は、化学的機械研磨により行われることを特徴とする請
求項１６に記載の半導体集積回路の製造方法。 - 【請求項１８】 前記半導体層における前記素子分離領
域により区画される領域にトランジスタを形成する工程
を有することを特徴とする請求項６乃至１７のいずれか
１項に記載の半導体集積回路の製造方法。
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002135186A JP2003332416A (ja) | 2002-05-10 | 2002-05-10 | 半導体集積回路及びその製造方法 |
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|---|---|---|---|
| JP2002135186A Pending JP2003332416A (ja) | 2002-05-10 | 2002-05-10 | 半導体集積回路及びその製造方法 |
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- 2002-05-10 JP JP2002135186A patent/JP2003332416A/ja active Pending
-
2003
- 2003-04-29 US US10/424,938 patent/US20030209760A1/en not_active Abandoned
- 2003-05-09 TW TW092112672A patent/TW200401406A/zh unknown
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