TW200401406A - Semiconductor integrated circuit and method of fabricating the same - Google Patents

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Shinya Maruyama
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Description

200401406 五、發明說明（1) 一、【發明所屬之技術頜域】 本發明係關於一種形成於絕緣體上的矽（si丨i c〇n 〇n Insulator ’簡稱為SOI層）的半導體積體電路及其製造 方法。更詳細地是關於不使電晶體性能劣化的情況，形成 一元件隔離區域的方法。 -—、【先月技術】 形成含元件的半導體積體電路的技術已發展多年，例 如形成埋设的氧化層（buried oxide，簡稱為BOX)於 石夕基板上’再於BOX層上形成SOI層，於該層上製作金 屬氧化物場效電晶體（M0SFET )。 在該半導體積體電路中SOI層藉由box層與矽基板絕 緣。如此可減低形成於soI層上的電晶體的源極—汲極間電 容，因而改善電晶體的速率。增加形成於各電晶體的閘極 電極正下方物體的電壓可降低電晶體的臨限電壓。同時可 避免電晶體受基板的電壓變異影響。 在該半導體積體電路中為使各元件間電性分離，於 SOI層形成淺溝隔離區（Shallow Trench Isolation，簡 稱為STI )。若需完全將各元件隔離，STI區需深達別乂 層。 圖1A至1C與圖2A至2C是橫截面圖，依步驟順序說明習 知形成半導體積體電路的方法。首先如圖丨A備有一 s〇 I晶 圓1 01。於SOI晶圓101中包含矽基板1〇2、box層1〇3形成於 石夕基板102上、S0I層104形成於BOX層103上。S0I層104的 厚度例如是150 nm。
第6頁 200401406
接著由熱氧化s 0 I晶圓1 〇 1，二氧化矽（s i )膜〗〇 5形 成於SOI層ι〇4的表面，如圖π所示。氮化石夕膜（s“n4) 1 0 6沉積形成於二氧化矽膜丨〇 5，如圖丨c所示。 拉如圖2A所示，利用微影術，一光阻（未標示）形成於 氮化矽膜1 0 6上。光阻區中有一開口部，保留作為後續製 程中形成ST I區。以光阻作為遮罩，利用乾式蝕刻，選擇 性蝕刻氮化矽膜1〇6、二氧化矽膜〗〇5、及s〇l層1〇4，由此 形成溝1 0 7。此時所形成的溝丨〇7深達Β〇χ層。
"接著如圖2B所示將SOI晶圓1 〇 1進行熱氧化處理。結果 一氧化石夕膜109形成於各溝107的内表面S0I層104曝露的區 域。該製程稱為圓形氧化（r〇und 〇xidat i〇n )。圓形氧 化處理的目的是回復乾式蝕刻對s〇 I層丨〇 4造成的損壞以及 使溝1 0 7形狀變圓以防止於溝丨〇 7形成有造成電場集中的尖 端部。 如圖2C所示’用電漿化學氣相沉積法（piasina CVD )，二氧化石夕膜沉積於所得結構的全部表面。然後沉 積於溝1 0 7内部以外的二氧化矽膜以化學機械研磨法 (CMP )除去。由此二氧化矽膜構成的一sn區丨12形成於 溝107中。元件wM0SFET等形成於s.Tigil2定義的scn層 104區域上，從而形成半導體積體電路。
然而習知技術有以下缺點。圖3是更詳細的橫截面 圖’表示圖2B中習知製造方法的製程。如圖3所示，實際 上隨圓形氧化處理，氧化膜113形成於的^層103與5〇1層 104之間接近溝1〇7。當氧氣從溝107底部在BOX層103與S0I
200401406 五、發明說明（3) 層1 0 4間的界面流動時，會產生該狀況。凸出部11 4形成於 溝107的底面中央。當圓形氧化處理時氧氣穿過溝107的底 部的BOX層103到達矽基板102，氧化矽基板102表面，形成 一凸出部114。圖2中並無標示氧化膜113與凸出部114。 若半導體積體電路中有氧化膜113與凸出部114形成 時，SOI層104會是彎曲的。彎曲的SOI層104會使SOI層1 〇4 上電晶體的通道區下部的形狀變形。如此造成載子移動率 減低，降低電晶體特性。 三、【發明内容】 本發明的目的係提供一種形成於s〇 I層的半導體積體 電路，其中，在不降低電晶體性能情形下，形成元件隔離 區域’以及提供該半導體積體電路的製造方法。 根據本發明的半導體積體電路，包含：半導體基板； 絕緣膜，形成於該半導體基板上；半導體層’形成於該絕 緣膜上；該半導體層包含複數之深度未達該絕緣膜的第i 溝，且其内埋設有一絕緣體，該半導體層的氧化膜形成於 該等第1溝的側面，以及深達該絕緣膜的第2溝，且其内埋 設有一絕緣體，至少形成於該等第α溝之一的底部。 根據本發明’深度未達該絕緣膜的第1溝形成於半導 體層上’深達絕緣，的第2溝至少形成於ρ溝之一的底 部’絕緣體埋設於弟1溝與第？θ n，丄 t Λ ^ ⑯ρ 、昂z溝中。於是可形成一深達絕 緣膜的STI區。半導體層的最各賊 .^ . ,, a# 氧化膜形成於該第1溝的側面的 情況，半導體層上的知壞可 J μ恢復且可防止尖端部的形
200401406 五、發明說明（4) _ 成。更進一步，第〗溝的深度未達該絕緣膜的 溝的側面形成半導體的氧化膜時，可？，在第1 進入絕緣膜與半導體層之間。如此可 ：：處，動及 緣膜與半導體層之間。同時可抑制氧氣穿絕 體基板。如此可阻止半導體基板表面發生氧化的S +導 可，半導體層的載子移動率降低，以使：：：;見L而 之電晶體具有優良的特性。 ；半‘體層 形成一絕緣膜方：導其步驟包含·· 表：；深？未達該絕緣膜的 層的表面層；氧化位在該等 ,屏π 4牛導體 層，·形成深達該絕緣膜的第2於$ 4表面的該半導體 的底部；於該等第丨溝與第m於至少位於該等第1溝之— 隔離區。 溝與第2屢内埋設絕緣體，形成—元件 本發明中形成深度未達 、 氧化該等第1溝的内部表面犋的複數之第1溝之後， 於至少在該等第1溝中之— f深達絕緣膜的第2溝形成 的側面形成半導體的氧化膜 '時―，卩。如此的結構，在弟1溝 入絕緣膜與半導體層之間。如，可防止氧氣四處流動及進 膜與半導體層之間。同時可本此y.防止氧化膜形成於絕緣 基板。如此可阻止半導體基/制氧氣穿過絕緣膳刻半導體 抑制半導體基板的膨脹，以發生氧化的現象’於是 部。於是防止半導體層因氧化j第1溝的底部產生凸出 半導體層的載子移動率降低，、、形成而彎曲。如此可避免 -’以避免形成於半導體層之電 1 200401406 五、發明說明（5) 晶體的特性劣化 第2溝可只形忐 餘第1溝的底部。部分該等第1溝的底_ ’不形成於其 該等第1溝，未遠=建絕緣膜的元件隔離區形成於部分的 溝。也就是深C的元件隔離區形成於其餘的第1 隔離區可在同一;;暝的元件隔離區與未達絕緣膜的元件 形成第2溝心驟驟中分別形成。'… 阻，具有開口部位於包含/於半導體層上形成—光 阻作為遮罩，姓刻半^該等第1溝之一的底部；利用光 第"籌之-的底部的半導導體上，選=也移除位於至少該等 部分該溝的選擇^成溝。此％底部有第2溝形成的 位置形成開口部。相料該部分第1溝的 緣膜的元件隔離區可緣膜的元件隔離區與未達絕 形成第1溝的步驟 Α . 阻；利用第1光阻作為碑;^ 3 :於半導體層上形成第1光 主道μ 乍為遮罩餘刻半導體層，選摆μ仏μ U體層；移除第i光阻；形成第2溝的步二擇包移除 光阻具有相同圖案的第2光阻；利 7 .形成 半導體層，選擇性地移除位'於至遮 二的如此形成第,光阻與第2光阻可籌之-的底 軍可減少半導體積體電路的製程費用。冑用同—光 〖生地移除位於至少該第1溝之一的底部的該半導導體體層=
第10頁 側面：成第2溝的步驟，包含：形成蓋住至少第1澧夕 ::的側牆u用該側牆作 =之-的 200401406
五、發明說明（6) 成侧牆的步驟，包含. 面；對氮化矽膜、隹I .形成氮化矽膜於半導體層的全部表 之一的側面的氣、Ϊ仃回蝕處理，保留形成於至少該第1溝 此形成第2溝時|需及移除其餘區域的氮化賴。如 溝的方式形成/，因此^成光阻，且第2溝是以自動對準第1 達到的圖案。 此形成的元件隔離區可以小至光阻無法 第1溝#之\上迷 氧本化發第^精心製作，形成深度未達絕緣膜的 防止氧氣流動及進入ί:::表®，在形成氧化膜時，可 形成元件= 第7的底部…出部。如此 劣化。 寸 不使形成於半導體層之電晶體的特性 四、【實施方式】 以下將參照附圖說明本發明較佳實施例。 實施例1 ' 首先发明實施例1，圖5 c是說明本實施例半導體積體 電路的橫截面圖^圖5C所示，刪層3、設置於石夕基板2 上’SOI層4設置於B0X層3上。二氧化矽膜5與氮化矽膜6設 置於SOI層4上。為達_層3的溝7形成於氮化矽膜6、'二 化石夕膜5、SOI層4上。STI區12埋設於各溝7中，二氧化 膜9形成於溝7的側面。再者深達β〇χ層3的溝n形成於 的底部，STI區12埋設於溝丨丨中。M〇SFE1^的元件（未標
200401406 五、發明說明（7) 區12定義的SGI層4中的區域。溝7與11是屬 圖4A至4C與圖5A至5C是說明本實施例 ^方法依步驟順序的橫截面圖。首先如賴表示=體 =圓卜其中石夕*板2上形成具有β〇χ層3與如層4。 ^ =處:里，二氧化石夕膜5 (Sl〇2膜）形成於謝層4’：，、: : = 積法（CVD) ’沉積形成氮化石夕臈6。§〇1層： t度例如疋，5至30。nm，二氧化矽膜5的厚度例如是3至 ㈣，以及氮化矽膜6的厚度例如是5〇至2㈣㈣。 然後如圖4B所示，利用微影術，光阻8形成於氮化石夕 、上。光阻區中有一開口部保留作為 L用二光=為遮罩，_式㈣將氮 膜5、及SQI層4選擇性㈣，由此形成溝7。 =刻氮化石夕膜6與二氧化石夕膜5用例如四氟化碳⑽ 體體壓力狀7至6.7 pa;乾式姓咖 曰4用例如氯氣與乳氣之混合氣，其氣體壓力則紐 餘刻至S〇1層4中途停止以使所形成的溝1〇7未深 run Λ 時溝1〇7底部的S〇1層4的厚度是例如30至25〇 著Γ01晶圓1進行熱氧化處理以執行圓形氧化。熱 1於80。理二 =〇1晶圓1在如氫—氧氣等環境中常壓下溫度 : _ C 5至30分鐘處理。該步驟氧化相對於溝7 =與侧面的训層4，由此形成二氧切膜9於該區域。 溝7底部與側面二氧化矽膜Θ的厚度是例如5至30⑽。
第12頁 200401406 五、發明說明（8) 然後如圖5A所示，光阻1 〇形成於氮化矽膜6上。光阻 1 0區中利用微影術在相對於溝7底部的位置形成一開口部 10a °由垂直於box層3表面的方向看開口部i〇a形成於溝7 内部位置。 接著如圖5B所示，以光阻1〇 (見圖5A)作為遮罩，選 擇性#刻位於溝7底部的S0 I層4，由此形成深達β0χ層3的 溝11。該乾式蝕刻中用例如次溴酸（HBr〇2 )作為蝕刻氣 體’氣體堡力為例如0.5至30 Pa。之後將光阻10移除。 接著如圖5C所示’用Plasma CVD，二氧化矽膜沉積於 SO I晶圓1的全部表面。此時二氧化矽膜亦埋設於溝7與j i 中。然後沉積於溝7與11内部以外的二氧化矽膜以化學機 械研磨法（CMP )除去，由此二氧化矽膜構成的一STi區12 形成於溝7與11中。STI區12的底部表面與box層3的頂部表 面接觸。元件如M0SFET等形成於STI區12定義的S0I層4區 域上’從而形成半導體積體電路。 上述製程中第2次乾式蝕刻形成溝11後，無需進行圓 形氧化處理，但亦可進行而形成厚度例如是i至丨5 nm的二 氧化石夕膜。形成溝11之後可用例如由B r a n s 〇 η製的清洗裝 置（氨水）’進行洗淨處理。 〜 、 然而光阻1 0中的開口部1 〇a可形成於相對於所有溝7底 部的位置如圖5A所示的製程，亦可只形成於相對於部分溝 7底部的位置。因此溝11只形成於部分溝7底部，不存在於 其餘溝7底部，如圖5B所示的製程。如此深達β〇χ層的盥 未達BOX層的溝皆可形成，因此同一步驟中可分別形成深、
第13頁 200401406 五、發明說明（9) 達BOX層的STI區與未達BOX層的STI區。 本實施例中，如圖4B所示，所形成的溝7未達BOX層 3。如圖4C所示的製程’當進行圓形氧化處理時，氧氣不 會流動及進入BOX層3與SOI層4間的界面。因此如圖3中的 氧化膜113不會產生。當溝7的底部有s〇I層4時，可限制氧 氣穿過BOX層3到達砍基板2。如此抑制如圖3中的氧化膜 10 2a生成，因此抑制凸出部114的形成。因此可避免s〇i層 4因圓形氧化處理產生彎曲現象，避免形成於s〇 層4上的 電晶體的載子移動率降低。結果避免降低電晶體的特性。 實施例2 以下說明本發明的實施例2。圖6是說明本實施例的半 導體積體電路製造方法的橫截面圖。實施例2的半導體積 體電路結構與實施例1類似。二氧化矽膜5與氮化碎膜6設 置於SO I層4上，利用光阻8作為遮罩形成溝7，然後進行又圓 开> 氧化處理以氧化溝7的内部表面而形成二氧化石夕膜9，如 圖4A至4C所示利用如實施例1中所述製輊。
然後如圖6所示’光阻1 5以與光阻8 (見圖4β )的相 圖案形成於氮化矽膜6上。亦即是形成於光阻丨5的開口泣 15a是與光阻8的開口部8& (見圖4B )相同位置。以光π σ 作為遮罩進行蝕刻。結果選擇性蝕刻二氧化矽膜9與阻 溝7底部的SO I層4，由此形成溝11。此時乾式蝕刻二，方 矽膜9用例如四氟化碳（cl )等作為蝕刻氣體，其氣氧 力為0. 5至1 〇 pa ;乾式蝕刻S(H層4用例如氣氣與氧t體’
第14頁 200401406 五、發明說明（ίο) s氣，其氣體壓力為1至10 pa。該蝕刻製程中選擇性地蝕 刻形成於溝7底部的部分，所以不完全移除形成於溝7側面 的部分。因此將光阻1 5移除。 然後如圖5C所示，使用舆實施例！相同的方式形成3 TI區12 。於是例如M〇SFET等的元件形成於§^區12定義的 SOI層4中的區域，由此完成半導體積體電路。 除實施例1的優點外，實施例2尚有優點如可使用第j $蝕刻用於形成光阻8的相同光罩以形成第2次蝕刻的光阻 。如此優點在於形成s TI區12只需使用單一光罩，可減 少半導體積體電路的製程費用。 實施例3 形赤：：說明本發明的實施例3。圖7人至7(：是說明實施例3 3的成本道導：積體電路方法依步驟順序的横戴面圖。實施例 形ίί //後進行圓形氧化處理以氧化溝7的内部表面而 製程。匕矽膜9，如圖4 A至4C所示利用如實施例1中所述 沉積it圖7A所示’利用cvd，氮切臈（w膜）16a 積條件寻、:構的全部表面。此時氮化石夕膜…的沉 體溫度650至75〇t作為原料氣 缺力在10至140 Pa，膜厚約10至100 nm。 後如圖7B所示，進行回蝕處理條件蝕刻氣體例如是 200401406 ----- 五、發明說明Q】） CF4、氣體壓力例如是〇. 5至1〇 以外區域的备儿 ^ 用以移除形成於溝7侧面 是氮化石夕的側形成於溝7側面的部分。於 如是10至5〇1_面。此時側牆16的厚度例 進行所示’以氮化發膜6與侧牆16作為遮罩， °-^〇Pa π a 擇性地银刻處理移除位於、蓋7成都沾- 化矽膜9與SOI ® 4，Λ μ· π上、砂你位於溝7底部的二氧 濕式蝕刻銘^ :丨姐1 e /成深達β〇Χ層3的溝1 1。接著以 •ί移除侧牆1 6。此時碟酴你盔总μ电丨 的製程可省略。 蝌馱作為蝕刻劑。移除側牆1 6 然後如圖5 C所示，使用命杳>
區12。於是例如M0SFET^=l、= $u》jl相同的方式形成STI 層4中的區域，由此完成丰70件形成於STI區12定義的SOI ,凡成+導體積體電路。 如圖7C所示的製程，右 (未標示）及製成只昊你f蝕刻以形成溝11前，形成光阻 的圖案。的溝7而蓋滿其於部分的溝7 在於其餘溝7底部。如此j分暴露的溝7底部，而不存 皆可形成，因此同-步^伽X層的溝與未達BQX層的溝 與未達_層的STI區。可分別形成深細X層的STi區 ;實施例！的優點外，實施例3尚有優點 =需形成新的光阻，〜則牆16代替作為遮罩。此時因 列^叙4立於溝7的側面’第2次触刻處理是相對於第1次姓 :自動對準的狀況。因此可形成-小於光阻可製成的圖案 的“隔離區’於是可妥善處理半導體積體電Κ =
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第17頁 200401406 圖式簡單說明 五、【圖式簡單說明】 圖1A至圖1 C是橫截面圖，依步驟順序說明習知形成半 導體積體電路的方法。 圖2 A至2C是橫截面圖，依步驟順序說明習知形成半導 體積體電路的方法，表示圖1C之後的步驟。 圖3是更詳細的橫截面圖，表示圖2B中習知製造方法 的步驟。 圖4A至4C橫截面圖，依步驟順序說明本發明實施例1 中形成半導體積體電路的方法。 圖5A至5C是橫截面圖，依步驟順序說明實施例中形成 半導體積體電路的方法，表示圖4C之後的步驟。 圖6是橫截面圖，說明本發明實施例2中形成半導體積 體電路的方法。 圖7A至7C橫截面圖，依步驟順序說明本發明實施例3 中形成半導體積體電路的方法。 元件符號說明： 101〜SOI晶圓 1 0 2〜矽基板 〜 103〜BOX層 104〜SOI層 1 〇 5〜二氧化矽膜 1 0 6〜氮化矽膜 1 0 7〜溝
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Claims (1)

  1. 200401406 六、申請專利範圍 1、 一種半導體積體電路，包含： 一半導體基板； 一絕緣膜，形成於該半導體基板上； 一半導體層，形成於該絕緣膜上； 該半導體層包含複數之第1溝，其深度未達該絕緣膜 且其内埋設有一絕緣體，一該半導體層的氧化膜形成於該 等第1溝的側面，以及第2溝，其深達該絕緣膜且其内埋設 有一絕緣體，至少形成於該等第1溝之一的底部。 2、 如申請專利範圍第1項之半導體積體電路，其中，該第 2溝只形成於部分該等第1溝的底部，不形成於其餘該等第 1溝的底部。 3、 如申請專利範圍第1項之半導體積體電路，其中，該半 導體基板是由碎形成。 4、 如申請專利範圍第1項至第3項之半導體積體電路，其 中，該半導體層是由矽形成。 5、 如申請專利範圍第1項之半導體積體電路，更包含：一 電晶體，設置於該半導體層的該等第1溝定義的區域。 6、 一種半導體積體電路之製造方法，其步驟包含： 形成一絕緣膜於半導體基板上.；^ 形成一半導體層於該絕緣膜上； 形成深度未達該絕緣膜的複數之第1溝於該半導體層 的表面層； 氧化在該等第1溝的内部表面的該半導體層； 形成深達該絕緣膜的第2溝於至少位於該等第1溝之一
    第20頁 200401406 六、申請專利範圍 的底部； 於該等第1溝與第2溝内埋設絕緣體，以形成一元件隔 離區。 7、 如申請專利範圍第6項之半導體積體電路之製造方法， 其中，該第2溝只形成於部分的該等第1溝的底部，不形成 於其餘該等第1溝的底部。 8、 如申請專利範圍第6項之半導體積體電路之製造方法， 其中，形成該第2溝的該步驟，包含： 於該半導體層上形成一光阻，具有開口部位於至少該 等第1溝之一的底部； 利用該光阻作為遮罩蝕刻該半導體層，選擇性地移除 位於至少該等第1溝之一的底部的該半導體層。 9、 如申請專利範圍第6項之半導體積體電路之製造方法， 其中，形成該等第1溝的該步驟，包含： 於該半導體層上形成第1光阻； 利用該第1光阻作為遮罩蝕刻該半導體層，選擇性地 移除該半導體層； ' 移除該第1光阻； 形成該第2溝的該步驟，包含： 〜 形成與第1光阻具有相同圖案的第2光阻； 利用該第2光阻作為遮罩蝕刻該半導體層，選擇性地 移除位於至少該等第1溝之一的底部的該半導體層。 10、 如申請專利範圍第6項之半導體積體電路之製造方 法，其中，形成該第2溝的該步驟，包含：
    第21頁 200401406 六、申請專利範圍 形成複數之側牆，用以蓋住至少該等第1溝之一的侧 面； 利用該等側牆作為遮罩蝕刻該半導體層，選擇性地移 除位於至少該等第1溝之一的底部的該半導體層。 11、 如申請專利範圍第10項之半導體積體電路之製造方 法，其中，形成該侧牆的該步驟，包含： 形成氮化矽膜於該半導體層的全部表面； 對該氮化矽膜進行回蝕處理，以保留形成於至少該等 第1溝之一的側面的該氮化矽膜，及移除位於前述該等第1 溝的該側面以外區域的該氮化矽膜。 12、 如申請專利範圍第6項之半導體積體電路之製造方 法’其中*該半導體基板是由妙形成。 13、 如申請專利範圍第6項之半導體積體電路之製造方 法，其中，該半導體層是由石夕形成。 1 4、如申請專利範圍第6項之半導體積體電路之製造方 法，更包含：形成氧化膜於該半導體層的步驟與形成氮化 矽膜於該氧化膜的步驟，介於形成該半導體層與形成該等 第1溝的步驟之間。 1 5、如申請專利範圍第6項至第1 4項中住一項之半導體積 體電路之製造方法，其中，氧化該等第1溝的該内部表面 的步驟是利用熱氧化處理。 1 6、如申請專利範圍第6項之半導體積體電路之製造方 法，其中，於該等第1溝與第2溝内埋設絕緣體以形成一元 件隔離區的步驟，包含：
    第22頁 200401406 六、申請專利範圍 形成一該絕緣體的膜於該半導體層的全部表面； 移除位於該等第1溝與第2溝内部以外區域的該絕緣體 的該膜。 17、 如申請專利範圍第16項之半導體積體電路之製造方 法，其中，移除該絕緣體的該膜的步驟是採用化學機械研 磨法。 18、 如申請專利範圍第6項之半導體積體電路之製造方 法，更包含形成一電晶體於該半導體層的該元件隔離區定 義的區域。
    第23頁
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