KR100676020B1 - 나노와이어 치수 감소 방법, 나노와이어 제조 방법, 전자장치 제조 방법 및 전자 장치 - Google Patents

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Abstract

본 발명은 나노와이어 형성 방법에 관한 것이다. 제 1 치수를 갖는 나노와이어를 기판상에 형성되는 제 1 유전층상에 증착한다. 희생 유전층 및 희생 게이트 전극층을 갖는 희생 게이트 스택을 나노와이어의 제 1 영역 위에 증착하며 나노와이어의 제 2 영역 및 제 3 영역은 노출한 채로 둔다. 제 1 스페이서를 희생 게이트 스택의 각 측면상에 증착한다. 제 2 유전층을 제 1 유전층 위에 증착하여 제 2 영역 및 제 3 영역을 덮는다. 희생 게이트 스택을 제거한다. 나노와이어의 제 1 영역을 적어도 하나의 열 산화 공정 및 옥사이드 제거 공정에 의해 제 1 영역을 제 1 치수로부터 제 2 치수로 얇게 만든다.

Description

나노와이어 치수 감소 방법, 나노와이어 제조 방법, 전자 장치 제조 방법 및 전자 장치{METHOD OF FABRICATING AN ULTRA-NARROW CHANNEL SEMICONDUCTOR DEVICE}
본 발명은 초소형 나노와이어 및 이 나노와이어에 형성되는 초협채널을 갖는 반도체 장치 제조 방법에 관한 것이다.
반도체 장치가 발달함에 따라 장치의 소형화에 대한 요구가 계속되고 있으며 나노스케일 구조의 보다 우수한 제조 공정에 대한 수요가 증가하고 있다. 전형적으로 장치가 소형일수록 스위칭 시간이 빨라지므로 반도체 장치는 나노스케일 구조상에 구성되는데, 이는 보다 빠르고 우수한 성능을 유도한다. 따라서 초소형 크기를 갖는 나노스케일 구조 기반 장치는 반도체 장치 규격의 자연스런 진행 과정이다. 예를 들어, 장치는 일반적으로 "나노와이어"로 알려진 반도체 나노스케일 구조상에 구성된다. 나노와이어는 약 나노미터의 치수를 갖는 반도체(예: 실리콘) 구조로서 지칭된다. 나노와이어를 제조하는 현재의 방법은 포토리소그래피 및 기상 액상 고상 에피택시 증착을 포함한다.
포토리소그래피에서, 반도체 재료(예: 실리콘)의 얇은 층을 기판에 증착하고 패터닝하여 그 기판상에 나노와이어를 형성한다. 기상 액상 고상 에피택시 증착에서, 나노-치수의 금속 콜로이드(예: 금 또는 니켈)를 고온에서 실리콘 소스 가스(예: 실레인(silane))에 노출시킨다. 그 후, 실리콘은 실리콘 나노와이어를 형성하는 콜로이드상에서 분해되고 성장한다. 콜로이드로부터 실리콘 나노와이어를 제거하고 기판상에 증착한다. 2가지 방법 모두에서, 나노와이어의 크기는 5nm 이하인 치수에 대해 특히 제어하기 어렵다.
또한, 나노와이어상에 구성되는 장치에서, 장치 채널은 극도로 협소하다. 극도로 협소한 채널(<10nm)은 높은 이동성과 폭발적 전송을 보장하여 장치 성능을 향상시키는 1-D 장치 전송을 제시할 수 있다. 그러나, 이들 초소형 채널을 제어 가능한 방식으로 구성하는 방법은 아직 현재의 대량 제조 공정과 호환할 수 없다.
특정 구성 및 기술을 참조하여 예시적 실시예를 설명한다. 첨부된 청구 범위를 벗어나지 않고 다양한 변형과 수정이 이루어질 수 있음을 당업자는 이해할 것이다. 또한, 잘 알려진 소자, 장치, 구성 요소, 회로, 공정 단계 등을 먼저 상세히 설명한다.
전술한 바와 같이, 나노와이어와 같은 나노스케일을 신뢰성 있고 제어 가능한 치수로 구성하는 것은 극도로 어렵다. 나노와이어를 구성하는 데 이용되는 현재의 방법은 원자 생성점(nucleation sites) 사이즈의 나노미터로부터의 초기 성장의 치수 제어 또는 오버-에칭 기술을 이용하는 작은 치수 구조를 프린트하여 나노와이어의 치수를 감소시키는 리소그래피 및 패터닝 방법을 포함한다. 이들 접근 방안은 실제로는 어려울 수 있는데, 특히 거대한 300mm 웨이퍼를 지나는 수십 억 개의 작은 영역 치수를 제어하려고 할 때에 난해하다.
본 발명의 예시적 실시예는 나노와이어 치수의 용이한 제어를 가능하게 하는 나노와이어 구성 방법을 설명한다. 특히, 본 실시예는 극도로 소형이거나 극도로 좁은(예: 약 5nm 이하의 치수) 적어도 하나의 영역(예: 중간 영역)을 갖는 나노와이어 구성 방법을 개시한다. 또한, 후술할 바에서 알 수 있는 바와 같이, 본 실시예는 초소형 나노와이어(예: 약 5nm 이하의 치수) 및/또는 다른 반도체 장치를 구성하는 데 유용한 초소형 또는 초협채널 영역을 갖는 나노와이어를 제조하는 신뢰성 있고 제어 가능한 방식을 제시한다.
일실시예에서, 나노와이어 치수를 감소시키는 방법을 설명한다. 나노와이어는 기판 상에 형성되는 제 1 유전층상에 적층한다. 나노와이어는 제 1 치수를 갖는다. 나노와이어는 제 1 영역, 제 2 여역 및 제 3 영역을 제공한다. 나노와이어의 노출된 제 2 영역 및 제 3 영역을 남긴 채로 희생 유전층 및 희생 게이트 전극층을 갖는 희생 게이트 스택을 나노와이어의 제 1 영역 위에 증착한다. 제 1 스페이서를 희생 게이트 스택의 각 측면에 인접하여 증착한다. 제 2 유전층을 제 1 유전층 위에 증착하여 제 2 영역 및 제 3 영역을 덮는다. 제 1 스페이서를 증착한 후 희생 게이트 전극 및 희생 유전층을 제거한다. 희생 게이트 전극 및 희생 유전층을 제거함으로써 나노와이어의 제 1 영역을 노출시킨다. 나노와이어의 제 1 여역을 적어도 하나의 열 산화 및 옥사이드 제거 공정에 의해 박화한다. 박화 후, 제 1 영역은 제 1 치수보다 작은 제 2 치수를 갖는다. 나노와이어의 제 1 영역을 박화하는 것은 제 2 영역 및 제 3 영역의 치수보다 실질적으로 작은(예: 10배 또는 적어도 2배 작은) 단면 치수를 갖는 나노와이어의 제 1 영역을 제공한다. 제 1 영역은 나노와이어의 중간 영역일 수 있으며 제 2 및 제 3 영역은 나노와이어의 외각 영역일 수 있다.
다른 실시예에서는, 나노와이어 제조 방법을 설명한다. 나노와이어를 기판상에 형성되는 제 1 유전층상에 증착한다. 나노와이어는 제 1 치수를 갖는다. 나노와이어의 노출된 제 2 영역 및 제 3 영역을 남겨둔 채로 희생 유전층은 나노와이어의 제 1 영역 위에 증착하고 에칭 가능한 희생층은 희생 유전층 위에 증착한다. 희생 유전층 및 에칭 가능한 희생층의 각 측면에 인접하여 제 1 스페이서를 증착한다. 제 2 유전층을 제 1 유전층 위에 증착하여 제 2 영역 및 제 3 영역을 덮는다. 에칭 가능한 희생층 및 유전층을 에칭한다. 희생 유전층 및 에칭 가능한 희생층을 제거한 후, 나노와이어의 제 1 영역을 노출시킨다. 나노와이어의 제 1 영역을 적어도 하나의 열 산화 및 옥사이드 제거 공정에 의해 박화한다. 박화 후, 제 1 영역은 제 1 치수보다 작은 제 2 치수를 갖는다. 또한, 나노와이어의 제 1 영역을 박화함으로써 나노와이어의 제 2 영역 및 제 3 영역의 치수보다 실질적으로 작은(예: 10배 또는 적어도 2배 작은) 단면 치수를 갖는 제 1 영역을 제공한다.
다른 실시예에서는, 나노와이어 내의 반도체 장치 제조 방법을 설명한다. 기판상에 형성되는 제 1 유전층상에 나노와이어를 배치한다. 나노와이어는 제 1 치수를 갖는다. 나노와이어의 노출된 제 2 영역 및 제 3 영역을 남겨둔 채로 나노와이어의 제 1 영역 위에 희생 유전층을 증착하고 희생 유전층 위에 에칭 가능한 희생층을 증착한다. 제 1 영역은 반도체 장치의 채널 영역을 정의한다. 제 2 및 제 3 영역은 반도체 장치의 소스/드레인 영역을 정의한다. 희생 유전층 및 에칭 가능한 희생층의 각 측면에 인접하여 제 1 스페이서를 증착한다. 제 1 유전층 위에 제 2 유전층을 증착하여 제 2 영역 및 제 3 영역을 덮는다. 에칭 가능한 희생층 및 희생 유전층을 에칭한다. 에칭 가능한 희생층 및 유전층을 에칭함으로써 나노와이어의 제 1 영역을 노출시킨다. 나노와이어의 제 1 영역은 적어도 하나의 열 산화 및 옥사이드 제거 공정에 의해 박화되어 제 1 치수보다 실질적으로 작은(예: 10배 또는 적어도 2배 작은) 제 2 치수를 갖는 제 1 영역을 제공한다. 제 3 유전층 및 게이트 전극을 포함하는 장치 게이트 스택을 제 1 영역 위에 증착한다. 따라서, 나노와이어에 형성되는 반도체 장치는 그 장치의 소스/드레인 영역보다 작거나 실질적으로 작은 채널 영역을 갖는다.
첨부된 도면을 참조하여 한정하기 위한 것이 아니라 예시를 위해 본 발명을 설명할 것이며, 도면에서 동일한 참조 번호는 동일한 구성 요소를 나타낸다. 본 발명은 그 실시예를 설명하는 데 이용되는 다음의 상세한 설명 및 첨부된 도면을 참조하여 가장 잘 이해될 것이다.
도 1은 기판상에 형성되는 나노와이어를 도시하고 있다.
도 2는 도 1의 나노와이어 위에 형성되는 희생 게이트 스택을 도시하고 있 다.
도 3은 나노와이어 위에 형성되는 희생 게이트 스택에 인접하여 형성되는 희생 게이트 스택 및 2개의 스페이서를 도시하고 있다.
도 4는 희생 게이트 스택, 희생 게이트 스택의 각 측면에 인접하는 적어도 하나의 스페이서 및 나노와이어 위에 형성되는 유전층을 도시하고 있다.
도 5는 도 4의 희생 게이트 스택이 제거되어 나노와이어 일부를 노출시킨 것을 도시하고 있다.
도 6은 원하는 치수로 도 5의 나노와이어의 노출된 부분의 박화를 도시하고 있다.
도 7은 초협채널 영역을 갖는 반도체 장치를 형성하는 도 6의 박화된 나노와이어 위에 형성되는 장치 게이트 스택을 도시하고 있다.
도 8은 명료성을 위해 유전층이 제거된 도 7의 반도체 장치를 도시하고 있다.
도 9는 명료성을 위해 유전층과 장치 게이트 스택이 제거된 도 7의 반도체 장치를 도시하고 있다.
도 10은 명료성을 위해 유전층과 장치 게이트 스택은 제거되고 단 하나의 스페이서만이 도시된 도 7의 반도체 장치이다.
도 11은 상이한 단면 치수의 부분을 갖는 나노와이어를 제외한 모든 것이 제거된 도 7의 반도체 장치를 도시하고 있다.
도 12는 나노치수 반도체 구조의 열 산화가 자기-제한임을 도시하고 있다.
이하 전술한 바와 같은 나노와이어 및 반도체 장치를 구성하는 예시적 방법을 설명한다. 도 1에서, 기판(102)을 제공한다. 일실시예에서, 기판(102)은 실리콘과 같은 반도체 물질로 구성한다. 기판(102)은 단결정 실리콘, 다결정 실리콘, 비결정 실리콘 또는 실리콘 합금일 수 있다. 소정 실시예에서는, 기판(102)은 SOI(silicon on insulator) 기판이다. 또한, 기판(102)은 이 기술 분야에 알려진 반도체 장치를 제조하는 데 전형적으로 이용되는 임의의 적합한 기판일 수 있다.
도 1에 도시된 바와 같이, 기판(102)을 유전층(104)의 얇은 층으로 절연하는데, 이는 실리콘 다이옥사이드(SiO2), 실리콘 니트라이드(Si3N4) 또는 기타 적합한 반도체 절연 물질과 같은 절연 물질로 구성할 수 있다. 유전층(104)은 화학 기상 증착(CVD) 또는 물리 증착과 같은 종래 방법을 이용하여 기판(102)상에 형성할 수 있다. 유전층(104)은 나노와이어를 서로 절연시키거나 나노와이어에 형성되는 장치들을 서로 절연시키는 기능을 한다.
도 1에 도시된 바와 같이, 유전층(104)상에 적어도 하나의 나노와이어(106)를 형성한다. 설명을 위해, 나노와이어를 수 나노미터(예: 10nm)에서 수백 나노미터(예: 100-200nm)에 이르는 두께를 갖는 반도체 스트립(예: 실리콘 스트립)이라 한다. 또한, 나노와이어를 약 나노미터의 단면 치수(예: 높이 및 너비)를 갖는 반도체 스트립이라고도 할 수 있다. 유전층(104)상에서 나노와이어(106)를 성장, 증착 또는 패터닝할 수 있다. 일실시예에서, 약 10-100nm 두께인 실리콘 스트립을 신뢰성 있게 증착할 수 있는 종래 방법을 이용하여 나노와이어(106)를 형성한다. 일실시예에서는, VLSE(Vapor Liquid Solid Epitaxy)라는 공정을 이용하여 나노와이어(106)를 증착할 수 있다. VLSE 공정에서, 금속 콜로이드(예: 금 또는 니켈)를 실리콘 소스 가스(예: SiH4) 및 고온에 노출시킨다. 실리콘 소스 가스를 콜로이드 입자로 용해시키고 실리콘 부분은 콜로이드상에서 성장시킨다. 그 후, 실리콘 부분을 제거하여 유전층(104)상에 증착한다. VLSE는 이 기술 분야에 알려져 있다. 다른 실시예에서는, 종래 리소그래피 및 에칭 공정을 이용하여 나노와이어(106)를 증착하는데, 각 나노와이어(106)를 형성하기 위해 CVD 또는 플라즈마 향상된 CVD 및 패터닝과 같은 방법을 이용하여 유전층(104)상에 얇은 실리콘막을 증착한다. 이 기술 분야에 알려진 다른 방법을 이용하여 유전층(104)상에 나노와이어(106)를 형성할 수 있다는 것을 유의하자.
일실시예에서, 나노와이어(106)는 대략 나노스케일인 제 1 단면 치수를 갖는다. 나노와이어(106)는 제 1 길이(130)를 갖는데, 이는 애플리케이션에 따라 약 100nm 내지 약 수 마이크론일 수 있다. 나노와이어(106)는 제 1 높이(132) 및 제 1 너비(134)를 갖는다. 제 1 높이(132) 및 제 1 너비(134)는 제 1 단면 치수 또는 제 2 나노와이어(106) 두께를 정의한다. 나노와이어(106)에 형성할 반도체 장치의 신뢰성 있는 성능을 위해, 제 1 너비(134) 및 제 1 높이(132)는 신뢰성 있게 제어되어야 한다. 일실시예에서, 나노와이어(106)는 약 10-100nm인 제 1 높이(132) 및 약 10-100nm인 제 1 너비를 갖는다. 제 1 높이(132), 제 1 너비(134) 및 제 1 길이(130)는 유전층(104)상에 나노와이어(106)를 형성하는 데 이용되는 방법에 따라 변할 수 있다. 약 10-100nm인 나노와이어(106)를 신뢰성 있고 제어 가능하게 형성하는 방법은 유전층(104)상에 나노와이어(106)를 형성하는 데 이용한다.
후술할 바로부터 명백히 알 수 있는 바와 같이, 트랜지스터와 같은 반도체 장치를 나노와이어(106) 내에 형성한다. 우수한 반도체 장치를 위해, 나노와이어(106)는 가능한 얇아야 한다. 더 적합하게는, 트랜지스터의 채널 영역은 가능한 얇아야 한다. 나노와이어(106)의 단면 치수, 또는 적합하게는 장치 채널 영역의 단면 치수는 가능한 얇아야 한다. 또한, 나노와이어(106)의 단면 치수는 장치의 효율적이고 신뢰성 있는 성능을 위해 신뢰성 있게 제어되어야 한다. 이하 초소형 또는 극도로 좁은 나노와이어(106)를 신뢰성 있게 제조하는 신규한 공정을 설명한다. 먼저, 종래 방법을 이용하여 전술한 바와 같이 유전층(104)상에 나노와이어(106)를 증착한다. 그 후, 나노와이어(106)의 적어도 한 영역을 박화(thinning)한다. 장치의 채널 영역을 형성할 나노와이어(106)의 적어도 그 영역에서 나노와이어(106)를 박화한다. 이하에서도 나노와이어(106)로부터 초소형 반도체 장치를 신뢰성 있게 제조하는 신규한 공정을 설명한다. 트랜지스터용 나노와이어(106) 제조에 초점을 맞추어 설명하지만, 본 실시예의 범위를 벗어나지 않고 다른 반도체 장치가 나노와이어(106) 내에 형성될 수 있음을 이해해야 한다.
도 2에서, 나노와이어(106)의 제 1 영역 위에 (평면 증착 공정을 통해) 희생 게이트 스택(108)을 형성한다. 일실시예에서, 제 1 영역은 나노와이어(106)의 중간 영역이다. 일실시예에서, 희생 게이트 스택(108)은 나노와이어(106)의 중간 영역의 모든 3개의 노출된 측면을 덮는 희생 3중 게이트 구조를 형성한다. 다른 실 시예에서는, 희생 게이트 스택(108)은 비 평면형 구조인데, 이는 나노와이어(106)의 중간 영역의 모든 노출된 측면의 주위를 덮어야 하기 때문이다. 희생 게이트 스택(108)을 중간 영역 위에 형성한 후, 나노와이어(106)의 나머지 영역은 제 1 영역(114) 및 제 3 영역(116)이다. 이 영역(114 및 116)은 이 때 노출된 채로 남는다. 일실시예에서, 제 1 영역은 나노와이어(106) 내에 형성되는 반도체 장치의 장치 채널 영역을 형성할 것이고, 제 2 영역(114) 및 제 3 영역(116)은 그 반도체 장치의 소스 및 드레인 영역을 형성할 것이다.
계속 도 2를 참조하면, 희생 게이트 스택(108)은 희생 게이트 전극(119)과 희생 유전층(121)을 포함한다. 일실시예에서, 희생 게이트 스택(108)은 이 기술 분야에 알려진 종래 게이트 스택이다. 일실시예에서, 희생 게이트 전극(119)은 폴리실리콘막이고 희생 유전층(121)은 실리콘 옥사이드막이다. 희생 유전층(121) 및 희생 게이트 전극(119)은 CVD와 같은 이 기술 분야에 알려진 임의의 반도체 증착 방법을 이용하여 나노와이어(106)의 중간 영역 위에 증착한다. 다른 실시예에서, 희생 게이트 전극(119)은 쉽고 선택적으로 에칭할 수 있는 에칭 가능한 희생층으로 대체한다. 따라서 희생 게이트 전극(119)이 폴리실리콘일 필요가 없으며 도전성일 필요도 없다. 희생 게이트 전극(119)은 제거 가능하고 에칭 가능하기만 하면된다.
계속 도 2를 참조하면, 희생 게이트 스택(108)의 각 측면에 인접하여 제 1 스페이서(spacer, 110)를 형성한다. 스페이서(110)는 반도체 트랜지스터에서 발견되는 종래 스페이서 월(a spacer wall)과 유사하다. 일실시예에서, 스페이서(110)는 실리콘 니트라이드 또는 트랜지스터의 스페이서 월에 적합한 임의의 다른 물질 을 포함한다. 스페이서(110)는 CVD에 이은 패터닝에 의해 희생 게이트 스택(108)의 각 측면에 인접하는 스페이서(110)를 형성하는 것과 같은 방법을 이용하여 형성할 수 있다.
일실시예에서, 나노와이어(106)의 제 2 영역(114) 및 제 3 영역(116) 위에도 반도체 에피택셜막(예: 실리콘 또는 게르마늄 에피택셜막)을 형성한다. 제 2 영역(114) 및 제 3 영역(116)은 반도체 장치의 소스/드레인 영역을 형성할 것이므로, 소스/드레인 영역으로 구성되는 보다 우수한 콘택트를 위해 가능한 이들 영역을 크게 만드는 것이 바람직하다. 나노스케일 반도체 장치에 있어서, 소스/드레인 영역으로의 전기 콘택트는 나노와이어의 작은 표면 면적으로 인해 제어하기 어려운 경우가 자주 있다. 영역(114 및 116) 위에 적합한 두께의 에피택셜막을 형성함으로써 나노와이어(106)의 치수에 의해 허용되는 것보다 크게 소스/드레인 영역을 구성할 수 있게 한다. 따라서 소스/드레인 영역으로의 전기 콘택트를 보다 쉽게 얻을 수 있다. 또한, 에피택셜막을 이용하여 제 2 영역(114) 및 제 3 영역(116)에 형성되는 소스/드레인 영역의 직렬 저항을 감소시킬 수 있다. 보다 우수한 콘택트와 소스/드레인 영역에 대한 보다 낮은 직렬 저항은 보다 우수한 장치 성능을 유도한다. 에피택셜막은 제 2 영역(114) 및 제 3 영역(116)에 충분한 콘택트 영역을 제공할 임의의 적합한 두께로 구성할 수 있다. 일실시예에서, 반도체 에피택셜막은 제 2 영역(114) 및 제 3 영역(116) 각각은 나노와이어(106)의 제 1 단면 치수의 약 3배인 단면 치수를 갖도록 증착된다. 에피택셜막은 도 2에 도시되어 있지 않다. 이 기술 분야에 알려진 방법을 이용하여 제 2 영역(114) 및 제 3 영역(116) 위에 에피택셜막을 형성할 수 있다.
일실시예에서, 이온 주입과 같은 종래 방법을 이용하여 제 2 영역(114) 및 제 3 영역(116)을 주입하여 반도체 장치의 소스/드레인 영역을 형성한다. 소스/드레인 영역으로의 콘택트를 촉진하기 위한 주입 후에 제 2 영역(114) 및 제 3 영역(116)의 각각 위에 실리사이드층(silicide layer, 도시 생략)을 형성할 수 있다. 실리사이드층은 제 2 영역(114)과 제 3 영역(116)에 형성되는 소스/드레인 영역으로의 낮은 콘택트 저항을 제공한다. 실리사이드층은 코발트, 니켈 등과 같은 금속으로 구성할 수 있다. 실리사이드층은 제 2 영역(114) 및 제 3 영역(116) 위에 금속을 증착하는 종래 방법을 이용하여 형성할 수 있다. 금속을 증착한 후, 이들 영역에 열을 가하여 이들 영역의 실리콘이 금속과 반응하여 실리사이드를 형성하게 한다.
도 3에 도시된 바와 같이, 일실시예에서, 제 1 스페이서(110)의 각 측면에 인접하여 제 2 스페이서(112)를 형성한다. 제 2 스페이서(112)는 제 1 스페이서(110)와 유사하며, 니트라이드, 제 1 스페이서(110)를 형성하는 데 사용되는 것들과 유사한 재료 또는 이 기술 분야에 알려진 다른 적합한 재료로 구성할 수 있다. 제 2 스페이서(112)는 장치에 스트레스를 가하여 장치 성능을 향상시킨다는 점에서 이점을 갖는다. 또한, 2개의 스페이서(110,112)가 존재하는 경우, 장치를 완성시키기 위한 패터닝이 더 쉬워진다.
도 4에서, 유전층(104) 위에 제 2 영역(114) 및 제 3 영역(116)을 덮는 유전층(118)을 형성한다. 유전층(118)은 종래 층간 유전층과 유사하다. 일실시예에 서, 유전층(118)은 유전층(104)과 유사하며 실리콘 다이옥사이드(SiO2), 실리콘 니트라이드(Si3N4)와 같은 절연 물질 또는 기타 적합한 절연 물질로 구성할 수 있다. CVD와 같은 종래 방법을 이용하여 유전층(118)을 형성할 수 있다. 일실시예에서, 희생 게이트 스택(108)을 포함해서 모든 것 위를 완전히 덮도록 유전층(118)을 증착할 수 있다. 그 후, 유전층(118)을 다시 연마하여(polish) 희생 게이트 스택(108)의 희생 게이트 전극(119)의 상부면을 노출시킨다.
도 5에서, 희생 게이트 스택(108)을 제거한다. 첫번째로, 희생 게이트 스택의 희생 게이트 전극(119)을 제거한다. 희생 게이트 전극(119)을 제거하기 위해, 희생 게이트 전극(119)을 선택적으로 에칭하는 선택적 에칭 공정을 사용한다. 희생 게이트 전극(119)을 폴리실리콘으로 구성하는 실시예에서는, 전형적으로 폴리실리콘을 제거하는 데 사용하는 종래 에칭 공정을 사용하여 희생 게이트 전극(119)을 제거할 수 있다. 일실시예에서, TMAH(Tetra Methyl Ammonium Hydroxide) 또는 포타시움 하이드록사이드(KOH) 에칭 용액을 이용하여 희생 게이트 전극(119)을 제거한다. 이들 에칭 용액은 폴리실리콘을 에칭하고 실리콘 다이옥사이드(SiO2) 및 실리콘 니트라이드(Si3N4)에 대해 선택적이다. 두 번째로, 희생 유전층(121)을 제거한다. 희생 유전층(121)이 SiO2으로 구성되는 실시예에서는, SiO2를 제거하는 데 선택적인 에칭 공정을 사용하여 희생 게이트 유전층(121)을 제거한다. 예를 들어, 플루오르화 수소와 물을 함유하는 완충 에천트 용액을 사용하여 희생 유전층(121) 을 제거할 수 있다. 에칭 공정은 제 1 스페이서(110) 및 제 2 스페이서(112) 및 유전층(104)은 그대로 둔 채 희생 유전층(121)만을 제거하도록 제어한다. 일실시예에서, 유전층(104), 제 1 스페이서(110) 및 제 2 스페이서(112)는 상이한 물질(예: 유전층(104)에 대해서는 SiO2, 스페이서(110 및 112)에 대해서는 SiON 또는 Si3N4)로 구성하여 희생층(121)만 제거되는 것을 보장한다.
도 6에서, 희생 게이트 스택(108)을 제거한 후, 이제 나노와이어(106)의 중간 영역을 노출시킨다. 도 6에서, 중간 영역을 영역(120)이라 한다. 일실시예에서, 나노와이어(106)의 중간 영역(120)을 박화하여 장치의 극도로 좁은(예: 5nm 이하의 치수를 갖는) 채널을 제공한다. 다른 실시예에서는, 중간 영역(120)을 박화하여 극도로 작은(5nm 이하의 치수를 갖는) 적어도 하나의 영역을 갖는 나노와이어(106)를 제공한다. 전술한 바와 같이, 약 10-100nm인 제 1 높이(132)를 갖는 제 1 단면 치수 및 약 10-100nm인 제 1 너비(134)로 나노와이어(106)를 형성한다. 제 1 단면 치수는 나노와이어(106)의 초기 두께라고도 할 수 있다. 박화 이전에, 중간 영역(120)은 나노와이어(106)의 나머지와 동일한(예: 약 10-100nm) 초기 두께 또는 단면 치수를 갖는다. 박화 후, 중간 영역(120)은 제 1 단면 차수보다 작거나 실질적으로 작은 제 2 단면 치수를 가질 것이다. 일실시예에서, 제 2 단면 치수는 약 5nm 또는 약 2-3nm 이하이다.
일실시예에서, 적어도 하나의 열 산화 공정 및 적어도 하나의 에칭 공정을 이용하여 중간 영역(120)을 박화한다. 나노와이어(106)의 초기 두께(제 1 단면 치 수)는 제어되는 열 산화 및 에칭 공정에 의해 제 2 두께로 박화하거나 감소시킬 수 있다. 일실시예에서, 옥사이드층은 중간 영역(120)의 노출된 표면상에서 제어 가능하게 열적으로 성장시킨다. 중간 영역(120)의 노출된 표면상의 실리콘은 열 산화 공정 동안에 소비된다. 일실시예에서, 소비되는 실리콘의 양은 나노와이어(106)의 중간 영역(120)의 총 두께의 약 44%이다. 예를 들어, 나노와이어(106)는 약 10nm인 중간 영역(120)의 초기 두께를 가질 수 있다. 열 산화 공정은 실리콘 4.4nm(실리콘의 44%)를 소비할 것이다. 열 산화 공정 후, 중간 영역(120)의 두께는 약 5nm 또는 5.6mm이다. 일실시예에서, 열 산화 공정에서 실리콘의 0.44nm를 소비하여 SiO2 1nm를 산출한다. 따라서, 19nm 두께 나노와이어(106)를 산화시키면, 실리콘 4.4nm와 SiO2 10nm를 산출한다. SiO2를 제거한 후, 나노와이어(106)는 약 5.6nm의 두께를 갖는다. 중간 영역(120)을 연속적이고 반복적으로 열 산화시키고 에칭하여 원하는 두께 또는 단면 치수(예: 약 5nm 또는 그 이하)를 달성할 수 있다. 예를 들어, 나노와이어(106)는 약 10nm의 중간 영역(120)의 초기 두께를 가질 수 있다. 중간 영역(120)을 약 5nm 또는 그 이하로 하기 위해 여러 번의 연속 열 산화 및 에칭 공정이 필요할 수 있다.
다른 실시예에서, 보다 적극적인 열 산화 공정을 사용할 수 있다. 중간 영역(120)을 약 800-900℃의 온도로 약 2시간 동안 열 산화시키고 플루오르화 수소산 또는 등가물과 같은 완충 옥사이드 에천트를 이용하여 습식 에칭할 수 있다. 나노와이어(106)가 약 50nm인 제 1 단면 치수(약 100nm인 높이(132) 및 약 50nm인 너비 (134))를 갖는 실시예에서는, 약 800-900℃의 온도로 약 2시간 동안 열 산화시키고 완충 옥사이드 에천트를 이용하여 습식 에칭한 후, 중간 영역(120)을 약 5nm인 제 2 단면 치수(예: 약 5nm인 높이(132)와 약 5nm인 너비(134))로 박화할 수 있다. 나노와이어(106)를 약 2-3nm인 단면 치수로 추가 박화하기 위해 유사한 열 산화 및 에칭을 반복할 수 있다. 열 산화 공정에 이어서 나노와이어(106)의 중간 영역(120)상에 형성되는 옥사이드층을 제거하는 습식 에칭 공정 대신에 이 기술 분야에 알려진 적합한 건식 에칭 공정을 사용할 수 있다. 적합하게는, 습식 에칭 공정을 보다 우수한 선택성을 위해 사용된다.
작은 치수 실리콘 영역을 열 산화하는 경우에 자기-제한 산화를 관측하였다는 것을 유의하자. 이는 도 12에 도시되어 있는데, 이는 후쿠다 등이 저술한 "Fabrication of silicon nanopillars containing polycrystalline silicon/insulator multiplayer structures"(Appl.Phys.Lett.70, (3)333 (1997))로부터 발췌한 도면이다. 후쿠다의 연구에는 나노스케일 실리콘 구조의 열 산화가 자기-제한적이라는 것을 나타낸다. 자기-제한 산화는 스트레스 효과이다. 나노스케일 실리콘 구조를 열 산화시킬 때, 공정 변동(예: 시간 및 온도 변동)과는 무관하게 실리콘 구조는 자기-제한되는 두께로 산화한다. 실리콘 구조의 산화된 부분을 제거하고 나머지 실리콘 구조를 다른 자기-제한 두께로 다시 유사하게 산화시킬 수 있다. 원하는 두께를 달성하기 위해 이 공정을 반복할 필요가 있을 수 있다. 도 12에 도시된 바와 같이, 후쿠다는 약 3 내지 약 20 시간의 다양한 지속 시간 동안 실리콘 구조를 산화시켰다. 이 실리콘 구조를 산화시키고 옥사이드층을 제거하 여 산화 시간에 무관하게 약 10-15nm인 중심 두께를 갖는 실리콘 구조를 남긴다.
따라서, 특정 나노와이어(106)에 있어서, 나노와이어(106)의 임의의 영역은 산화할 어떤 두께 제어에 대해 자기-제한 산화에 따라 열 산화할 수 있다. 산화된 부분은 제거할 수 있다. 열 산화 및 제거 공정은 원하는 두께를 달성할 때까지 다른 자기-제한 두께에 대해 나노와이어(106)를 산화시키기 위해 반복할 수 있다. 일실시예에서, 열 산화 및 제거 공정은 나노와이어(106)가 약 5nm 또는 그 이하로 얇아질 때까지 반복한다. 나노와이어(106)의 한 영역의 박화는 쉽게 제어할 수 있는데 이는 각 산화 공정에 대한 산화 두께가 시간 및 온도와 같은 공정 변동에 덜 민감할 것이기 때문이다.
도 7에서, 종래 방법을 이용하여 장치 게이트 스택(122)을 얇아진 중간 영역(120) 위에 형성한다. 일실시예에서, 중간 영역(120)은 장치의 좁은 채널 영역을 형성한다. 장치 게이트 스택(122)은 유전층(123)과 유전층(123)위에 형성되는 게이트 전극(125)을 포함한다. 일실시예에서, 장치 게이트 스택(122)은 이 기술 분야에 알려진 바와 같은 종래 게이트 스택이다. 이 실시예에서는, 게이트 전극(125)은 실리콘 옥사이즈막일 수 있는 유전층(123)상에 형성되는 폴리실리콘막이다. 다른 실시예에서, 게이트 전극(125)은 실리콘, 폴리실리콘, 실리콘 게르마늄, 게르마늄과 같은 반도체 물질 또는 구리, 알루미늄 및 티타늄과 같은 금속으로 구성할 수 있는 다마신 게이트(a damascene gate)이다. 다른 실시예에서, 게이트 전극(125)은 금속으로 구성한다. 게이트 전극(125)을 금속으로 구성함으로써 게이트 전극(125)을 처리할 필요가 없어서 게이트 전극(125)이 폴리실리콘과 같은 반도체 물질로 구성되는 경우에 필요에 따라 도전성일 수 있다. 또한, 소형 장치에 있어서, 금속 게이트 전극은 반도체(예: 폴리실리콘 게이트) 전극보다 낮은 저항을 허용하므로 더 유리하다. 일실시예에서, 장치 게이트 스택(122)은 3중-게이트 구조를 형성하는데 이는 중간 영역(120)의 3개 측면을 덮는다. 다른 실시예에서는, 장치 게이트 스택(122)은 비평면 구조인데 이는 중간 영역(120)의 모든 노출된 측면을 덮는다.
전술한 방법에 따라 형성되는 반도체 장치의 일례가 도 8 내지 11에 도시되어 있다. 이들 도면은 명확성을 위해 다양한 층과 구조를 제거한 장치를 도시하고 있다. 이 장치는 기판(102), 제 1 유전층(104) 및 나노와이어(106)를 포함한다. 나노와이어(106)는 장치의 채널 영역을 형성하는 중간 영역(120)과 장치의 소스/드레인 영역을 형성하는 영역(114 및 116)을 포함한다. 전술한 바와 같은 박화 공정 후, 장치의 채널 영역은 소스/드레인 영역의 각각보다 작거나 실질적으로 작다. 예를 들어, 채널 영역은 소스/드레인 영역의 각각보다 적어도 10-20배 작을 수 있다. 이와 달리, 채널 영역은 소스/드레인 영역의 각각보다 단지 2배 작을 수 있다. 일실시예에서는, 장치의 채널 영역만을 전술한 방법을 이용하여 원래 단면 치수로 박화한다. 따라서, 장치의 채널 영역은 초협 채널 영역이다. 장치의 소스/드레인 영역은 나노와이어의 본래 단면 치수와 동일한 단면 치수를 가질 수 있다. 보다 적합하게는, 소스/드레인의 각각은 전술한 바와 같이 자신의 위에 형성되는 에피택셜막을 갖는다. 따라서, 소스/드레인 영역의 각각은 나노와이어의 본래 단면 치수보다 큰 단면 치수를 갖는다.
또한, 이 장치는 나노와이어(106)의 채널 영역 위에 형성되는 장치 게이트 스택(122)을 포함한다. 이 장치는 장치 게이트 스택(122)의 각 측면에 인접하여 형성되는 제 1 스페이서(110)도 포함한다. 이와 달리, 이 장치는 전술한 바와 같이 제 1 스페이서(110)의 각 측면에 인접하여 형성되는 제 2 스페이서(112)를 포함할 수 있다. 이 장치는 소스/드레인 영역(영역(114 및 116)) 위에 형성되는 제 2 유전층(118) 및 제 1 유전층(104)을 포함한다. 이 기술 분야에 알려진 방법을 이용하여 콘택트 비아(도시 생략)를 제 2 유전층(118)으로 형성하여 소스/드레인 영역으로 전기 콘택트를 허용할 수 있다.
도 8은 나노와이어(106)의 중간 영역(120) 위에만 형성되는 장치 게이트 스택(122)과 게이트 스택(122)의 각 측면에 제 1 스페이서(110) 및 제 2 스페이서(112)를 보여주기 위해 제 2 유전층(118)을 제거한 장치를 도시하고 있다. 도 9는 중간 영역이 영역(114 및 116)보다 작은 단면 치수를 갖는 것을 보여주기 위해 장치 게이트 스택을 제거한 장치를 도시하고 있다. 도 10은 제 1 스페이서(110)만을 보여주기 위해 제 2 스페이서(112)를 제거한 장치를 도시하고 있다. 도 11은 제 1 유전층(104)상에 나노와이어(106)만을 남긴 장치를 도시하고 있다. 이 도면은 나노와이어(106)의 영역(114 및 116)이 중간 영역(120)보다 실질적으로 크다는 것을 보여주고 있다.
여러 실시예와 관련하여 본 발명을 설명하였으나, 당업자는 본 발명이 이들 실시예에 한정되지 않는다는 것을 인식할 것이다. 본 발명의 방법 및 장치에는 첨부된 청구 범위의 사상과 범위 내에서 수정 및 변형이 이루어질 수 있다. 따라서 전술한 설명은 한정적인 것이 아니라 예시적인 것이다.
첨부된 청구 범위에 의해 정의되는 바와 같은 본 발명의 사상과 범위를 벗어나지 않고 개시된 예시적 실시예에 수정 및 변형이 이루어질 수 있다.

Claims (29)

  1. 나노와이어(a nanowire)의 치수를 감소시키는 방법으로서,
    기판상에 형성되는 제 1 유전층상에 제 1 치수를 갖는 나노와이어를 증착하는 단계와,
    상기 나노와이어의 노출된 제 2 영역 및 제 3 영역은 남겨두면서, 희생 유전층(a sacrificial dielectric layer) 및 희생 게이트 전극층(a sacrificial gate electrode layer)을 갖는 희생 게이트 스택(a sacrificial gate stack)을 상기 나노와이어의 제 1 영역 위에 증착하는 단계와,
    상기 희생 게이트 스택의 각 측면상에 제 1 스페이서(a first spacer)를 증착하는 단계와,
    상기 제 1 유전층 위에 제 2 유전층을 증착하여 상기 제 2 영역 및 제 3 영역을 덮는 단계와,
    상기 희생 게이트 스택을 제거하는 단계와,
    적어도 하나의 열 산화 공정 및 옥사이드 제거 공정에 의해 상기 나노와이어의 상기 제 1 영역을 박화(thinning)하여 상기 제 1 영역을 상기 제 1 치수로부터 제 2 치수로 얇게 만드는 단계를 포함하는
    나노와이어 치수 감소 방법.
  2. 제 1 항에 있어서,
    상기 제 2 유전층을 증착하는 단계는,
    상기 제 2 유전층을 노출된 상기 희생 게이트 전극에 대해 더 연마하는 블랭킷 증착(blanket deposition)인
    나노와이어 치수 감소 방법.
  3. 제 1 항에 있어서,
    상기 제 2 유전층을 증착하는 단계 이전에 상기 제 1 스페이서의 각 측면상에 제 2 스페이서를 증착하는 단계를 더 포함하는
    나노와이어 치수 감소 방법.
  4. 제 1 항에 있어서,
    상기 제 2 유전층을 증착하는 단계 이전에 상기 나노와이어의 상기 제 2 영역 및 제 3 영역 위에 에피택셜막을 형성하는 단계를 더 포함하는
    나노와이어 치수 감소 방법.
  5. 제 1 항에 있어서,
    상기 제 1 영역을 박화하는 단계는,
    상기 열 산화에 의해 상기 제 1 영역상의 옥사이드층을 순차적으로 성장시키고, 완충 옥사이드 에천트(a buffered oxide etchant)를 이용하여 상기 제 2 치수가 원하는 값에 도달할 때까지 상기 옥사이드층을 에칭하는 단계를 더 포함하는
    나노와이어 치수 감소 방법.
  6. 제 1 항에 있어서,
    상기 제 2 치수는 상기 제 1 치수보다 적어도 10배 작은
    나노와이어 치수 감소 방법.
  7. 제 1 항에 있어서,
    상기 유전층을 증착하는 단계 이전에 상기 나노와이어의 상기 제 2 영역 및 제 3 영역의 각각 위에 실리사이드층(a silicide layer)을 형성하는 단계를 더 포함하는
    나노와이어 치수 감소 방법.
  8. 제 1 항에 있어서,
    상기 유전층을 증착하는 단계 이전에 상기 나노와이어의 상기 제 2 영역 및 제 3 영역의 각각으로 불순물을 주입하여 소스/드레인 영역을 형성하는 단계를 더 포함하는
    나노와이어 치수 감소 방법.
  9. 나노와이어 제조 방법으로서,
    기판상에 형성되는 제 1 유전층상에 제 1 치수를 갖는 나노와이어를 증착하는 단계와,
    상기 나노와이어의 노출된 제 2 영역 및 제 3 영역은 남겨두며, 상기 나노와이어의 채널 영역을 정의하는 상기 나노와이어의 제 1 영역 위에 희생 유전층을 증착하고 상기 희생 유전층 위에 에칭 가능한 희생층을 증착하는 단계와,
    상기 희생 유전층 및 상기 에칭 가능한 희생층의 각 측면상에 제 1 스페이서를 증착하는 단계와,
    상기 제 1 유전층 위에 제 2 유전층을 증착하여 상기 제 2 영역 및 제 3 영역을 덮는 단계와,
    상기 에칭 가능한 희생층 및 상기 희생 유전층을 에칭하는 단계와,
    적어도 하나의 열 산화 공정 및 옥사이드 제거 공정에 의해 상기 나노와이어 의 상기 제 1 영역을 박화하여 상기 제 1 영역을 상기 제 1 치수로부터 제 2 치수로 얇게 만드는 단계를 포함하는
    나노와이어 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 2 유전층을 증착하는 단계 이전에 상기 제 1 스페이서의 각 측면상에 제 2 스페이서를 증착하는 단계를 더 포함하는
    나노와이어 제조 방법.
  11. 제 9 항에 있어서,
    상기 제 2 유전층을 증착하는 단계 이전에 상기 나노와이어의 상기 제 2 영역 및 제 3 영역 위에 에피택셜막을 형성하는 단계를 더 포함하는
    나노와이어 제조 방법.
  12. 제 9 항에 있어서,
    상기 제 1 영역을 박화하는 단계는,
    상기 열 산화에 의해 상기 제 1 영역상의 옥사이드층을 순차적으로 성장시키 고, 완충 옥사이드 에천트를 이용하여 상기 옥사이드층을 에칭하는 단계를 더 포함하는
    나노와이어 제조 방법.
  13. 제 9 항에 있어서,
    상기 제 2 치수는 상기 제 1 치수보가 적어도 10배 작은
    나노와이어 제조 방법.
  14. 제 9 항에 있어서,
    상기 제 2 유전층을 증착하는 단계 이전에 상기 나노와이어의 상기 제 2 영역 및 제 3 영역의 각각 위에 실리사이드층을 형성하는 단계를 더 포함하는
    나노와이어 제조 방법.
  15. 제 9 항에 있어서,
    상기 제 2 유전층을 증착하는 상기 단계 이전에 상기 나노와이어의 상기 제 2 영역 및 제 3 영역의 각각으로 불순물을 주입하여 소스/드레인 영역을 형성하는 단계를 더 포함하는
    나노와이어 제조 방법.
  16. 전자 장치 제조 방법으로서,
    기판상에 형성되는 제 1 유전층상에 제 1 치수를 갖는 나노와이어를 증착하는 단계와,
    상기 나노와이어의 노출된 제 2 영역 및 제 3 영역은 남겨두며, 상기 전자 장치의 채널 영역을 정의하는 상기 나노와이어의 제 1 영역 위에 희생 유전층을 증착하고 상기 희생 유전층 위에 에칭 가능한 희생층을 증착하는 단계와,
    상기 희생 유전층 및 상기 에칭 가능한 희생층의 각 측면상에 제 1 스페이서를 증착하는 단계와,
    상기 제 2 영역 및 상기 제 3 영역의 각각에 소스/드레인 영역을 형성하는 단계와,
    상기 제 1 유전층 위에 제 2 유전층을 증착하여 상기 제 2 영역 및 제 3 영역을 덮는 단계와,
    상기 에칭 가능한 희생층 및 상기 희생 유전층을 에칭하는 단계와,
    적어도 하나의 열 산화 공정 및 옥사이드 제거 공정에 의해 상기 나노와이어의 상기 제 1 영역을 박화하여 상기 제 1 영역을 상기 제 1 치수로부터 제 2 치수로 얇게 만드는 단계와,
    상기 제 1 영역 위에 제 3 유전층 및 게이트 전극을 포함하는 장치 게이트 스택(a device gate stack)을 증착하는 단계를 포함하는
    전자 장치 제조 방법.
  17. 제 16 항에 있어서,
    상기 소스/드레인 영역으로의 콘택트를 형성하는 단계를 더 포함하는
    전자 장치 제조 방법.
  18. 제 16 항에 있어서,
    상기 제 2 유전층을 증착하는 단계 이전에 상기 제 1 스페이서의 각 측면상에 제 2 스페이서를 증착하는 단계를 더 포함하는
    전자 장치 제조 방법.
  19. 제 16 항에 있어서,
    상기 제 2 유전층을 증착하는 단계 이전에 상기 나노와이어의 상기 제 2 영역 및 제 3 영역 위에 에피택셜막을 형성하는 단계를 더 포함하는
    전자 장치 제조 방법.
  20. 제 16 항에 있어서,
    상기 소스/드레인 영역을 형성하는 단계는,
    상기 나노와이어의 상기 제 2 영역 및 제 3 영역의 각각 위에 에피택셜막을 형성하는 단계와,
    상기 제 2 영역 및 상기 제 3 영역으로 불순물을 주입하는 단계와,
    상기 에피택셜막 위에 실리사이드층을 형성하는 단계를 더 포함하는
    전자 장치 제조 방법.
  21. 제 16 항에 있어서,
    상기 제 2 유전층을 증착하는 단계 이전에 상기 나노와이어의 상기 제 2 영역 및 제 3 영역의 각각 위에 실리사이드층을 형성하는 단계를 더 포함하는
    전자 장치 제조 방법.
  22. 제 16 항에 있어서,
    상기 제 2 유전층을 증착하는 단계 이전에 상기 나노와이어의 상기 제 2 영역 및 제 3 영역의 각각으로 불순물을 주입하여 소스/드레인 영역을 형성하는 단계를 더 포함하는
    전자 장치 제조 방법.
  23. 제 16 항에 있어서,
    상기 제 1 영역을 박화하는 단계는,
    상기 열 산화에 의해 상기 제 1 영역상에 옥사이드층을 순차적으로 성장시키고, 완충 옥사이드 에천트를 이용하여 상기 옥사이드층을 에칭하는 단계를 더 포함하는
    전자 장치 제조 방법.
  24. 제 16 항에 있어서,
    상기 제 2 치수는 상기 제 1 치수보다 적어도 10배 작은
    전자 장치 제조 방법.
  25. 제 16 항에 있어서,
    상기 에칭 가능한 희생층은 실리콘 또는 폴리실리콘을 포함하는
    전자 장치 제조 방법.
  26. 전자 장치로서,
    기판상에 형성되는 제 1 유전층상에 형성되는 나노와이어 - 상기 나노와이어는 채널 영역, 제 1 소스/드레인 영역, 및 제 2 소스/드레인 영역을 가지며, 상기 채널 영역은 상기 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역의 각각보다 실질적으로 작음 - 와,
    상기 채널 영역 위에 형성되는 장치 게이트 스택과,
    상기 장치 게이트 스택의 각 측면상에 형성되는 제 1 스페이서와,
    상기 제 1 유전층, 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역 위에 형성되는 제 2 유전층을 포함하는
    전자 장치.
  27. 제 26 항에 있어서,
    상기 제 1 스페이서의 각 측면상에 형성되는 제 2 스페이서를 더 포함하는
    전자 장치.
  28. 제 26 항에 있어서,
    상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역의 각각 위에 형 성되어 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역의 치수를 증가시키는 에피택셜층을 더 포함하는
    전자 장치.
  29. 제 26 항에 있어서,
    상기 유전층은,
    상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역의 각각으로의 콘택트 비아(contact vias)를 더 포함하는
    전자 장치.
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