KR100740531B1 - 나노와이어 소자 제조 방법 - Google Patents

나노와이어 소자 제조 방법 Download PDF

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Abstract

본 발명은 나노와이어 소자 제조 방법에 관한 것으로, 보다 자세하게는 실리콘 기판을 사용하여 실리콘 나노와이어를 제조한 후 다른 기판 위에 실리콘 나노와이어를 전사시키고 전극 구조물을 형성시키는 나노와이어 소자 제조 방법에 관한 것이다.
본 발명의 나노와이어 소자 제조 방법은 실리콘 기판에 제1열산화막을 형성하는 제1단계; 상기 실리콘 기판에 칼럼구조를 형성하는 제2단계; 칼럼구조가 형성된 상기 실리콘 기판에 지지기둥 구조물 및 나노와이어 구조물을 형성하는 제3단계; 상기 제1열산화막을 제거하는 제4단계 상기 실리콘 기판에 제2열산화막을 형성하는 제5단계; 및 상기 제2열산화막을 제거하는 제6단계를 포함하는 나노와이어 제조 방법으로 제조된 나노와이어가 형성된 제1 기판을 준비하는 단계; 산화막이 형성된 제2 기판에 점착제를 균일하게 코팅하는 단계; 상기 나노와이어를 상기 제2 기판에 트랜스퍼시키는 단계; 상기 점착제를 제거하는 단계; 및 상기 점착제가 제거된 제2 기판상에 전극 구조물을 형성시키는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 나노와이어 소자 제조 방법은 실리콘 나노와이어를 제조한 기판에서 절연막이 형성된 다른 기판으로 실리콘 나노와이어를 전사하는 패턴 트랜스퍼 방법을 이용함으로써 전자빔 리소그라피 공정과 SOI 웨이퍼를 사용하지 않고서도 나노와이어 소자를 생산할 수 있는 장점이 있다.
또한, 본 발명의 나노와이어 소자 제조 방법은 실리콘을 식각하여 실리콘 나노와이어를 제조함으로써 별도의 나노와이어 정렬과정이 필요 없다.
또한, 본 발명의 나노와이어 소자 제조 방법은 역삼각형 단면을 갖는 실리콘 나노와이어 구조물을 형성한 후 2차 열산화 공정 또는 3차 열산화 공정으로 실리콘을 산화시킴으로써 수십 ㎚ 크기의 단면을 갖는 단결정 실리콘 나노와이어를 용이하게 제조할 수 있는 효과가 있다.
또한, 본 발명의 나노와이어 소자 제조 방법은 실리콘 나노와이어가 전사된 기판에 전기적 컨택을 위한 전극 구조물을 후속 공정으로 제작할 수 있음으로 해서 나노와이어 소자를 웨이퍼 단위의 공정에서 제조하는 것이 가능하고, 이로 인해 대량생산이 가능하여 저가의 나노와이어 소자의 제조를 할 수 있는 효과가 있다.
나노와이어, 트랜스퍼

Description

나노와이어 소자 제조 방법{Fabrication method for a nanowire device}
도 1은 종래의 bottom-up 방식의 나노와이어 소자 제조 방법을 나타내는 도면,
도 2는 종래의 top-down 방식의 나노와이어 소자 제조 방법을 나타내는 도면,
도 3은 본 발명에 따른 나노와이어 제조 방법을 나타내는 제1 실시예,
도 4는 본 발명에 따른 나노와이어 제조 방법을 나타내는 제2 실시예,
도 5는 본 발명에 따른 나노와이어 소자 제조 방법을 나타내는 제1 실시예,
도 6은 본 발명에 따른 나노와이어 제조 방법을 나타내는 제3 실시예,
도 7은 본 발명에 따른 나노와이어 소자 제조 방법을 나타내는 제2 실시예이다.
<도면의 주요 부분에 대한 부호의 설명>
300, 600: 제1기판(실리콘기판) 310, 610: 제1열산화막
320, 620: 칼럼구조 330, 630: 제2열산화막
340: 지지기둥 구조물 350, 650: 실리콘나노와이어
360, 660: 나노와이어 구조물
400: 지지기둥 구조물과 나노와이어 사이의 연결부분
500, 700: 제2기판(산화막기판) 510, 710: 점착제
520, 720: 전극 구조물 670: 제3열산화막
본 발명은 나노와이어 소자 제조 방법에 관한 것으로, 보다 자세하게는 실리콘 기판을 사용하여 실리콘 나노와이어를 제조한 후 다른 기판 위에 실리콘 나노와이어를 전사시키고 전극 구조물을 형성시키는 나노와이어 소자 제조 방법에 관한 것이다.
나노와이어 소자는 그 응용에 따라 FET와 같이 각종 전자소자의 핵심부품인 트랜지스터로 이용될 수 있고, 각종 화학센서 및 바이오센서 등으로 이용될 수 있다.
각 응용에 맞게 나노와이어 소자가 동작하려면 기본적으로 나노와이어와 나노와이어의 양 끝단에 전기적 성질을 측정하거나 변화시키기 위한 전극 구조물이 필요하다.
이러한 나노와이어 소자의 제작은 접근 방식에 따라 크게 두 가지로 분류할 수 있는데, 기존의 반도체 공정, 특히 극미세 사진식각 공정 등을 이용하여 실리콘 등의 재료를 식각하여 원하는 위치에 나노와이어 소자를 직접 제작하는 "top-down" 방식과 나노와이어를 VLS(Vapor-Liquid Solid) 성장법 등을 이용하여 합성한 후 특정 위치에 정렬하여 나노와이어 소자를 제작하는 "bottom-up" 방식이 있다.
도 1은 종래의 bottom-up 방식의 나노와이어 소자 제조 방법을 나타내는 도면이다. 도 1을 참조하면, VLS 성장법은 Si, ZnO, GaN, InP, metal 등 대부분의 반도체 및 금속 물질의 나노와이어 성장에 이용되고 있다.
그러나, 나노와이어를 성장시킨 후 나노와이어 소자로 제작하기 위해서는 제조된 나노와이어를 원하는 위치에 정렬한 후 전극 등의 추가 구조물을 제작해야 한다.
상기 정렬을 위한 나노와이어의 위치제어는 나노와이어 소자 응용을 위해 전기영동과 같은 방법을 통해 나노와이어를 원하는 위치에 정렬시키는 방법 또는 유체채널을 이용한 유체 유동으로 나노와이어를 정렬시키는 방법을 사용한다.
그러나, 이러한 방법들을 사용하더라도 나노와이어가 놓일 정확한 위치를 제어하기가 매우 어렵고, 정렬과정을 거치더라도 수율이 낮은 문제점이 있다.
또한, 정렬된 나노와이어의 전기적 컨택을 위한 추가적인 전극 구조물은 고가의 전자빔 리소그라피(e-beam lithography) 공정을 통해 제작되고 있어 나노와이어 소자의 생산성 향상에 걸림돌로 작용하고 있다.
도 2는 종래의 top-down 방식의 나노와이어 소자 제조 방법을 나타내는 도면이다. 도 2를 참조하면, 실리콘을 식각하여 직접 나노와이어를 제조하는 것으로, 수 ㎚의 직경을 갖는 나노와이어를 형성하려면 극미세 패턴 제작이 필요하므로 전 자빔 리소그라피 등 극미세 패턴 형성 공정을 이용한다.
top-down 방식을 통해 원하는 위치에 원하는 크기로 나노와이어를 제작할 수 있다는 장점이 있지만, 전자빔 리소그라피와 같은 고가의 장비를 이용해야하므로 생산 속도가 매우 느려 상용화에 어려움이 있다.
또한, 형성되는 나노와이어가 자기정렬방식에 의해 제작된 나노와이어에 비해 불균일하며, 전기적인 소자로 역할하도록 하기 위해서는 나노와이어가 절연체 위에 제작되어야 하므로 SOI 웨이퍼를 사용해야 하는 단점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 실리콘 기판을 사용하여 웨이퍼 단위의 공정에서 나노와이어를 제조한 후 다른 기판 위에 나노와이어를 전사시키고 금속 전극을 사진식각 기술로 형성함으로써 대량생산이 가능한 저가의 나노와이어 소자를 제조하는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 나노와이어를 제조함에 있어서, 실리콘 기판에 제1열산화막을 형성하는 제1단계; 상기 실리콘 기판에 칼럼구조를 형성하는 제2단계; 칼럼구조가 형성된 상기 실리콘 기판에 지지기둥 구조물 및 나노와이어 구조물을 형성하는 제3단계; 상기 제1열산화막을 제거하는 제4단계 상기 실리콘 기판에 제2열산화막을 형성하는 제5단계; 및 상기 제2열산화막을 제거하는 제6단계를 포함하는 나노와이어 제조 방법에 의해 달성된다.
본 발명의 다른 목적은 나노와이어를 제조함에 있어서, 실리콘 기판에 제1열산화막을 형성하는 제1단계; 상기 실리콘 기판에 칼럼구조를 형성하는 제2단계; 칼럼구조가 형성된 상기 실리콘 기판에 나노와이어 구조물을 형성하는 제3단계; 상기 실리콘 기판에 제2열산화막을 형성하는 제4단계; 상기 실리콘 기판과 나노와이어 구조물의 상부면에 위치하는 산화막을 건식식각으로 제거하는 제5단계; 상기 실리콘 기판에 제3열산화막을 형성하는 제6단계; 및 상기 실리콘 기판과 나노와이어의 상부면에 위치하는 산화막을 제거하는 제7단계를 포함하는 나노와이어 제조 방법에 의해 달성된다.
본 발명의 또 다른 목적은 상기 여섯 단계로 이루어진 방법으로 제조된 나노와이어가 형성된 제1 기판을 준비하는 단계; 산화막이 형성된 제2 기판에 점착제를 균일하게 코팅하는 단계; 상기 나노와이어를 상기 제2 기판에 트랜스퍼시키는 단계; 상기 점착제를 제거하는 단계; 및 상기 점착제가 제거된 제2 기판상에 전극 구조물을 형성시키는 단계를 포함하는 나노와이어 소자 제조 방법에 의해 달성된다.
본 발명의 또 다른 목적은 상기 여섯 단계로 이루어진 방법으로 제조된 나노와이어가 형성된 제1 기판을 준비하는 단계; 상기 나노와이어를 산화막이 형성된 제2 기판에 트랜스퍼시키는 단계; 및 상기 제2 기판상에 전극 구조물을 형성시키는 단계를 포함하는 나노와이어 소자 제조 방법에 의해 달성된다.
본 발명의 또 다른 목적은 상기 일곱 단계로 이루어진 방법으로 제조된 나노와이어가 형성된 제1 기판을 준비하는 단계; 산화막이 형성된 제2 기판에 점착제를 균일하게 코팅하는 단계; 상기 나노와이어를 상기 제2 기판에 트랜스퍼시키는 단계; 상기 점착제를 제거하는 단계; 상기 점착제가 제거된 제2 기판상의 나노와이어에 남아있는 산화막을 제거하는 단계; 및 상기 점착제가 제거된 제2 기판상에 전극 구조물을 형성시키는 단계를 포함하는 나노와이어 소자 제조 방법에 의해 달성된다.
본 발명의 또 다른 목적은 상기 일곱 단계로 이루어진 방법으로 제조된 나노와이어가 형성된 제1 기판을 준비하는 단계; 상기 나노와이어를 산화막이 형성된 제2 기판에 트랜스퍼시키는 단계; 상기 트랜스퍼된 나노와이어에 남아있는 산화막을 제거하는 단계; 및 상기 제2 기판상에 전극 구조물을 형성시키는 단계를 포함하는 나노와이어 소자 제조 방법에 의해 달성된다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
본 발명의 나노와이어(nanowire) 소자 제조 방법은 실리콘 기판을 사용하여 웨이퍼 단위의 공정에서 실리콘 나노와이어를 제조한 후 다른 기판 위에 실리콘 나 노와이어를 전사시키고 금속 전극을 사진식각 기술로 패터닝하여 나노와이어 소자를 제조하는 것이다.
실리콘 웨이퍼에 사진식각 공정과 실리콘 건식식각 및 습식식각 공정으로 직경이 0.4㎛ 내지 2㎛의 나노와이어 패턴을 제작한 후 실리콘 열산화 공정과 산화막 제거 공정을 이용하여 수십 ㎚의 직경을 가지는 수 ㎛ 내지 수백 ㎛ 길이의 나노와이어를 제작한다.
제작된 실리콘 나노와이어를 절연막이 형성된 다른 기판의 대응되는 위치에 트랜스퍼 시켜 나노와이어 소자를 제조한다.
실리콘 나노와이어의 타 기판으로의 이동은 트랜스퍼될 웨이퍼 기판에 점착 특성이 좋은 포토레지스트(photoresist)와 같은 폴리머(polymer)나 점착제 등으로 이루어질 수 있으며, 본딩(bonding) 공정을 통해 실리콘 나노와이어를 직접 기판에 고정시킬 수도 있다.
기판 접근에 의한 실리콘 나노와이어의 트랜스퍼가 이루어진 후 점착제는 산소 플라즈마를 이용한 건식식각으로 제거하게 되고, 점착제 제거 후에도 실리콘 나노와이어는 표면점착에 의해 기판 표면에 그대로 남아 있게 된다.
실리콘 나노와이어가 전사된 기판에 전기적 컨택을 위한 전극 구조물을 후속 공정으로 제작함으로써 나노와이어 소자는 웨이퍼 단위의 공정에서 제조가 가능하다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명에 따른 나노와이어 제조 방법을 나타내는 제1 실시예이다. 도 3을 참조하면, 실리콘 웨이퍼를 식각하여 실리콘 나노와이어를 제조하는 것으로, 결정구조가 (100) 방향을 갖는 실리콘 기판에 제1열산화막을 열산화 증착시키고, 사진식각 공정으로 식각할 부분의 산화막을 제거한다.
실리콘 나노와이어를 위한 마스크 패턴의 선폭은 0.4㎛ 내지 2㎛ 이며, 전자빔 리소그라피(e-beam lithography)를 사용할 필요없이 사진식각 공정을 이용하여 패턴을 형성할 수 있다.
deep-RIE 공정과 같은 실리콘 건식식각 공정으로 실리콘 이방성 식각을 통해 칼럼구조(320)를 형성하고, 칼럼구조(320)의 식각 깊이는 후술하는 실리콘 나노와이어의 트랜스퍼 공정시 용이한 정도의 깊이로 조절한다.
다음으로, 형성된 칼럼구조(320)에 KOH 등의 실리콘 이방성 식각 용액을 이용하여 실리콘 기판(300)을 습식식각한다.
습식식각을 통해 실리콘 기판(300)의 (100) 결정 방향의 식각 특성으로 인해 나노와이어 구조물(360)은 단면이 소정의 경사를 갖는 역삼각형 구조로 형성된다.
실리콘 습식식각이 완료되고 산화막(310)을 제거한 후 수십 ㎚ 크기의 직경을 갖는 실리콘 나노와이어(350)를 제조하기 위해 실리콘 기판(300)을 2차 열산화시킨다.
상기 2차 열산화 공정의 시간을 조절함으로써 실리콘 나노와이어(350)의 직경을 수십 ㎚ 정도로 조절할 수 있게 된다.
마지막으로 실리콘(300)이 2차 열산화되어 생성된 제2열산화막(330)을 BOE (buffered oxide etchant)에 의한 습식식각방법 또는 플라즈마를 이용한 건식식각방법을 이용하여 제거함으로써 수십 ㎚ 크기의 직경을 갖는 수 ㎛ 내지 수백 ㎛ 길이의 실리콘 나노와이어(350)를 얻는다.
실리콘 나노와이어(350)는 2차 실리콘 산화막(330)이 제거되면 공중에 떠 있는 구조(free standing)가 될 수도 있기 때문에 제2열산화막(330)을 제거하는 동안 실리콘 나노와이어(350)가 소실되거나 손상되지 않도록 고정시키기 위해 실리콘 나노와이어(350)의 한쪽 끝단이나 양쪽 끝단을 지지기둥 구조물(340)로 형성시킨다.
지지기둥 구조물(340)은 실리콘 나노와이어(350)의 선폭보다 넓은 폭을 가짐으로써 제2열산화막(330)을 제거한 후에도 실리콘 기판(300)에 안정적으로 남아 있게 된다.
지지기둥 구조물(340)의 크기는 실리콘 나노와이어(350)의 선폭보다는 넓은 폭을 가지도록 해야 하지만, 후술하는 패턴 트랜스퍼 과정에서 기판 접촉 후 제거시 기판의 접촉 면적을 과도하게 키우지 않아 제거를 용이하게 하는 범위 내의 크기로 조절함이 바람직하다.
상기와 같이 제조된 실리콘 나노와이어(350)와 이를 지지하는 지지기둥 구조물(340)은 실리콘 기판(300)의 상부에 위치하게 되고, 실리콘 나노와이어(350)가 상부에 위치함으로써 후술하는 실리콘 나노와이어 트랜스퍼가 용이하게 된다.
상기 실리콘 기판(300)과 기판의 상부에 위치하는 실리콘 나노와이어(350) 사이의 거리는 수십 ㎚ 내지 수 ㎛가 바람직하며, 상기 거리는 건식식각된 칼럼구조(320)의 깊이와 나노와이어 구조물(360) 형성시 이용한 습식식각을 통한 실리콘 기판(300)의 식각 정도에 의해 결정됨이 바람직하다.
추후 실리콘 나노와이어(350) 사용시 실리콘 나노와이어(350)는 저항 및 전도성을 가져야 함이 바람직하고, 이러한 저항 및 전도성은 실리콘 기판(300)에 주입되는 불순물의 종류와 도핑 농도에 따라 조절이 가능하다.
도 4는 본 발명에 따른 나노와이어 제조 방법을 나타내는 제2 실시예이다. 도 4를 참조하면, 상기 도 3에서와 같이 실리콘 웨이퍼를 식각하여 실리콘 나노와이어를 제조하는 것이다.
다만, 도 3에서와 달리 사진식각 공정에 사용되는 나노와이어 패턴의 형성시 지지기둥 구조물(340)과 실리콘 나노와이어(350)의 연결부분(400)의 폭(Wc)을 나노와이어(350)의 폭(Wn)보다 좁게 형성시킨다.
지지기둥 구조물(340)과 실리콘 나노와이어(350)의 연결부분(400)의 폭(Wc)을 실리콘 나노와이어(350)의 폭(Wn)보다 좁게 형성시킴으로써 나노와이어 트랜스퍼 과정에서 실리콘 나노와이어(350)가 끊어지는 부분의 위치를 실리콘 나노와이어(350)와 지지기둥 구조물(340)의 연결부분(400)으로 조절할 수 있게 된다.
또한, 상기 도 3에서와 같은 나노와이어 제조 과정 중 실리콘 나노와이어(350)를 둘러싸고 있는 산화막을 형성하거나 제거하는 과정에서 스트레스가 발생하게 된다.
따라서, 연결부분(400)의 폭이나 단면적의 크기를 상기와 같이 특정하게 조절을 하지 않아도, 연결부분(400)은 산화막을 제거하면서 실리콘 나노와이어(350) 가 떠있는 구조가 되면 스트레스가 집중되어 가해지게 됨으로써 후술하는 나노와이어 트랜스퍼 과정에서 연결부분(400)의 단절이 용이하게 된다.
연결부분(400)에 집중되어 가해지는 상기 스트레스는 제조된 실리콘 나노와이어(350)를 소실되게 하는 원인이 될 수도 있음으로 산화막 제거 공정은 이를 고려하여 진행하는 것이 바람직하다.
도 5는 본 발명에 따른 나노와이어 소자 제조 방법을 나타내는 제1 실시예이다. 도 5를 참조하면, 실리콘 열산화 공정을 이용하여 제조된 실리콘 나노와이어(350)를 다른 산화막 기판(500)인 제2 기판(500)으로 트랜스퍼하는 방법으로서, 제2 기판(500)은 전기적 소자로 제작될 것을 고려하여 절연 특성을 갖는 기판 또는 절연막이 증착된 웨이퍼를 사용한다.
또한, 제2 기판(500)은 실리콘, 수정, 세라믹, 유리 및 폴리머 중 어느 하나를 사용함이 바람직하다.
먼저, 실리콘 나노와이어(350)의 트랜스퍼를 위해 제2 기판(500)에 스핀코팅 또는 스프레이 코팅을 이용하여 점착제(510)를 균일하게 코팅시킨다.
상기 점착제(510)는 포토레지스트, PDMS, 플렉시블 폴리머(flexible polymer), 점착성 폴리머(adhesive polymer), 열적 리플로우 폴리머(thermal reflow polymer), 플렉시블 기판(flexible substrate) 및 점성 기판(sticky substrate) 중 어느 하나로 사용함이 바람직하다.
또한, 점착제(510)는 트랜스퍼된 실리콘 나노와이어(350)를 점착시키는 역할을 하며, 실리콘 나노와이어(350)가 전사된 후에는 플라즈마 건식식각 공정을 통해 제거된다.
일예로, 포토레지스트를 점착제(510)로 사용하여 열을 가하면 리플로우 되는 포토레지스트의 특성을 통해 실리콘 나노와이어(350)의 트랜스퍼를 용이하게 할 수 있다.
나노 크기에서는 표면 장력에 의한 점착이 주요한 힘으로 작용하므로 포토레지스트와 같은 폴리머 계열의 점착제를 사용함으로써 실리콘 나노와이어(350)의 트랜스퍼가 가능하게 된다.
플라즈마 식각으로 폴리머를 제거한 후에도 트랜스퍼된 실리콘 나노와이어(350)는 기판 점착에 의해 위치가 크게 변화되지 않는다.
또한, 제2 기판(500)으로 기판 자체가 점착 특성을 갖는 플렉시블 기판(flexible substrate) 또는 점성 기판(sticky substrate) 등을 사용하는 것도 가능하다. 이러한 기판들을 사용할 경우 별도의 점착제를 필요로 하지 않음으로 나노와이어 전사 후 점착제 제거 공정도 불필요하다.
또한, 점착제(510)를 사용하지 않고 실리콘 나노와이어(350)를 직접 여러 가지 본딩 공정을 통해 제2 기판(500)에 고정시켜 실리콘 나노와이어(350)를 트랜스퍼하는 것도 가능하다.
다음으로, 실리콘 나노와이어(350)가 전달된 제2 기판(500)을 이용하여 전기적 컨택을 위한 전극 구조물(520)을 형성하여 나노와이어 소자를 제조한다.
제2 기판(500)에 추가적으로 전극 구조물(520)을 형성시키기 위한 공정은 웨이퍼 단위로 진행할 수 있으며, 패턴 정렬은 마스크의 정렬패턴과 나노와이어의 패 턴을 이용하여 정렬시킴으로써 용이하게 진행할 수 있다.
전극의 재료로 사용되는 금속 박막을 증착하고 나면 실리콘 나노와이어(350)가 제2 기판(500) 표면에 영구히 고정되므로 습식공정이 추가되더라도 실리콘 나노와이어(350)가 소실될 우려는 없게 된다.
한편, 나노와이어 트랜스퍼 과정에서 실리콘 나노와이어(350)와 지지기둥 구조물(340)의 연결부분 단절은 점착제(510)에 의한 실리콘 나노와이어(350)의 점착으로 실리콘 나노와이어(350)에 힘이 가해질 때 실리콘 나노와이어(350)는 고정되어 있는 상태가 되고, 힘이 집중되는 곳이 지지기둥 구조물(340)과 실리콘 나노와이어(350)의 연결부위이므로 실리콘 나노와이어(350)와 지지기둥 구조물(340)이 용이하게 절단된다.
도 6은 본 발명에 따른 나노와이어 제조 방법을 나타내는 제3 실시예이다. 도 6을 참조하면, 상기 도 3 또는 도 4에서와 같이 실리콘 웨이퍼를 식각하여 실리콘 나노와이어를 제조하는 것이다.
결정구조가 (100) 방향을 갖는 실리콘 기판에 칼럼구조(620)를 형성하고, 형성된 칼럼구조(620)에 KOH 등의 실리콘 이방성 식각 용액을 이용하여 실리콘 기판(600)을 습식식각하여 소정의 경사각을 갖는 나노와이어 구조물(660)을 형성시킨다.
형성된 나노와이어 구조물(660)에는 제1열산화막(610)이 제거되지 않은 상태이며, 이 상태에서 다시 2차 열산화시켜 제2열산화막(630)을 형성시킨다.
제1, 2 열산화막(610, 630)이 형성된 상태에서 건식식각을 함으로써 기판 (600)의 상부면의 산화막을 제거하여 나노와이어 구조물(660) 상부의 실리콘이 드러나도록 한다.
다음으로, 기판(600)의 상부면의 산화막이 제거된 상태의 기판(600)을 3차 열산화시킨다. 상기 제2열산화막과 3차 열산화를 통한 제3열산화막(670) 증착 시간을 조절함으로써 얻게 될 실리콘 나노와이어(650)의 직경을 수십 ㎚ 크기로 조절한다.
마지막으로 실리콘 기판(600)이 열산화되어 생성된 산화막을 플라즈마를 이용한 건식식각 방법을 이용하여 제거함으로써 수십 ㎚ 크기의 직경을 갖는 수 ㎛ 내지 수백 ㎛ 길이의 실리콘 나노와이어(650)를 얻는다.
형성된 실리콘 나노와이어(650)는 제3열산화막(670)이 건식식각에 의해 제거되어도 기판(600)과 실리콘 나노와이어(650) 사이에 남아 있는 산화막에 의해 고정되므로 제3열산화막(670)을 제거하는 동안 실리콘 나노와이어(650)가 소실되거나 손상될 우려가 없다.
도 7은 본 발명에 따른 나노와이어 소자 제조 방법을 나타내는 제2 실시예이다. 도 7을 참조하면, 상기 도 6의 방법으로 제조된 실리콘 나노와이어(650)를 상기 도 5에서와 같이 다른 산화막 기판(700)인 제2 기판(700)으로 트랜스퍼하는 것이다.
다만, 실리콘 나노와이어(650)를 제2 기판(700)으로 트랜스퍼시키고, 제2 기판(700)의 점착제(710)를 제거하여도 실리콘 나노와이어(650)에 산화막이 남아 있게 된다. 상기 산화막은 상기 도 3이나 도 4에서의 지지기둥 구조물과 같은 역할을 담당하는 것으로 제거하는 공정이 필요하다.
따라서, 남아있는 산화막을 건식식각 등으로 제거함으로써 실리콘 나노와이어(650)의 트랜스퍼가 완성되게 된다.
다음으로, 전극 구조물(720)을 형성하여 나노와이어 소자를 제조한다.
또한, 상기 점착제(710)를 이용하지 않고 실리콘 나노와이어(650)를 직접 여러 가지 본딩 공정을 통해 제2 기판(700)에 고정시켜 실리콘 나노와이어(650)를 트랜스퍼하는 것도 가능하다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
따라서, 본 발명의 나노와이어 소자 제조 방법은 실리콘 나노와이어를 제조한 기판에서 절연막이 형성된 다른 기판으로 실리콘 나노와이어를 전사하는 패턴 트랜스퍼 방법을 이용함으로써 전자빔 리소그라피 공정과 SOI 웨이퍼를 사용하지 않고서도 나노와이어 소자를 생산할 수 있는 장점이 있다.
또한, 본 발명의 나노와이어 소자 제조 방법은 실리콘을 식각하여 실리콘 나노와이어를 제조함으로써 별도의 나노와이어 정렬과정이 필요 없다.
또한, 본 발명의 나노와이어 소자 제조 방법은 역삼각형 단면을 갖는 실리콘 나노와이어 구조물을 형성한 후 2차 열산화 공정 또는 3차 열산화 공정으로 실리콘을 산화시킴으로써 수십 ㎚ 크기의 단면을 갖는 단결정 실리콘 나노와이어를 용이하게 제조할 수 있는 효과가 있다.
또한, 본 발명의 나노와이어 소자 제조 방법은 실리콘 나노와이어가 전사된 기판에 전기적 컨택을 위한 전극 구조물을 후속 공정으로 제작할 수 있음으로 해서 나노와이어 소자를 웨이퍼 단위의 공정에서 제조하는 것이 가능하고, 이로 인해 대량생산이 가능하여 저가의 나노와이어 소자의 제조를 할 수 있는 효과가 있다.

Claims (27)

  1. 나노와이어를 제조함에 있어서,
    실리콘 기판에 제1열산화막을 형성하는 제1단계;
    상기 실리콘 기판에 칼럼구조를 형성하는 제2단계;
    칼럼구조가 형성된 상기 실리콘 기판에 지지기둥 구조물 및 나노와이어 구조물을 형성하는 제3단계;
    상기 제1열산화막을 제거하는 제4단계
    상기 실리콘 기판에 제2열산화막을 형성하는 제5단계; 및
    상기 제2열산화막을 제거하는 제6단계
    를 포함하는 나노와이어 제조 방법.
  2. 제 1항에 있어서,
    상기 제6단계는 BOE에 의한 습식식각 또는 플라즈마 건식식각을 통해 이루어지는 나노와이어 제조 방법.
  3. 제 1항에 있어서,
    상기 나노와이어의 단면 크기 조절은 상기 제2열산화막 형성 시간을 조절함 으로써 이루어지는 나노와이어 제조 방법.
  4. 제 1항에 있어서,
    상기 지지기둥 구조물은 상기 나노와이어의 한쪽 끝 또는 양쪽 끝과 연결된 구조인 나노와이어 제조 방법.
  5. 제 4항에 있어서,
    상기 지지기둥 구조물과 나노와이어의 연결부분은 제2열산화막 제거 후 스트레스가 집중되어 가해지는 나노와이어 제조 방법.
  6. 나노와이어를 제조함에 있어서,
    실리콘 기판에 제1열산화막을 형성하는 제1단계;
    상기 실리콘 기판에 칼럼구조를 형성하는 제2단계;
    칼럼구조가 형성된 상기 실리콘 기판에 나노와이어 구조물을 형성하는 제3단계;
    상기 실리콘 기판에 제2열산화막을 형성하는 제4단계;
    상기 실리콘 기판과 나노와이어 구조물의 상부면에 위치하는 산화막을 건식 식각으로 제거하는 제5단계;
    상기 실리콘 기판에 제3열산화막을 형성하는 제6단계; 및
    상기 실리콘 기판과 나노와이어의 상부면에 위치하는 산화막을 제거하는 제7단계
    를 포함하는 나노와이어 제조 방법.
  7. 제 6항에 있어서,
    상기 제7단계는 플라즈마 건식식각을 통해 이루어지는 나노와이어 제조 방법.
  8. 제 6항에 있어서,
    상기 나노와이어의 단면 크기 조절은 상기 제2열산화막 및 제3열산화막 형성 시간을 조절함으로써 이루어지는 나노와이어 제조 방법.
  9. 제 1항 또는 제 6항에 있어서,
    상기 제2단계는 건식식각으로 이루어지는 나노와이어 제조 방법.
  10. 제 1항 또는 제 6항에 있어서,
    상기 제3단계는 이방성 식각 용액을 사용하여 습식식각하는 나노와이어 제조 방법.
  11. 제 1항 또는 제 6항에 있어서,
    상기 나노와이어의 단면은 역삼각형 구조인 나노와이어 제조 방법.
  12. 제 1항 또는 제 6항에 있어서,
    상기 나노와이어의 길이는 수 ㎛ 내지 수백 ㎛인 나노와이어 제조 방법.
  13. 제 1항 또는 제 6항에 있어서,
    상기 나노와이어와 상기 실리콘 기판 사이의 거리는 수십 ㎚ 내지 수 ㎛ 인 나노와이어 제조 방법.
  14. 제 13항에 있어서,
    상기 나노와이어와 실리콘 기판 사이의 거리는 건식식각된 칼럼구조의 깊이와 나노와이어 구조물 형성시 이용한 습식식각을 통한 실리콘 기판의 식각 정도에 의해 결정되는 나노와이어 제조 방법.
  15. 제 1항 또는 제 6항에 있어서,
    상기 나노와이어의 저항 및 전도성은 상기 실리콘 기판의 불순물의 도핑 농도 또는 주입되는 불순물의 종류에 의해 조절되는 나노와이어 제조 방법.
  16. 제 1항의 방법으로 제조된 나노와이어가 형성된 제1 기판을 준비하는 단계;
    산화막이 형성된 제2 기판에 점착제를 균일하게 코팅하는 단계;
    상기 나노와이어를 상기 제2 기판에 트랜스퍼시키는 단계;
    상기 점착제를 제거하는 단계; 및
    상기 점착제가 제거된 제2 기판상에 전극 구조물을 형성시키는 단계
    를 포함하는 나노와이어 소자 제조 방법.
  17. 제 16항에 있어서,
    상기 나노와이어를 상기 제2 기판에 트랜스퍼시키는 단계는,
    상기 나노와이어를 상기 점착제에 점착시키는 과정; 및
    점착된 상기 나노와이어와 상기 제1 기판을 서로 분리하는 과정
    을 포함하는 나노와이어 소자 제조 방법.
  18. 제 17항에 있어서,
    점착된 상기 나노와이어와 상기 제1 기판을 서로 분리하는 과정은 나노와이어와 지지기둥 구조물의 연결부분을 단절시키는 나노와이어 소자 제조 방법.
  19. 제 1항의 방법으로 제조된 나노와이어가 형성된 제1 기판을 준비하는 단계;
    상기 나노와이어를 산화막이 형성된 제2 기판에 트랜스퍼시키는 단계; 및
    상기 제2 기판상에 전극 구조물을 형성시키는 단계
    를 포함하는 나노와이어 소자 제조 방법.
  20. 제 19항에 있어서,
    상기 나노와이어를 산화막이 형성된 제2 기판에 트랜스퍼시키는 단계는,
    상기 나노와이어를 상기 제2 기판에 본딩하는 과정; 및
    상기 본딩된 나노와이어와 상기 제1 기판을 서로 분리하는 과정
    을 포함하는 나노와이어 소자 제조 방법.
  21. 제 20항에 있어서,
    상기 본딩된 나노와이어와 상기 제1 기판을 서로 분리하는 과정은 나노와이어와 지지기둥 구조물의 연결부분을 단절시키는 나노와이어 소자 제조 방법.
  22. 제 6항의 방법으로 제조된 나노와이어가 형성된 제1 기판을 준비하는 단계;
    산화막이 형성된 제2 기판에 점착제를 균일하게 코팅하는 단계;
    상기 나노와이어를 상기 제2 기판에 트랜스퍼시키는 단계;
    상기 점착제를 제거하는 단계;
    상기 점착제가 제거된 제2 기판상의 나노와이어에 남아있는 산화막을 제거하는 단계; 및
    상기 점착제가 제거된 제2 기판상에 전극 구조물을 형성시키는 단계
    를 포함하는 나노와이어 소자 제조 방법.
  23. 제 16항 또는 제 22항에 있어서,
    상기 점착제는 포토레지스트, PDMS, 플렉시블 폴리머, 점착성 폴리머, 열적 리플로우 폴리머, 플렉시블 기판 및 점성 기판 중 어느 하나인 나노와이어 소자 제조 방법.
  24. 제 23항에 있어서,
    상기 점착제의 제거는 플라즈마 건식식각을 통해 이루어지는 나노와이어 소자 제조 방법.
  25. 제 6항의 방법으로 제조된 나노와이어가 형성된 제1 기판을 준비하는 단계;
    상기 나노와이어를 산화막이 형성된 제2 기판에 트랜스퍼시키는 단계;
    상기 트랜스퍼된 나노와이어에 남아있는 산화막을 제거하는 단계; 및
    상기 제2 기판상에 전극 구조물을 형성시키는 단계
    를 포함하는 나노와이어 소자 제조 방법.
  26. 제 25항에 있어서,
    상기 나노와이어를 산화막이 형성된 제2 기판에 트랜스퍼시키는 단계는,
    상기 나노와이어를 상기 제2 기판에 본딩하는 과정; 및
    상기 본딩된 나노와이어와 상기 제1 기판을 서로 분리하는 과정
    을 포함하는 나노와이어 소자 제조 방법.
  27. 제 16항, 제 19항, 제 22항 및 제 25항 중 어느 한 항에 있어서,
    상기 제2 기판은 실리콘, 수정, 세라믹, 유리 및 폴리머 중 어느 하나인 나노와이어 소자 제조 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100987111B1 (ko) * 2008-09-22 2010-10-11 전남대학교산학협력단 습식 식각 장치
WO2012002794A1 (en) * 2010-06-30 2012-01-05 Universiti Sains Malaysia Silicon nanowire transistor (sinwt) and process for fabricating the same
KR101384517B1 (ko) 2012-01-05 2014-04-11 인텔렉추얼디스커버리 주식회사 저항 변화 스위치 기반의 논리 및 메모리 소자 및 그 제조 방법
KR20200046367A (ko) 2018-10-24 2020-05-07 전자부품연구원 실리콘 나노와이어를 이용한 트랜지스터 및 그 제조방법

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7892610B2 (en) * 2007-05-07 2011-02-22 Nanosys, Inc. Method and system for printing aligned nanowires and other electrical devices
KR100927616B1 (ko) * 2007-11-26 2009-11-23 한국표준과학연구원 탄소 성분의 감지부를 구비한 바이오 센서
KR100927617B1 (ko) * 2007-11-26 2009-11-23 한국표준과학연구원 열분해 탄소 성분의 나노 크기를 가지는 바이오 센서의감지부를 제작하는 방법
KR100951544B1 (ko) * 2007-12-24 2010-04-09 전자부품연구원 나노 스케일의 구조물을 이용한 바이오센서 및 제조방법
KR100969478B1 (ko) * 2008-01-07 2010-07-14 고려대학교 산학협력단 Pdms를 이용한 나노 소자의 제조방법
CN102086024B (zh) * 2010-12-31 2014-05-21 上海集成电路研发中心有限公司 硅纳米线的制备方法
CN102157371B (zh) * 2011-03-23 2012-08-22 北京大学 一种制作单晶硅纳米结构的方法
KR20130002527A (ko) 2011-06-29 2013-01-08 엘지이노텍 주식회사 나노와이어 제조방법
CN102364660A (zh) * 2011-10-28 2012-02-29 北京大学 一种基于普通光刻和氧化工艺的超细线条制备方法
CN102509697A (zh) * 2011-11-01 2012-06-20 北京大学 一种制备超细线条的方法
KR101320870B1 (ko) * 2012-03-06 2013-10-23 인텔렉추얼디스커버리 주식회사 실리콘 나노와이어 제조 방법 및 실리콘 나노와이어를 갖는 전자 소자
CN103377928B (zh) * 2012-04-17 2015-12-16 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、晶体管的形成方法
CN102963862B (zh) * 2012-12-04 2015-09-16 中国科学院上海微系统与信息技术研究所 一种单晶硅纳米线网状阵列结构的制作方法
CN103021818B (zh) * 2012-12-31 2016-04-20 中国科学院上海微系统与信息技术研究所 微结构保角性转移方法
US9437699B2 (en) 2014-10-03 2016-09-06 Taiwan Semiconductor Manufacturing Company Limited Method of forming nanowires
CN107146760A (zh) * 2017-05-11 2017-09-08 中国科学院物理研究所 基于拓扑绝缘体纳米线的场效应管、其制备方法及应用
KR101941972B1 (ko) 2017-06-01 2019-01-24 서울대학교산학협력단 마이크로 스케일 센서 구조물의 상단과 하단 사이에 위치하는 나노 와이어 및 그 제조방법
KR102147276B1 (ko) * 2019-01-17 2020-08-24 연세대학교 산학협력단 Mems 플랫폼과 전기방사법을 이용한 현수형 나노와이어의 제조방법
CN111943130B (zh) * 2020-07-10 2021-06-29 深圳市安瑞生物科技有限公司 纳米针阵列及其制备方法和应用

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880012A (en) 1996-12-06 1999-03-09 Electronics And Telecommunications Research Institute Method for making semiconductor nanometer-scale wire using an atomic force microscope
US6897098B2 (en) 2003-07-28 2005-05-24 Intel Corporation Method of fabricating an ultra-narrow channel semiconductor device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1625047A (zh) * 2004-12-01 2005-06-08 浙江大学 牺牲层腐蚀技术制造的带压敏电阻的纳米梁谐振器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880012A (en) 1996-12-06 1999-03-09 Electronics And Telecommunications Research Institute Method for making semiconductor nanometer-scale wire using an atomic force microscope
US6897098B2 (en) 2003-07-28 2005-05-24 Intel Corporation Method of fabricating an ultra-narrow channel semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100987111B1 (ko) * 2008-09-22 2010-10-11 전남대학교산학협력단 습식 식각 장치
WO2012002794A1 (en) * 2010-06-30 2012-01-05 Universiti Sains Malaysia Silicon nanowire transistor (sinwt) and process for fabricating the same
KR101384517B1 (ko) 2012-01-05 2014-04-11 인텔렉추얼디스커버리 주식회사 저항 변화 스위치 기반의 논리 및 메모리 소자 및 그 제조 방법
KR20200046367A (ko) 2018-10-24 2020-05-07 전자부품연구원 실리콘 나노와이어를 이용한 트랜지스터 및 그 제조방법

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