KR101197037B1 - 나노와이어 소자를 임의 형태로 프린팅하여 나노 소자를 제조하는 방법 및 상기 방법에 사용되는 중간체 빌딩 블록 - Google Patents

나노와이어 소자를 임의 형태로 프린팅하여 나노 소자를 제조하는 방법 및 상기 방법에 사용되는 중간체 빌딩 블록 Download PDF

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Abstract

본 발명에 따라서 미리 디자인한 게이트 기판 상에 복수의 나노와이어 소자를 임의의 형태로 직접 프린팅하여, 나노 소자를 제조하는 방법이 제공되는데, 상기 방법은 (a) 나노와이어 용액을 준비하는 단계와; (b) 나노와이어 소자를 담지하여 상기 기판 위로의 전사 과정을 수행하기 위한 빌딩 블록을 준비하는 단계로서, 상기 빌딩 블록은 기판과 그 위의 나노와이어 소자 담지체를 포함하고, 복수 개의 빌딩 블록 유닛으로 구분되어 있으며, 각 빌딩 블록 유닛에는 나노 소자용 전극이 형성되어 있는 것인, 상기 빌딩 블록을 준비하는 단계와; (c) 상기 나노와이어 용액을 상기 각 빌딩 블록 유닛의 전극 사이로 떨어뜨린 후 유전영동(DEP) 프로세스를 수행하여, 각 빌딩 블록 유닛에서 전극을 나노와이어로 연결하여 나노와이어 소자를 형성하는 단계와; (d) 상기 유전영동 프로세스 수행 결과, 각 빌딩 블록 유닛의 전극 사이에 형성된 나노와이어 브릿지의 갯수를 시각적으로 검사하여, 그 갯수에 따라 각 빌딩 블록 유닛을 그룹화하는 단계와; (e) 상기 분류된 빌딩 블록 유닛을 상기 미리 디자인한 게이트 기판에 접촉시킨 후 떼어 내어, 각 빌딩 블록 유닛에 형성되어 있는 나노와이어 소자를 상기 게이트 기판 상에 전사하는 단계를 포함하는 것을 특징으로 한다.

Description

나노와이어 소자를 임의 형태로 프린팅하여 나노 소자를 제조하는 방법 및 상기 방법에 사용되는 중간체 빌딩 블록{METHOD OF MANUFACTURING NANO DEVICE BY ARBITRARILY PRINTING NANOWIRE DEVICES THEREON AND INTERMEDIATE BUILDING BLOCK USEFUL FOR THE METHOD}
본 발명은 나노 소자 제조 방법에 관한 것으로서, 보다 구체적으로는 나노 소자를 구성하는 개별 소자들을 임의의 원하는 형태로 프로그램 가능하게 프린팅하여 나노 소자를 제조하는 방법 및 상기 방법에 사용되는 중간체 빌딩 블록에 관한 것이다.
반도체 나노와이어, 나노튜브, 양자 와이어를 비롯한 1차원 나노 구조는 나노크기의 전자 소자 및 광전자 소자용 빌딩 블록(building block)으로 그 구조를 사용하기에 전도유망하게 하는 물질적/화학적 성질을 나타낸다. 이러한 애플리케이션을 달성하기 위하여, 종래의 리쏘그래피 기반 제조 방법의 근본적이고도 경제적인 한계를 극복하여야 한다. 예컨대, 기판 상에 나노와이어를 배치한 경우, 그 와이어의 직경(D) 이상의 높이(H)로 전극 물질을 증착해야 하는데(H>D), 전극 물질로서 금을 사용하는 경우, 필요 이상으로 많은 고가의 귀금속을 사용해야 하는 문제점이 있다.
분산 및 파인딩(finding), 전기장 지향 어셈블리(electric field directed assmebly), 플로우-보조 정렬(flow-assisted alignment), 선택적인 화학적 패터닝, 최근의 Langmuir-Blodgett 및 버블 필름 기법을 이용하는 나노와이어의 어셈블리에 의해 제조되는 개별 나노와이어 소자 혹은 그 소자들의 어레이에 대해 많은 보고가 있다(Yu, G.; Cao, A.; Lieber, C.M. Nat . Nanotechnol . 2007, 27, 373 등). 그러나, 의도적으로 조직화한 시스템, 즉 미리 디자인한 게이트 전극 상에 제조될 수 있는 기능성 나노와이어 소자들을 계층적으로 어셈블리하는 데 이용 가능한 매력적인 빌딩 블록에 대한 요구가 여전히 있다.
한편, 나노 소자들을 상기 의도적으로 조직화한 시스템 상에 원하는 형태로 자유롭게, 즉 프로그램 가능하게 배열 및 집적화하는 것이 요구되고 있지만, 이를 위한 방법이 개발되고 있지 않다.
또한, 나노 소자에서 전극 사이를 나노와이어로 연결하게 되는데, 이때 용례에 따라 연결되는 나노와이어의 수는 가변적이다. 예컨대, 1 mA가 필요한 경우, 5~7개의 나노와이어만이 접속된 것을 필요로 한다고 할 때, 이러한 접속을 제어할 수 있는 방법이 없고, 따라서 5개 미만, 혹은 대략 10개 이상의 나노와이어가 결합된 것을 이용할 수 밖에 없는 경우가 있지만, 이를 해결할 수 있는 방법이 없다. 한편, 최종 전자 제품을 제조한 경우, 그 불량품에 대한 검사를 할 필요가 있는데, 이때 어느 한 소자의 불량으로 인해 전체의 제품이 불량으로 되고, 또 그 불량을 해소하기 위해서는 전체의 전자 제품을 교환해야 하는 문제점이 발생하게 되는 바, 최종 전자 제품 제조 전에 그 제품 용례에 맞지 않는 소자를 걸러낸다면, 그러한 문제점을 해결할 수 있지만, 이에 대한 해결책도 없는 실정이다.
본 발명은 상기한 종래 기술에서 나타나는 문제점을 해결하기 위한 것으로서, 그 한 가지 목적은 미리 디자인한 게이트 전극, 즉 의도적으로 조직화한 시스템 상에 나노와이어 소자를 프로그램 가능하게 즉 원하는 형태로 패터닝하여 집적화하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 두 전극 사이를 임의 개수의 나노와이어로 접속하여, 원하는 용례에 맞는 나노 소자를 제조할 수 있는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 나노 소자 제조 과정에서 의도적으로 조직화한 시스템 상에 나노와이어 소자를 원하는 형태로 패터닝하는 것을 가능하게 해주는 중간체 빌딩 블록을 제공하는 것이다.
본 발명의 또 다른 목적은 원하는 목적에 맞게 패터닝된 나노 소자를 포함하는 전자 소자를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따라서 미리 디자인한 게이트 기판 상에 복수의 나노와이어 소자를 임의의 형태로 직접 프린팅하여, 나노 소자를 제조하는 방법이 제공되는데, 상기 방법은 (a) 나노와이어 용액을 준비하는 단계와; (b) 나노와이어 소자를 담지하여 상기 기판 위로의 전사 과정을 수행하기 위한 빌딩 블록을 준비하는 단계로서, 상기 빌딩 블록은 기판과 그 위의 나노와이어 소자 담지체를 포함하고, 복수 개의 빌딩 블록 유닛으로 구분되어 있으며, 각 빌딩 블록 유닛에는 나노 소자용 전극이 형성되어 있는 것인, 상기 빌딩 블록을 준비하는 단계와; (c) 상기 나노와이어 용액을 상기 각 빌딩 블록 유닛의 전극 사이로 떨어뜨린 후 유전영동(DEP) 프로세스를 수행하여, 각 빌딩 블록 유닛에서 전극을 나노와이어로 연결하여 나노와이어 소자를 형성하는 단계와; (d) 상기 유전영동 프로세스 수행 결과, 각 빌딩 블록 유닛의 전극 사이에 형성된 나노와이어 브릿지의 갯수를 시각적으로 검사하여, 그 갯수에 따라 각 빌딩 블록 유닛을 그룹화하는 단계와; (e) 상기 분류된 빌딩 블록 유닛을 상기 미리 디자인한 게이트 기판에 접촉시킨 후 떼어 내어, 각 빌딩 블록 유닛에 형성되어 있는 나노와이어 소자를 상기 게이트 기판 상에 전사하는 단계를 포함하는 것을 특징으로 한다.
한 가지 실시예에 있어서, 상기 빌딩 블록의 나노와이어 소자 담지체는 상기 각 빌딩 블록 유닛에 형성된 전극과의 adhesion이 불량한 재질로 이루어질 수 있다.
한 가지 실시예에 있어서, 상기 나노와이어 소자 담지체는 상기 전극이 접촉하는 표면이 소수성 표면 처리될 수 있다.
한 가지 실시예에 있어서, 상기 전극은 금으로 이루어져 있고, 상기 나노와이어 소자 담지체는 PDMS로 이루어질 수 있다.
한 가지 실시예에 있어서, 상기 금 전극은 그 두께가 약 10~200 nm일 수 있다.
한 가지 실시예에 있어서, 상기 (c) 단계에 있어서, 상기 유전영동 프로세스를 수행하면서 그 유전영동 프로세스 시간을 제어하여, 각 빌딩 블록 유닛에서 전극에 부착되는 나노와이어의 갯수를 제어할 수 있다.
한 가지 실시예에 있어서, 상기 (c) 단계에 있어서, 상기 유전영동 프로세스를 100 Hz~10 MHz의 범위에서 수행할 수 있다.
한 가지 실시예에 있어서, 상기 (c) 단계에 있어서, 상기 유전영동 프로세스를 1 kHz~100kHz의 범위에서 수행할 수 있다.
한 가지 실시예에 있어서, 상기 (d) 단계에 있어서, 상기 나노와이어 브릿지의 갯수를 검사하여 그 갯수에 따라 각 빌딩 블록 유닛을 그룹화하는 것은 확대 렌즈를 갖고 있는 광학 현미경 또는 액정 디스플레이 패널 제조시 이용되는 광학 검사 장비를 이용하여 수행할 수 있다.
한 가지 실시예에 있어서, 상기 미리 디자인한 게이트 기판은 기판과, 그 기판 상에 미리 원하는 형태로 패터닝된 게이트 전극과, 유전체 및 접착제층의 역할을 하는 상부층을 포함할 수 있다.
한 가지 실시예에 있어서, 상기 상부층은 PVP, SiO2, Al2O3, ZrO 또는 HfO2로 이루어질 수 있다.
한 가지 실시예에 있어서, 상기 (e)의 단계에서 상기 나노와이어 소자는 상기 나노와이어 브릿지가 상기 게이트 기판의 상부층에 그 일부가 매립되면서 전사될 수 있다.
한 가지 실시예에 있어서, 상기 게이트 기판 상에 전사된 상기 나노와이어 소자는 그 소자를 구성하는 전극층이 상기 상부층에 일부가 매립된 나노와이어 브릿지의 형태를 감싸면서 상기 나노와이어 브릿지에 등각 접촉될 수 있다.
본 발명의 다른 양태에 따라서, 미리 디자인한 게이트 기판 상에 복수의 나노와이어 소자를 임의의 형태로 직접 프린팅하여 나노 소자를 제조하는 데에 사용하는 빌딩 블록이 제공되는데, 상기 빌딩 블록은 기판과, 상기 기판 상에 나노와이어 소자 담지체를 포함하고, 상기 빌딩 블록은 복수 개의 빌딩 블록 유닛으로 구분되어 있으며, 상기 각각의 빌딩 블록 유닛에는 나노 소자용 전극과 이 전극 사이를 연결하는 나노와이어 브릿지를 포함하는 나노와이어 소자가 마련되어 있는 것을 특징으로 한다.
한 가지 실시예에 있어서, 상기 빌딩 블록의 나노와이어 소자 담지체는 상기 각 빌딩 블록 유닛에 형성된 전극과의 adhesion이 불량한 재질로 이루어질 수 있으며, 또는 상기 전극이 접촉하는 표면이 소수성 표면 처리된 것일 수 있다.
한 가지 실시예에 있어서, 상기 전극은 금으로 이루어져 있고, 상기 나노와이어 소자 담지체는 PDMS로 이루어져 있을 수 있다.
한 가지 실시예에 있어서, 상기 빌딩 블록을 구성하는 각 빌딩 블록 유닛에 형성된 나노와이어 소자에 부착되는 나노와이어 브릿지는 그 갯수에 따라 복수 개의 그룹으로 분류할 수 있다.
한 가지 실시예에 있어서, 상기 빌딩 블록을 구성하는 각 빌딩 블록 유닛에 형성된 나노와이어 소자에 부착되는 나노와이어 브릿지의 갯수는 하나의 그룹으로 분류할 수 있다.
본 발명의 다른 양태에 따라서, 전계 효과 트랜지스터(FET)가 제공되는데, 기판과, 상기 기판 상에 미리 원하는 형태로 형성된 게이트 패턴과, 유전체 및 접착제층의 역할을 하는 상부층과, 소스 및 드레인을 포함하고, 전극과 이들 전극 사이를 연결하는 나노와이어 브릿지를 포함하는 나노와이어 소자들이 상기 게이트 전극 패턴을 따라 임의의 형태로 프린팅되어 있으며, 상기 나노와이어 브릿지는 그 일부가 상기 상부층에 매립되어 있고, 상기 나노와이어 소자의 전극은 상기 상부층에 일부가 매립된 나노와이어 브릿지의 형태를 감싸면서 상기 나노와이어 브릿지에 등각 접촉되는 것을 특징으로 한다.
본 발명에 따르면, 의도적으로 조직화한 시스템 상에 나노와이어 소자를 임의의 형태로, 즉 프로그램 가능하게 다이렉트 방식으로 프린팅할 수 있다.
본 발명에 따르면, 중간체 빌딩 블록을 이용하여 나노와이어 소자를 원하는 형태로 시스템 상에 다이렉트 방식으로 프린팅할 수 있어, 종래 기술처럼 전극 물질을 증착할 필요가 없고, 이에 따라 불필요하게 많은 양의 전극 물질을 사용하지 않아도 원하는 특성을 나타내는 나노 소자 혹은 전자 소자를 구현할 수 있다.
도 1은 본 발명의 한 가지 실시예에 따라 미리 디자인한 게이트 기판 상에 임의의 형태로 나노와이어 소자들을 프로그램 가능하게 프린팅하여 나노 소자를 제조하는 일련의 과정을 모식적으로 보여주는 도면이다.
도 2는 본 발명의 한 가지 실시예에 따라 형성한 실리콘 나노와이어의 특성을 보여주는 전자 현미경 사진이다.
도 3은 정화시킨 실리콘 나노와이어와 그 직경의 분포를 보여주는 도면이다.
도 4는 빌딩 블록에 형성된 두 전극 사이에 간격(gap)을 형성하기 위해 사용되는 텅스텐 와이어 스텐실 마스크 제조 공정을 보여주는 도면이다.
도 5는 성공적인 유전영동(DEP) 프로세스를 위한 최적의 금 두께를 결정하는 것을 보여주는 도면이다.
도 6은 유전영동 프로세스의 최적화 조건을 결정하는 것과 유전영동 결과 두 전극 사이에 형성된 나노와이어 브릿지 갯수를 시각적으로 분류하여 빌딩 블록 유닛을 그룹화한 것을 보여주는 도면이다.
도 7은 실리콘 나노와이어 전계 효과 트랜지스터의 특성을 보여주는 도면이다.
도 8은 전사 프로세스 후의 금 나노포일의 SEM 이미지로서, 전사 후에 PVP 층에 일부가 매립된 나노와이어를 금 나노포일이 감싸고 있는 것을 보여준다.
도 9는 본 발명에 따라 형성한 나노 소자 및 종래 기술에 따른 나노 소자의 단면 형태를 모식적으로 보여주는 도면으로서, 종래 기술과 비교하여 전극 재료를 현저히 줄일 수 있는 것을 보여준다.
도 10은 온-커런트 레벨에 따라 분류된 실리콘 나노와이어 전기장 효과 트랜지스터의 프로그램 가능한 집적화를 보여준다.
도 11은 온-커런트와 나노와이어 갯수의 역비례 관계를 보여주는 그래프이다.
이하에서는 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다. 이러한 설명은 본 발명의 이해를 돕기 위한 것이며, 본 발명의 범위를 제한하고자 하는 것이 아니라는 점을 이해하여야 한다. 아울러, 이하의 설명에 있어서, 당업계에서 이미 널리 알려진 구성, 예컨대 유전영동(DEP) 프로세스 및 그 원리, 기술용어 등에 대한 설명은 생략한다. 이러한 설명을 생략한다 하더라도, 당업자라면 이하의 설명을 통해 본 발명의 특징적 구성을 특별한 어려움 없이 이해할 수 있을 것이다.
도 1을 보면 본 발명에 따라 개별 나노와이어 소자를 의도적으로 조직화한 시스템 상에 프로그램 가능하게 패터닝하는, 즉 임의의 원하는 형태로 프린팅하는 방법의 전체 과정이 모식적으로 도시되어 있다. 도시한 바와 같이, 본 발명의 방법은 크게, 나노와이어 및 PDMS 블록을 준비하는 제1 단계, DEP 프로세스를 통해 두 전극 사이를 나노와이어로 연결하여 각 PDMS 블록에 나노와이어 소자(전극 및 두 전극 사이에 부착된 나노와이어로 이루어짐)를 형성하는 제2 단계, 제2 단계를 통해 제조한 각 나노와이어 소자를 시각적으로 검사하여, 두 전극 사이에 연결된 나노와이어 갯수에 따라 나노와이어 소자를 분류하는 제3 단계, 분류된 나노와이어 소자를 미리 디자인한 게이트 전극 상에 선택적으로 임의의 형태로 프린팅하여, 나노 소자를 제조하는 제4 단계를 포함한다.
상기 각 단계의 과정을 보다 구체적으로 설명하면 다음과 같다.
A. 제1 단계-나노와이어 및 빌딩 블록 제조
수용액 화학적 엣칭 기법을 이용하여 합성한 수직 정렬된 Si 나노와이어들은 도 2에 나타낸 것과 같이 완전한 단결정 나노와이어이다. 상업적으로 구매 가능한 Si 웨이퍼(p-타입, <100> 배향, 5~10 Ωcm)를 1×2 cm 조각들로 절단하였고, 트리클로로에틸렌, 아세톤, 이소프로필 알코올(IPA) 및 탈이온수로 세척하였다. 이어서, 상기 웨이퍼 조각들을 5% HF 수용액을 이용하여 실온에서 5분간 엣칭하였다. 다음에, 그 Si 웨이퍼 표면을 수소-종결시켰다(H-terminated). 상기 Si 웨이퍼들을 즉시 10% HF 및 0.02M AgNO3를 포함하는 Ag 코팅액에 담갔다. 그 용액을 공기 분위기 하에서 1분 동안 천천히 교반하였다. 균일한 Ag 층을 적층한 후에, 상기 웨이퍼들을 물로 세척하여 임의의 여분 Ag+ 이온을 제거하였고, 이어서 그 웨이퍼들을 10% HF 및 0.6% H2O2로 이루어진 엣칭제(etchant)에 50℃에서 함침시켰다. 실온에서 120분 동안 암실 조건에서 엣칭한 후에, 상기 웨이퍼들을 10% HF를 이용하여 세척하여, 산화물층을 제거하였고 이어서 물을 이용하여 세정하였다. 이어서, 상기 웨이퍼들을 6N-grade N2 플로우를 이용하여 건조하였다. 이러한 과정을 통해 제조한 Si 나노와이어 어레이들을 EDX가 장착된 SEM(JEOL, JSM-7001F)과 고해상도 투과 전자 현미경(HRTEM)(JEOL, JEM 2100F)을 이용하여 관찰하여, 도 2에 나타내었다. 도 2b에서, HRTEM 이미지는 삽입된 밝은 부분의 이미지 중의 백색 원을 확대한 것이다. 밝은 부분의 이미지로부터, Si 나노와이어의 비원형 단면을 관찰할 수 있다. 전자 회절 패턴은 나노와이어가 단결정 Si임을 나타낸다.
상기와 같이 모(母) 웨이퍼 상에 합성된 Si 나노와이어들을 정화하기 위하여, Si 나노와이어들을 절단한 후 5분간 음파 처리(sonication)를 이용하여 IPA에 분산시켰으며, 이어서 2단계 원심법을 실행하여 무게별로 Si 나노와이어들을 분류하였다. 즉 1 단계에서는 3000 RPM에서 5분 동안, 2단계에서는 4000 RPM에서 5분 동안 원심법을 수행하였으며, 그 결과 185±20 nm 직경의 Si 나노와이어들의 용액을 얻었다. 이러한 과정을 통해 얻은 Si 나노와이어 및 그 직경 분포를 도 3에 나타내었다.
5 mm 두께의 폴리(디메틸실록산)(PDMS)(Dow Corning Silgard 184(베이스 수지와 경화제를 10:1의 중량 비율로 혼합한 후, 80℃에서 4시간 동안 경화처리) 층을 접촉 프린팅제(contact printing agenr)로서, 세정처리한 1×1 cm 유리 슬라이드 상에 형성한 후 커팅하여, 도 1에 도시한 것과 같이 PDMS를 각각의 블록으로 구분하였다. 상기 연질의 버퍼층(즉, PDMS 층) 상에 전극 간격을 형성하기 위하여, 8 ㎛ 텅스텐 와이어 스텐실(stencil)을 사용하였다. 즉 일반적으로 전극 간격을 형성하기 위하여 포토마스크와 같은 마스크를 이용하기도 하는데, 일반적으로 마스크를 이용하여 형성할 수 있는 전극 한계는 50 ㎛이어서, 스텐실 방법을 이용하여 이용하였다. 보다 구체적으로, 도 4에 도시한 바와 같이, 마이크로 스텐실 마스크 제조를 위하여 8㎛ 텅스텐 와이어를 사용하였다. 본 스텐실 방법을 이용하여 형성 가능한 전극 간격은 약 10㎛이다. 10배 배율의 확대기를 이용하여, 텅스텐 와이어들을 정렬하였다. 그 다음에, 에폭시 수지를 이용하여 텅스텐 와이어들을 적소에 고정하였으며, 10분 후에 잔여 와이어들을 잘라내어, 마이크로 와이어 스텐실 마스크를 제작하였으며, 이를 이용하여 후술하는 바와 같이, 10㎛ 간격을 두고 전극을 각 PDMS 블록에 형성하였다.
계속해서, 열 증발기(thermal evaporator)를 이용하여, 10㎛ 간격을 갖는 금(Au) 전극의 어레이들을 PDMS 표면의 각 블록 위로 적층하였다. 한편, 얇은 금 층(<10 nm)의 경우, 전기 전도도는 부근의 패터닝된 전극에서 정전기장을 생성할만큼 충분하지 않았다. 즉 후술하는 DEP 프로세스 중 전기장 인가가 제대로 안되어서, 나노와이어의 부착이 일어나지 않는다. 반대로, 200 nm 이상의 두께를 갖는 금 층은 DEP 용액(IPA)을 전극 패턴에 적용하자마자 박리되는 문제가 있었다(peelded off). PDMS의 표면 영역은 금 층의 바닥면과 상단면에 인장 응력과 압축 응력을 유도하는 부피 팽창을 나타낸다. 그 결과, 금 층은 두께가 증가함에 따라 왜곡된다. 따라서, 금 층을 전극층으로서 이용하는 경우, 성공적인 DEP 프로세스를 위해서는 10~200 nm 두께 범위의 금 층을 사용하는 것이 바람직하다는 것을 밝혀냈다(도 5 참조). 본 발명의 한 가지 실시예에서는, DEP 프로세스의 모든 단계에서는, PDMS 위에 약 80 nm 두께의 금 전극을 적층하여 이용하였다.
B. 제2 단계-유전 영동(DEP) 프로세스
한편, 일반적으로 유전영동(dielectrophoresis; DEP) 프로세스는 유전체 매체, 나노와이어 밀도, 바이어스 온-타임, 바이어스 필드 강도에 의존한다(Pohl, H.A. Dielectrophoresis; the behavior of neutral matter in non-uniform electric fields, 1st ed.; Cambridge University Press: Cambridge,U.K., 1978). 본 발명자는 10V의 직류(DC) 바이어스에서, Si 나노와이어들에 대하여 IPA로서 DEP 매체를 픽스한 채, 유전영동 프로세스를 수행하였다. 원래, 상기 과정에 따라 제조된 분산 용액의 나노와이어 밀도는 약 7×108 NW/mL이다. 도 6의 (a)에 나타낸 바와 같이, 희석비가 증가하면, 유전영동 프로세스에 따라 전극 사이에 부착되는 나노와이어의 수, 즉 단위 전극 폭당 크로스 브릿지를 형성하는 나노와이어의 수는 감소한다. 본 발명자는 최적의 DEP 조건을 결정하기 위하여, 두 번 희석시킨 DEP 용액(IPA 나노와이어 용액)의 10㎕ 액적을 DEP 프로브(probe)를 이용하여, 상기와 같이 형성한 금 전극 사이의 전극 갭 상에 떨어뜨린 후, 다양한 주파수(1 Hz ~ 10 MHz)의 50% DC 펄스를 인가하였다. 주파수는 바이어스 타임과 반비례한다. 이 시간 간격 동안, 나노와이어들은 유전영동 프로세스에 따라 전극 사이의 전극 갭을 향해 강제된다. 따라서, 저주파수에서 나노와이어들의 빠른 부착을 예측할 수 있다. 다른 한편으로, 나노와이어들은 펄스 주파수의 증가에 응답하여, 전극의 중간에 집중되는 것이 바람직하다. 바이어스 전압의 온-타임이 감소함에 따라, 전극에 나노와이어가 부착되는 데에 더 많은 시간이 필요하게 된다. 100 Hz 미만의 주파수에 대하여, 본 발명자는 전극에 부착되는 나노와이어의 자기 제한, 즉 부착될 수 있는 나노와이어의 갯수가 자체 반발력에 의해 제한되는 것을 관찰하였다. 이 주파수 미만에서, 부착된 나노와이어들은 너무나 긴 바이어스 타임을 겪게 되어, 안정된 멀티브릿지(multibridge) 조건을 유지할 수 없다. 긴 바이어스 타임은 전극 상에 과도한 전하 축적을 야기한다. 이 상황에서 새로운 나노와이어가 부착되면, 급작스럽게 축적된 전하들이 방출되고, 역 극성(reverse-polarity)의 서지(serge) 전류가 패러데이의 유도 법칙에 따라 기존의 나노와이어에서 발생된다. 이러한 서지 전류 때문에, 이미 부착되어 있는 나노와이어들이 나노와이어 부착시마다 분리된다. 더 큰 주파수에서, 나노와이어들은 충분한 시간 동안 방치되어 가장 짧은 가능한 브릿지 형태로 정렬되는데, 이는 전극 사이에서 캐리어를 전송하는 이점이 있다. 본 발명자가 수행한 실험에서, 100 kHz의 주파수는 이러한 정렬 요구조건을 가장 잘 만족시켰다. 도 6a의 삽입 그림으로 나타낸 정렬과 부착 효율을 고려하여, 본 발명자는 최적의 DEP 프로세스 조건으로서 1 kHz를 선택하였다. 보충하여 설명하면, 온 타임(on time)은 주파수와 듀티(duty)의 곱으로 나타낸다. 시간을 조절한다는 것은 전체 온 타임을 조절한다는 것으로서(주파수와 듀티는 한 주기 내에서의 시간 개념이다), 시간을 조절한다는 것은 몇 주기 동안 공정을 진행했냐는 것을 의미한다. 한편, 도 6a에 나타낸 바와 같이, 주파수가 1 kHz일 때 부착 개수의 효율이 가장 좋고, 100 kHz의 주파수에서는 나노와이어의 정렬도가 가장 좋다. 데이터상 부착개수의 효율은 1 kHz나 100 kHz나 큰 차이는 없으나, 본 발명에서는 부착 개수의 효율이 가장 좋은 1 kHz를 최적의 주파수 조건으로 설정한다. 이와 같이, 본 발명자는 DEP 프로세스 시간(즉, 주파수)을 제어함으로써, 전극에 부착되는 나노와이어의 갯수를 제어하였는데, 이는 본 발명의 중요한 한 가지 특징으로 구성한다. 즉 후술하는 바와 같이, 두 전극 사이에 연결되는 나노와이어 브릿지의 수는 고정된 것이 아니고, 그 갯수별로 구분할 수가 있고, 따라서 본 발명을 특정 용례에 적용할 때, 그 용례에 맞는 나노와이어 브릿지 수를 구현할 수가 있어, 용례에 최적화된 나노와이어 브릿지 수를 구현할 수가 있다.
한편, 상기와 같은 과정을 통해, 후술하는 게이트 전극 상에 나노와이어 소자를 전사하기 위한 중간 매체, 즉 빌딩 블록(본 실시예에서는 PDMS 블록)을 형성하는 것은 본 발명의 중요한 특징이다. 도 1에 도시한 실시예에서는 하나의 DEP 프로브를 이용하여 각 빌딩 블록에 나노와이어 용액을 떨어뜨렸지만, 멀티 프로브가 장착된 스테이션을 이용하여 본 실시예에서 6×6, 즉 36개의 빌딩 블록 유닛 모두에 한 번에 나노와이어 용액을 떨어뜨리고 DEP 프로세스를 수행하여, 각 빌딩 블록에 나노와이어 소자를 형성할 수도 있다. 또한, 6×6, 즉 36개의 빌딩 블록 유닛으로 이루어지는 빌딩 블록에 다양한 주파수를 적용하여, 후술하는 바와 같이, 전극 사이에 부착되는 나노와이어 갯수를 다양하게 할 수 있지만, 빌딩 블록 유닛들로 이루어지는 빌딩 블록 전체에 대해 단일 주파수를 적용하여, 빌딩 블록을 구성하는 각 빌딩 블록 유닛에 형성되는 나노와이어 소자의 부착 나노와이어 개수를 하나의 그룹(예컨대, 4-5개)에 속하도록 하여, 빌딩 블록 전체를 하나의 그룹으로 구성할 수도 있다. 즉 본 발명에서 최초로 제시하는 나노와이어 소자를 포함하는 빌딩 블록은 나노 소자의 용례에 따라 복수 개의 그룹으로 분류할 수도 있고, 하나의 그룹으로 분류할 수도 있어, 편리하게 나노 소자 애플리케이션에 적응시킬 수가 있다.
C. 제3 단계-시각적 검사 및 분류
후술하는 제4 단계의 전사(轉寫; decaling) 전에, 채널 폭에 따라 나노와이어 소자를 분류하기 위하여, 1000배의 배율의 확대 렌즈를 갖고 있는 광학 현미경(Olympus 광학 현미경, BX41)을 이용하여 전극 사이의 각 나노와이어 브릿지를 시각적으로 검사하였다. 이 프로세스의 목적은 트랜지스터의 채널 폭을 나타내는 부착 나노와이어의 갯수를 결정하는 것이다. 이 프로세스에서, 본 발명자는 부착 나노와이어의 갯수에 따라서, Si 나노와이어 브릿지를 포함하는 PDMS 블록들을 소팅하였다. 나노와이어의 갯수를 이산적으로 카운팅하기는 하였지만, 이러한 프로세스는 액정 디스플레이 패널 제조시 사용되는 상업적으로 이용 가능한 광학 검사 장비를 이용하여 개선할 수도 있다. 이러한 검사 결과를 도 6의 (b)에 나타내었다.
D. 제4 단계-전사(decaling)
제4 단계는 기판을 미리 원하는 형태로 패터닝하는 것으로 시작하였다. 먼저, 유리 기판 상에 게이트 전극을 미리 원하는 형태로 열증발을 이용하여 패터닝하였다. 본 발명에서는 이와 같이 미리 디자인한 게이트 전극 기판을 의도적으로 조직화한 시스템이라고도 지칭한다.
이어서, 높은 프린팅 수율과 좋은 소자 성능을 얻기 위하여, 폴리(비닐피롤리돈)(PVP)를 폴리머 접착제뿐만 아니라 유전체 층으로서 사용하였다. 본 발명에 있어서, 이러한 유전체 및 접착제층으로서 PVP뿐만 아니라, SiO2, Al2O3, ZrO, HfO2 등을 이용할 수도 있다. 즉 본 발명은 유전체 및 접착제층의 재료로서 특별히 제한되지는 않지만, 프린팅 효과와 성능을 고려하여, PVP를 사용하는 것이 바람직하다. 먼저, PVP 용액(5 wt%)과, 프로필렌 글리콜 모노메틸 에테르 아세테이트(PGMEA) 중의 폴리(멜라민-co-포름알데히드)(PMCF))(가교결합제(cross-linking agent))를 상기 게이트가 패터닝된 기판 위로 스핀 코팅 방식으로 코팅하였다. 제3 단계의 시각적 검사에 후속하여, 상기 소팅한 나노와이어 브릿지들을 상기 5 wt% PVP-코팅된 게이트 유전체 층 위에 전사시켰다. 즉 각 빌딩 블록을 PVP에 접촉시킨 후, 떼어내기만 하면, 빌딩 블록에 형성된 나노와이어 소자가 PVP 위로 전사된다. 다음에, 3×3 cm 유리 기판 상에 패터닝된 N-형태의 게이트 전극 상에서 상기 나노와이어 브릿지들을 175℃에서 60분 동안 경화시켰다. 이러한 과정을 통해, PDMS 상의 Si 나노와이어 브릿지들로 이루어지는 각 그룹을 게이트 전극 사이트 위로 전사시켰다.
보다 구체적으로, 도 1에 도시한 바와 같이, 유리 슬라이드 상에 형성된 PDMS의 각 블록에서 유전영동 프로세스를 통해 금 전극과 그 사이에 연결된 Si 나노와이어(이를 나노와이어 소자라 지칭한다)로 이루어진 각 PDMS 블록을 제3 단계에서 시각적 검사를 통해 소팅하여, 소정의 그룹(본 실시예에서는 3개의 그룹)으로 분류한 후, 각 그룹에 속하는 각 PDMS 블록(하나하나의 PDMS 블록은 유리 기판, 그 위의 PDMS, PDMS 상의 금 전극과 그 전극 사이의 Si 나노와이어 브릿지로 이루어진다)을 전극이 게이트 전극을 향하도록 접촉시킨 후 떼어내면, 각 PDMS 블록의 전극 및 나노와이어, 즉 나노와이어 소자가 PVP 상으로 프린팅된다(전사된다). 도 1에 도시한 실시예에서는, 각 그룹에 속하는 PDMS 블록을 모두 9번 전사 작업을 하여, N 형태의 게이트 전극 패턴을 형성하였다. 이때, 금은 PDMS와의 adhesion이 불량하여, 금 전극과 나노와이어, 즉 나노와이어 소자는 쉽게 PDMS으로부터 박리되어 PVP 상으로 전사된다. 한편, 나노와이어 소자를 PVP에 전사시키기 위해서는, 전극과 그 전극이 형성된 빌딩 블록(본 실시예에서는 PDMS) 사이의 adhesion이 강하면 안된다. 따라서, PDMS와 같이 전극과 adhesion이 불량한 물질을 빌딩 블록으로 사용하는 것이 바람직하고, 소수성 표면 처리가 된 플라스틱 필름과 같이 PDMS와 등가의 물질을 사용할 수 있다. 즉, 본 실시예에서는 금을 전극의 한 재료로 사용하였지만, 금 이외의 재료로 전극을 구성하는 경우, 제4 단계에서 그 재료로 이루어진 전극이 PVP 층 위로 쉽게 전사될 수 있도록, 해당 전극이 형성된 블록의 재료를 전극과의 adhesion이 불량한 재료, 혹은 소수성 표면 처리하여, 전극이 쉽게 떨어져 나갈 수 있는 재료를 사용하는 것이 바람직하다.
후속하여, 나노와이어 소자를 모두 게이트 전극 패턴을 따라 전사시킨 후에, 열 증발법을 이용하여 소스와 드레인을 적층하였다.
상기 과정을 따라, 프로그램 가능하게 프린팅한 나노와이어 소자들로 이루어진 나노 소자를 형성할 수 있었다. 즉 개별 나노와이어 소자를 임의의 형태(본 실시예에서는 N 형태)로 기판에 전사할 수 있었으며, 특히 두 전극 사이에 연결된 나노와이어 갯수별로 나노와이어 소자를 임의 형태로 배열하여, 나노소자를 각각 구성할 수 있다는 것을 확인할 수 있었다.
E. 특성 분석
Agilent 반도체 파라미터 분석기(model 4145B)를 프로브 스테이션(Desert Cryogenics, model TTP4)을 이용하여 소자에 접촉시킨 채 전류-전압 데이터를 측정하였다. 게이트 유전체의 커패시턴스를 정밀 LRC 미터(model 4284A)를 이용하여 기록하였다. 액티브 채널 폭을 측정하기 위한 소자의 상단면은 SEM(DEOL, JSM-7001F)를 이용하여 그 이미지를 획득하였다.
도 7의 (a)는 전사시킨 두 개의 Si 나노와이어와 두 전극으로 이루어진 나노 소자, 즉 전기장 효과 트랜지스터의 SEM 이미지이다. 상기 소자는 채널 길이가 약 10㎛이었고, 채널 폭(모든 나노와이어의 직경의 합)은 387 nm이었다. -1.2V의 Vds(Voltage Drain to Source)에서의 상기 소자의 트랜스퍼 특성은 도 7의 (b)에 도시한 바와 같이 p-채널 금속 산화물 반도체의 트랜스퍼 특성이었다. 105.7의 on/off 비가 얻어졌는데, subthreshold slope는 2 V/decade이었고 threshold voltage(Vth)는 6.9V이었다. 트랜스컨덕턴스와 정규화한 트랜스컨덕턴스는 각각 0.056㎲ 및 0.145㎲/㎛이었다. 상기 소자의 장-효과 이동도(μ)는 μ=L/(W×Cd×Vds)×gm으로서 계산하였는데, 상기 식에서 L은 소자의 채널 길이, W는 소자의 채널 폭을, Cd는 게이트 유전체의 단위 면적 당 커패시턴스, gm은 트랜스컨덕턴스를 나타낸다. Cd는 12 nF/cm2인 것으로 측정되었다. 다음에, 이동도(μ)는 104.8 cm2/(V s)이었다. 도 7의 (c)는 게이트 전압의 함수로서 Si 나노와이어 트랜지스터의 출력 특성(Ids-Vds)을 보여준다. 도체와 반도체 사이의 전기적 접촉을 개선하는 기존의 열처리 없이도, 출력 특성은 금속(Au) 포일과 나노크기의 반도체 사이의 기계적 wrapping contact에 의해 뛰어난 Ohmic 전기적 접속을 나타내었다. 본 발명의 wrapping 접속은 PDMS 상의 금 나노포일이 자유롭게 그 형태를 타겟 표면에 조정하기 때문에 전극 두께를 증가시키는 것보다, 더 큰 나노와이어 직경 상에서 보다 성공적으로 실행될 수 있다(도 8 참조). 이를 도 9를 참조하여 더 구체적으로 설명하면 다음과 같다.
도 9의 상부는 미리 디자인한 게이트 전극, 즉 PVP-게이트 전극-유리 기판(도 1 참조)의 PVP 상에 제4 단계를 통해 나노와이어 소자가 전사된 상태를 모식적으로 나타낸 것으로, 우측은 그 일부를 확대하여 나타낸 것이다. 본 발명에 따르면, 증착과 같은 적층 프로세스를 통해 전극 재료를 게이트 전극 상에 형성하는 종래 기술과 달리 빌딩 블록, 즉 PDMS 블록에 형성된 나노와이어 소자가 전사 과정을 통해 상기 게이트 전극 위로 프린팅된다. 이때, 전사를 겪은 나노와이어는 그 일부가 PVP 층 내로 매립되어 있고(embedded)(도 8 및 도 9 참조), 전극 재료, 즉 Au 층이 나노와이어 둘레를 따라, 즉 나노와이어 형태를 따라가면서 그 와이어를 감싸는 방식으로, 즉 wrapping 방식으로 접촉하면서 접속된다(이에 대해서는 이하에서 더욱 상세히 설명한다). 그러나, 도 9의 좌측에 나타낸 바와 같이, 종래 기술에 따르면, 게이트 혹은 기판 상에 나노와이어가 형성되고, 나노와이어 위로 전극 재료(ex. Au)를 적층(증착)한다. 이때, 적층되는 전극 재료의 높이(h)는 나노와이어 직경(D)보다 크며, 이는 반도체 공정에서 일반적인 적층 프로세스이다. 두 모식도를 보면 바로 알 수 있는 바와 같이, 본 발명에 따르면 종래 기술과 비교하여 전극 재료의 양을 대폭 절감할 수 있다. 이는 본 발명이 종래 기술과 달리 전사, 즉 일종의 프린팅 방식으로 나노와이어 소자(전극-나노와이어)를 게이트 전극 상에 형성하는 본 발명 특유의 구성에 따른 결과로서, 전극 재료를 금과 같은 귀금속 재료로 형성하는 경우, 이러한 본 발명의 구성은 비용 관점에서 더욱 크게 강조된다.
한편, 전사 중에의 등각 접촉(conformal contact)은 높은 처리 수율과 양호한 Ohmic 접촉을 일으키는 중요한 요소이다. 먼저, 나노 금 나노포일 상의 나노와이어들은 PVP의 상단면과 접촉하는데, 이것이 wrapping의 시작점이다(도 9 참조). PDMS의 낮은 영률(Young/s modulus) 때문에, 금 포일은 나노와이어들을 감싸고, 포일의 형태는 나노와이어의 윤곽 형태를 띄게 된다. 본 발명의 과정에서, 미경화 PVP 층은 나노브릿지와 전극의 역 형태인 경질의 틀(mold)을 사용함으로써 소성변형된다(즉 PVP가 완전히 경화되기 전에는 소성 변형기 가능하므로, 이 시기에 압력을 가하면 가한 형상체의 모양의 역상이 PVP에 찍힌다는 것을 의미한다). SEM 이미지(도 7a의 삽입 이미지)에 도시한 바와 같이, 전사를 겪는 나노와이어들은 약간 PVP 층 내로 매립된다. 이러한 등각 wrapping 능력은 나노와이어와 금 포일 사이에 성공적인 전기적 접촉을 위한 많은 이점을 제공하는데, 그로부터 금 원자들이 쉽게 이동하여, 실리콘 나노와이어 표면 상에 있는 밸리(valley)를 채우게 된다. 전사(DEP 제외) 수율은 약 80%이었다. 이러한 본 제조 방법의 높은 수율은 많은 유해 환경, 예컨대 자외선, 포토레지스터, 전자 빔 레지스터, 전통적인 리쏘그래피 프로세스에서 사용되는 레지스터 제거제를 사용하지 않아, 결국 그로부터 나노와이어를 보호한 데에서 비롯된 것으로 보인다.
추가로, 본 발명의 중요한 특징적 구성을 강조하면, 균일한 트랜스퍼 특성을 갖고 있는 나노와이어 소자들을 의도적으로 조직화한 기판 상에 프로그램 가능하게 제조할 수 있다는 것이다. 고도의 drawing 자유도를 갖고 있는 잉크-프린팅 금속-회로 기술의 최근의 경향과 관련하여, 본 발명의 제조 방법은 단결정 나노와이어 반도체를 기반으로 하는 고성능 능동 전자 소자의 프로그램 가능한 다이렉트 프린팅의 가능성을 제시한다. 본 발명의 상기 제3 단계를 통해, 3개의 잘 분류된 실리콘 나노와이어 브릿지 그룹(red, blue, green)은 도 10a에 나타낸 바와 같이, 5 wt% PVP로 스핀 코팅한 후에, N자의 형태로, 미리 디자인한 PVP/게이트 전극/기판 어레이 상에서 프로그램 가능한 전사를 이용하여 개별적으로 집적화하였다. 프로그램 가능하게, 즉 게이트 전극 상에 임의의 형태로 집적화된 실리콘 나노와이어 트랜지스터의 트랜스퍼 특성은 부착된 나노와이어의 갯수에 의존한다(도 10b 참조). 이들 트랜지스터는 온-커런트 레벨 면에서 서로 유사하다. 도 10c로부터, 성능에 있어서 일부 편차가 있었는데, 이는 나노와이어 직경의 편차에서 비롯된 것이다(도 10b는 그룹별로 잘 소팅된 소자 특성을 나타내는 트랜지스터의 트랜스퍼 특성을 나타내며, 도 10c는 이 트랜스터 특성으로부터 예측된 소자들의 파마리터에 대한 소팅 결과를 보여주는데, 본 발명에서 나노와이어 소자를 소팅해서 집적할 수 있다는 이점에 대한 실험적 증거이다). 즉 그 표준 편차는 약 20 nm 이었다(도 3 참조). 그러나, 3개의 그룹 사이에서의 트랜스퍼 특성의 추세는 채널 폭의 증가 및 온-전류의 증가의 일반적 추세와는 다르다. 나노와이어 갯수가 증가함에 따라, 온-전류 레벨은 감소한다(도 11 참조). 이러한 역 경향의 메커니즘은 여전히 불명확하지만, 많은 나노와이어들이 금 나노포일 사이에 프린팅 중에 불량한 전기적 접촉을 만들어낸 것에서 비롯된 것으로 추측된다. 따라서, 나노와이어들의 적절한 간격은 이러한 불량한 접촉을 피하도록 결정될 필요가 있다고 말할 수 있다. 트랜스컨덕턴스 및 on/off 비와 같은 소자의 다른 파라미터들은 3개의 그룹 사이에서 온-전류 특성에서 동일한 경향을 나타낸다(도 10c 참조).
상기한 바와 같이, 본 발명에 따르면, 의도적으로 조직화한 게이트 사이트 상에서 균일한 트랜스퍼 특성(즉, 여러 개의 트랜지스터를 집적할 경우에도 성능 편차가 적다)을 갖는 전계 효과 실리콘 나노와이어 트랜지스터를 제조하기 위한 프로그램 가능한 집적화 방법(즉 임의 형태로 나노와이어 소자를 집적화하는 방법)을 제시하였다. 자동 전극 어드레싱(전극 사이에 나노와이어를 부착하는 것)을 위한 최적화된 DEP 프로세스 후에 그리고 트랜지스터의 채널 폭으로서 나노와이어의 갯수에 대한 예비적인 시각적 검사를 통해, 본 발명자는 전극 사이에 나노와이어 브릿지를 포함하는 PDMS 블록을 3개의 그룹으로 분류할 수 있었다. 나노와이어 트랜지스터의 능동 부분인, PDMS 블록 상의 실리콘 나노와이어 브릿지는 트랜지스터의 게이트 시스템과는 독립적으로 제조되기 때문에, 집적화 전에 시각적 검사를 이용하여 나노와이어 갯수에 따라 그 브릿지를 선택적으로 자유롭게 분류할 수 있어, 용례에 따라 나노와이어 소자를 자유롭게 적용할 수 있다. 실시예에서 예시적으로 제시한 N 문자를 그리면서 프린팅 및 집적화함으로써, 미리 디자인한 게이트 사이트 상에서의 프로그램 가능한 전사를 이용하여, 각 그룹의 9개의 나노와이어 브릿지는 균일한 전사 특성을 갖는 바닥-게이트 전계 효과 실리콘 나노와이어 트랜지스터로 개별적으로 전환되었다(제조 수율 약 80%). 본 발명의 놀라울만한 양태는 리쏘그래피 프로세스를 이용하지 않으면서도 나노와이어를 전극에 부착하는 자동 전극 어드레싱, 소자의 능동 부분들을 두 전극 사이의 나노와이어 갯수에 따라 분류하는 예비적 검사, 소자의 프로그램 가능한 집적화이다. 제조 중에 잉크젯 프린팅 회로와 결합한다면, 단결정 나노크기 반도체 구성품의 직접 프린팅 가능한 집적화는 풀-프린팅 전자 기술에서 상당한 진보를 이루어낼 것이다. 이러한 본 발명의 방법을 이용하면, 나노와이어 에너지 하베스터(harvesters), 나노와이어 광전자 레이저, 나노와이어 바이오센서, 나노와이어 로직 게이트 등과 같은 다기능 이종(heterogenous) 나노와이어 반도체 소자로 구성되는 SOC(system on a chip)을 구현하는 차세대 반도체 전자 소자를 제조할 수 있을 것이다.
이상 본 발명을 바람직한 실시예를 참조하여 설명하였지만, 본 발명은 상기 실시예에 제한되지 않는다는 것에 유의하여야 한다. 즉 상기 실시예는 후술하는 특허청구범위 내에서 다양하게 변형 및 수정할 수 있으며, 이들은 모두 본 발명의 범위 내에 속하는 것이다. 따라서, 본 발명은 특허청구범위 및 그 균등물에 의해서만 제한된다.

Claims (21)

  1. 미리 디자인한 게이트 기판 상에 복수의 나노와이어 소자를 임의의 형태로 직접 프린팅하여, 나노 소자를 제조하는 방법으로서,
    (a) 나노와이어 용액을 준비하는 단계와;
    (b) 나노와이어 소자를 담지하여 상기 기판 위로의 전사 과정을 수행하기 위한 빌딩 블록을 준비하는 단계로서, 상기 빌딩 블록은 기판과 그 위의 나노와이어 소자 담지체를 포함하고, 복수 개의 빌딩 블록 유닛으로 구분되어 있으며, 각 빌딩 블록 유닛에는 나노 소자용 전극이 형성되어 있는 것인, 상기 빌딩 블록을 준비하는 단계와;
    (c) 상기 나노와이어 용액을 상기 각 빌딩 블록 유닛의 전극 사이로 떨어뜨린 후 유전영동(DEP) 프로세스를 수행하여, 각 빌딩 블록 유닛에서 전극을 나노와이어로 연결하여 나노와이어 소자를 형성하는 단계와;
    (d) 상기 유전영동 프로세스 수행 결과, 각 빌딩 블록 유닛의 전극 사이에 형성된 나노와이어 브릿지의 갯수를 시각적으로 검사하여, 그 갯수에 따라 각 빌딩 블록 유닛을 그룹화하는 단계와;
    (e) 상기 분류된 빌딩 블록 유닛을 상기 미리 디자인한 게이트 기판에 접촉시킨 후 떼어 내어, 각 빌딩 블록 유닛에 형성되어 있는 나노와이어 소자를 상기 게이트 기판 상에 전사하는 단계
    를 포함하는 것을 특징으로 하는 나노 소자 제조 방법.
  2. 청구항 1에 있어서, 상기 빌딩 블록의 나노와이어 소자 담지체는 상기 각 빌딩 블록 유닛에 형성된 전극과의 adhesion이 불량한 재질로 이루어지는 것을 특징으로 하는 나노 소자 제조 방법.
  3. 청구항 2에 있어서, 상기 나노와이어 소자 담지체는 상기 전극이 접촉하는 표면이 소수성 표면 처리된 것을 특징으로 하는 나노 소자 제조 방법.
  4. 청구항 2에 있어서, 상기 전극은 금으로 이루어져 있고, 상기 나노와이어 소자 담지체는 PDMS로 이루어져 있는 것을 특징으로 하는 나노 소자 제조 방법.
  5. 청구항 4에 있어서, 상기 금 전극은 그 두께가 10~200 nm인 것을 특징으로 하는 나노 소자 제조 방법.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서, 상기 (c) 단계에 있어서, 상기 유전영동 프로세스를 수행하면서 그 유전영동 프로세스 시간을 제어하여, 각 빌딩 블록 유닛에서 전극에 부착되는 나노와이어의 갯수를 제어하는 것을 특징으로 하는 나노 소자 제조 방법.
  7. 청구항 6에 있어서, 상기 (c) 단계에 있어서, 상기 유전영동 프로세스를 100 Hz~10 MHz의 범위에서 수행하는 것을 특징으로 하는 나노 소자 제조 방법.
  8. 청구항 7에 있어서, 상기 (c) 단계에 있어서, 상기 유전영동 프로세스를 1 kHz~100kHz의 범위에서 수행하는 것을 특징으로 하는 나노 소자 제조 방법.
  9. 청구항 6에 있어서, 상기 (d) 단계에 있어서, 상기 나노와이어 브릿지의 갯수를 검사하여 그 갯수에 따라 각 빌딩 블록 유닛을 그룹화하는 것은 확대 렌즈를 갖고 있는 광학 현미경 또는 액정 디스플레이 패널 제조시 이용되는 광학 검사 장비를 이용하여 수행하는 것을 특징으로 하는 나노 소자 제조 방법.
  10. 청구항 6에 있어서, 상기 미리 디자인한 게이트 기판은 기판과, 그 기판 상에 미리 원하는 형태로 패터닝된 게이트 전극과, 유전체 및 접착제층의 역할을 하는 상부층을 포함하는 것을 특징으로 하는 나노 소자 제조 방법.
  11. 청구항 10에 있어서, 상기 상부층은 PVP, SiO2, Al2O3, ZrO 또는 HfO2로 이루어지는 것을 특징으로 하는 나노 소자 제조 방법.
  12. 청구항 11에 있어서, 상기 (e)의 단계에서 상기 나노와이어 소자는 상기 나노와이어 브릿지가 상기 게이트 기판의 상부층에 그 일부가 매립되면서 전사되는 것을 특징으로 하는 나노 소자 제조 방법.
  13. 청구항 12에 있어서, 상기 게이트 기판 상에 전사된 상기 나노와이어 소자는 그 소자를 구성하는 전극층이 상기 상부층에 일부가 매립된 나노와이어 브릿지의 형태를 감싸면서 상기 나노와이어 브릿지에 등각 접촉되는 것을 특징으로 하는 나노 소자 제조 방법.
  14. 미리 디자인한 게이트 기판 상에 복수의 나노와이어 소자를 임의의 형태로 직접 프린팅하여 나노 소자를 제조하는 데에 사용하는 빌딩 블록으로서,
    기판과,
    상기 기판 상에 나노와이어 소자 담지체를 포함하고,
    상기 빌딩 블록은 복수 개의 빌딩 블록 유닛으로 구분되어 있으며,
    상기 각각의 빌딩 블록 유닛에는 나노 소자용 전극과 이 전극 사이를 연결하는 나노와이어 브릿지를 포함하는 나노와이어 소자가 마련되어 있는 것을 특징으로 하는 나노 소자 제조용 빌딩 블록.
  15. 청구항 14에 있어서, 상기 빌딩 블록의 나노와이어 소자 담지체는 상기 각 빌딩 블록 유닛에 형성된 전극과의 adhesion이 불량한 재질로 이루어지는 것을 특징으로 하는 나노 소자 제조용 빌딩 블록.
  16. 청구항 15에 있어서, 상기 나노와이어 소자 담지체는 상기 전극이 접촉하는 표면이 소수성 표면 처리된 것을 특징으로 하는 나노 소자 제조용 빌딩 블록.
  17. 청구항 16에 있어서, 상기 전극은 금으로 이루어져 있고, 상기 나노와이어 소자 담지체는 PDMS로 이루어져 있는 것을 특징으로 하는 나노 소자 제조용 빌딩 블록.
  18. 청구항 14 내지 청구항 17 중 어느 한 항에 있어서, 상기 빌딩 블록을 구성하는 각 빌딩 블록 유닛에 형성된 나노와이어 소자에 부착되는 나노와이어 브릿지는 그 갯수에 따라 복수 개의 그룹으로 분류할 수 있는 것을 특징으로 하는 나노 소자 제조용 빌딩 블록.
  19. 청구항 14 내지 청구항 17 중 어느 한 항에 있어서, 상기 빌딩 블록을 구성하는 각 빌딩 블록 유닛에 형성된 나노와이어 소자에 부착되는 나노와이어 브릿지의 갯수는 하나의 그룹으로 분류할 수 있는 것을 특징으로 하는 나노 소자 제조용 빌딩 블록.
  20. 전계 효과 트랜지스터(FET)에 있어서,
    기판과,
    상기 기판 상에 미리 원하는 형태로 형성된 게이트 패턴과,
    유전체 및 접착제층의 역할을 하는 상부층과,
    소스 및 드레인
    을 포함하고,
    전극과 이들 전극 사이를 연결하는 나노와이어 브릿지를 포함하는 나노와이어 소자들이 상기 게이트 전극 패턴을 따라 임의의 형태로 프린팅되어 있으며,
    상기 나노와이어 브릿지는 그 일부가 상기 상부층에 매립되어 있고,
    상기 나노와이어 소자의 전극은 상기 상부층에 일부가 매립된 나노와이어 브릿지의 형태를 감싸면서 상기 나노와이어 브릿지에 등각 접촉되는 것을 특징으로 하는 전계 효과 트랜지스터.
  21. 청구항 20에 있어서, 상기 상부층은 PVP, SiO2, Al2O3, ZrO 또는 HfO2로 이루어지는 것을 특징으로 하는 전계 효과 트랜지스터.
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