JP2008544563A - 半導体デバイスおよびその製造方法 - Google Patents

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Abstract

本発明は、シリコンからなる基板（１１）および少なくとも１つの半導体素子が設けられる半導体本体（１２）を有する半導体デバイス（１０）の製造方法に関し、前記半導体本体（１２）の中に、シリコンおよび別のＩＶ族元素からなる混晶を具える材料からなる一の半導体領域（１）が形成され、この半導体領域（１，１１１）は、シリコン層（２）によって埋設される。本発明によれば、前記半導体本体（１２）の表面上に、開口部（４）を具えるマスク（３）が設けられ、前記シリコンおよび別のＩＶ族元素の混晶を具える材料からなる一の半導体領域（１，１１１）は、前記開口部（４，４４）の中に選択的堆積され、前記マスク（３，３３）は少なくとも部分的に除去され、その後、前記シリコン層（２）は、前記半導体本体（１２）の表面上に均一に堆積される。このような方法で、様々な高品質のデバイスを得ることができる。前記半導体領域（１，１１１）は、ＳｉＧｅを具えるのが好ましく、前記デバイス（１０）の一部を形成することができるか、または、前記デバイス（１０）の中に絶縁または導電領域を形成するために、犠牲にされることができる。

Description

本発明は、シリコンからなる基板および半導体本体を有する半導体デバイスの製造方法に関し、前記半導体本体に、少なくとも１つの半導体素子を設け、前記半導体本体内に、シリコンと別のＩＶ族元素からなる混晶を具える材料からなる一の半導体領域が形成され、この半導体領域が、シリコン層の堆積によって埋設される。本発明はまた、そのような方法により得られる半導体デバイスにも関する。
そのような方法は、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）デバイス、または、そのようなトランジスタを具えるＩＣ（集積回路）のような、半導体デバイスを製造するのに非常に適している。しかしながら、他のデバイスも同様に、そのような方法によって得られる。
冒頭で述べたような方法は、非特許文献１から知られている。この文献において、ＳｉＧｅ層は、半導体基板上にエピタキシャル成長して堆積され、前記ＳｉＧｅ層上に、シリコン層は堆積される。このシリコン層上に、開口部を備えるマスクが設けられる。前記開口部の中で、前記シリコン層および前記ＳｉＧｅ層の双方は、エッチングによって除去される。次に、前記マスクの除去後、さらなるシリコン層は、前記シリコン層および前記ＳｉＧｅ層中のエッチングされた開口部の中に設けられる。このような方法で、シリコン層によって埋設されたＳｉＧｅ領域が得られる。前記ＳｉＧｅ領域は、その後、選択エッチングによって除去され、例えば二酸化シリコンなどの絶縁材料によって置き換えられる。トランジスタは、その後、前記ＳｉＧｅが二酸化シリコンによって置き換えられていて、シリコン領域によって分離されているような２つの領域の上方に形成される。このような方法で、部分的に絶縁されたＦＥＴが得られ、前記方法は、このように、他のＳＯＩ（シリコン・オン・インシュレータ）法およびデバイスにとって魅力的な代案を形成する。
Kyoung Hwan Yeo他, "A Partially Insulated Field-Effect Transistor (PiFET) as a Candidate for Scaled Transistors", IEEE Electron Device Letters, vol. 25, no. 6, June 2004
そのような方法の欠点は、得られた前記デバイスが、多くの場合欠陥を含むという点である。
したがって、本発明の目的は、上述した欠点を回避すること、および、結果としてデバイス中に少数の欠陥しか有さず、適用するのがより単純である方法を提供することである。
これを達成するために、冒頭で説明されたタイプの方法は、半導体本体の表面上に開口部を具えるマスクが設けられる工程と、シリコンおよび別のＩＶ族元素の混晶を具える材料の一の半導体領域が、前記開口部の中に選択的に堆積される工程と、前記マスクが少なくとも部分的に除去される工程と、その後、シリコン層が、前記半導体本体の表面上に均一に堆積される工程とによって特徴付けられる。本発明は、上述した欠陥が、前記シリコン層をエッチングされた構造内にエピタキシャル成長させることによって生じるという認識に基づくものである。前記構造をエッチングすることは、表面不規則性および表面あらさを生じさせ、結果として、その後、そのような表面上にエピタキシャル成長される間中、欠陥を発生させることとなる。前記半導体本体の表面上に堆積される、例えば、二酸化シリコンからなる、開口部を有するマスクを用いることによって、および、前記開口部内にシリコンを選択的堆積することによって、前記半導体本体のエッチングは回避される。前記マスクは、例えば、容易に、かつ、前記半導体本体へ向かって選択的に行われることができるエッチングによって、非常に容易に除去されることができる。それ故に、このエッチング工程において、前記表面不規則性および表面あらさの生成は、大幅に回避される。前記マスクの除去後、前記半導体領域は、例えばエピタキシャル法を用いて、シリコン層を均一に堆積することによって、シリコン層によって覆われる。そのような堆積は、非常に滑らかで、かつ、欠陥のない表面上にあるので、前記堆積は、欠陥を発生させることにならない。犠牲層および犠牲層を二酸化シリコンなどによって置き換えたもののような前記半導体領域の除去は、さらに容易に完了されることができる。
シリコン層によって埋設される前記半導体領域を具える、結果として得られる前記構造体は、平坦化されるのが好ましい。このような方法で、前記構造体の従来のさらなる工程は、より容易に完了される。前記平坦化工程の利点は、前記半導体領域の厚さが比較的大きい場合に、より大きなものとなる。
好適な修正例において、前記半導体領域の選択的堆積後に、シリコン領域は、前記マスクの前記開口部の中に選択的堆積される。このような方法で、前記半導体領域は、その後のプロセスの間中、シリコン領域によって保護される。加えて、そのようなシリコン層は、その後の、例えばＳｉＧｅを含む他の半導体領域の、前記マスクの開口部の中への選択的堆積に有利に働く。
後の修正例に従う方法の好ましい実施形態において、シリコンによって埋設され、シリコンおよび別のＩＶ族元素の混晶を具える材料からなる他の半導体領域は、前記半導体領域よりも高いレベルで、前記半導体領域が形成されたのと同様の方法で形成される。このような方法で、本発明に従う方法は、重なり合う半導体領域が、３次元デバイスの製造において、犠牲領域として用いられることができる３次元構造の実現を可能にする。
前記半導体領域と同様の方法で他の半導体領域を製造することは、２つの異なる方法で達成されることができる。第１に、前記他の半導体領域（好ましくはシリコン層によって互いに分離されている）は、好ましくは、１つの単一堆積プロセスの中で、前記マスクの開口部の中に全て堆積される。それ故に、上記の場合、投影すると、全ての半導体領域が互いに一致して見える。しかしながら、さらなる好適な修正例において、前記他の半導体領域は、別個の堆積プロセス／工程において形成される。これは、前記半導体領域が、投影して見たときに一致する必要はなく、全く異なって位置付けされることができるという重要な利点を有する。前記半導体領域は、互いに大部分が重なり合うように位置付けされるのが好ましい。このような方法で、多くの異なる３次元構造は容易に得ることが可能である。
そのような半導体領域の積層体の成長において、各半導体領域の成長には、その後、当該半導体領域を埋設する、シリコン層の均一成長が続くのが好ましい。前記平坦化工程は、半導体領域の堆積および埋め込みシリコン層の堆積を具える堆積の各セットの後に、達成されることができるが、しかしながら、前記平坦化工程は、成長／堆積プロセスの全ての終わりに１回のみ行われるのが好ましい。前記他の半導体領域はまた、有利に、ＳｉＧｅ領域とすることもできる。
有利な実施形態において、前記半導体本体の表面の中の、前記半導体領域に達する穴は形成され、シリコンおよび他のＩＶ族元素の混晶を具える材料は、選択エッチングによって除去され、結果として前記半導体領域の場所に空洞を生じさせる。この例えばＳｉＧｅからなる埋め込み半導体領域の犠牲的使用は、デバイス構造にとって興味深い可能性を提案する。
第１修正例において、前記穴および前記空洞は、電気絶縁材料で充填される。これは、様々なデバイス構造を可能にする。
第１構造において、前記半導体素子は、前記半導体本体のシリコン部分の中に形成され、前記充填された穴によって囲まれ、前記充填された空洞の上方に位置される。このような方法で、前記半導体素子は、完全に前記半導体本体の残りから電気的に分離される。そのような構造における好ましい半導体素子は、そのような隔離構造が非常に利益がある高電圧電界効果トランジスタである。
他の構造は、１以上の充填された空洞が電界効果トランジスタのゲートの下方に位置付けされるような構造である。このような方法で、部分的にまたは完全に空乏化したＳＯＩ−ＣＭＯＳデバイスを得ることが可能である。
１以上の半導体素子の３次元積層体においてもまた、絶縁材料を充填される空洞の使用は、例えば、積層体中で、半導体素子またはその一部を、互いに分離するのに有用であることができる。
第２修正例において、前記空洞は、導電材料で充填される。これは、再び、電界効果トランジスタまたは互いの上に位置付けられる電界効果トランジスタの積層体におけるゲート電極としての空洞の使用のような興味深いデバイスの可能性を提供する。また、単一電界効果トランジスタは、２つのゲート電極をもちいるこのような方法で有利に設けられることができる。
上述したものから、絶縁材料が充填される空洞の使用と、導電材料が充填される空洞の使用とを組み合わせることもまた可能であるということは明らかであろう。これらの可能性は、例えばＳｉＧｅからなる全ての半導体領域が、前記半導体本体の表面上に分離して製造された穴によって到達されることができ、それらの例えばＳｉＧｅ材料が、別個のエッチング工程で除去されることができ、結果として生じた空洞は、別個の堆積工程で充填されることができるという事実から生じる。
別の魅力的な実施形態において、前記例えばＳｉＧｅ領域は、犠牲層として用いられないが、前記デバイス構造の一部として、特に、前記半導体素子の一部として用いられる。そのようなデバイスにおいて、前記ＳｉＧｅ領域は、好ましくは、結合量子井戸の形で作られる。このような方法で、前記半導体本体の表面に埋め込まれた半導体領域によって別個に接触されている前記結合量子井戸を具える赤外線検知装置を得ることができる。
上述したものから、前記シリコン層および前記シリコンおよび別のＩＶ族元素の混晶を具える材料からなる半導体領域が、エピタキシャル法によって形成されるのが好ましいということは明らかである。前記好ましい他のＩＶ族元素はゲルマニウムであるが、他の元素でも実現可能である。例えば、ＳｉＣなどは、前記１以上の（さらなる）半導体領域の材料として用いられることができる。
ＳｉＧｅ領域の場合、前記半導体領域の厚さは、好ましくは５〜５０ｎｍの間で選ばれ、そのゲルマニウム含有量は好ましくは２０〜４０原子％の間で選ばれるのが好ましい。このような方法で、一方では選択エッチングは最も容易に得られ、他方では、格子整合によって誘発された応力による欠陥の発生を避けることまだ可能である。
前記マスクに好ましい材料は、二酸化シリコンである。このような方法で、選択的堆積プロセスは、より容易に実現される。前記マスクの一部は、前記ＳｉＧｅ領域の形成の後に残されることができ、例えば前記半導体本体の表面の中の、前記半導体領域に向かう穴の可能性を提案するために、そのような残りのマスク部分の選択エッチングによって、その上のシリコン層を保護する。しかしながら、前記マスクは完全に除去されるのが好ましい。
最良の品質でエピタキシャル層を得るために、前記マスクの除去後で、かつ、前記シリコン層の堆積前に、前記デバイスは、水素雰囲気下、好ましくは８５０℃を超える温度で熱処理が施されるのが好ましい。このような方法で、前記成長界面の酸素原子の存在は、可能な限りほとんど避けられる。
最後に、本発明は、本発明に従う方法により得られる半導体デバイスも具えるということに留意すべきである。
本発明のこれらおよび他の態様は、図面と併せて読まれるべきここに記載される実施形態を参照して明らかになり、明りょうになるであろう。
図面は概略的なものであって、縮尺どおりに描かれたものではなく、厚さ方向の寸法は、特に、より明確にするために誇張されている。一致する部分は、一般的に、同じ参照符号が与えられ、様々な図面において同じハッチングが施されている。図１Ａ〜図１０Ｃは、本発明に従う方法の第１実施形態を用いる製造の様々な段階の第１半導体デバイスを示し、Ａ図は上面図、Ｂ図はＡ図における線Ｂ―Ｂに沿った断面図、そして、Ｃ図はＡ図における線Ｃ−Ｃに沿った断面図である。この実施例において製造される前記半導体デバイスは、デュアルゲート構造を有する電界効果トランジスタである。
デバイス１０の製造の第１工程において（図１Ａ、図１Ｂおよび図１Ｃを参照）、ここではシリコンからなる基板１１は、開口部４を備えるマスク３が設けられる。この実施例における前記マスク３は、ニ酸化ケイ素から作られ、その後フォトリソグラフィおよびエッチングを用いてパターニングされる均一層を、ＣＶＤ（＝化学気相成長法）を用いて堆積することによって形成される。
次に（図２Ａ、図２Ｂおよび図２Ｃを参照）、半導体領域１は、選択エピタキシャル法を用いて形成され、この実施例における領域１は、厚さ２０ｎｍおよびゲルマニウム含有量２０原子％を有するＳｉＧｅから作られる。同様に、シリコン領域５は形成され、例えば厚さ１０ｎｍで設けられ、この領域５の上には、ＳｉＧｅからなる他の半導体領域６が、好ましくは前記半導体領域１と同じ性質を有して形成される。
その後（図３Ａ、図３Ｂおよび図３Ｃを参照）、前記マスク３は、例えば、希釈ＨＦ液の中で選択エッチングによって除去される。前記デバイス１０はその後、例えば９００℃で、かつ水素環境下において、熱処理が施される。
その後（図４Ａ、図４Ｂおよび図４Ｃを参照）、均一シリコン層２は、その後例えばＣＭＰ（＝化学機械研磨）を用いて平坦化工程が行われる、前記選択的成長構造の上方に堆積される。この実施例において、前記平坦化工程は、前記さらなるＳｉＧｅ領域６が前記シリコン層２内に埋め込まれるように行われる。
次に（図５Ａ、図５Ｂおよび図５Ｃを参照）、熱酸化物からなるパッド酸化物層１３およびシリコン窒化物層１４は、前記デバイス１０上に堆積され、後者はＣＶＤを用い、それぞれが、例えば１０ｎｍおよび１１５ｎｍの厚さを有する。そこに、ＳｉＧｅに向かって選択的にエッチングされるが、前記中間シリコン領域５はもちろん、前記下側および上側ＳｉＧｅ領域１，６の両方を横方向に囲むであろう溝領域１５を形成するために、フォトリソグラフィおよびエッチングを用いて、パターンが形成される。
その後、前記溝領域１５は、その後平坦化工程が続くＣＶＤによって均一に堆積される、例えば二酸化シリコンなどの隔離材料を充填され、このような方法で、ＳＴＩ（シャロー・トレンチ・アイソレーション）領域１５は形成される。
その後（図６Ａ、図６Ｂおよび図６Ｃを参照）、コンタクト開口部１６は、フォトリソグラフィおよびエッチングを用いて前記デバイス中に形成される。前記コンタクト開口部１６は、前記ＳｉＧｅ／Ｓｉ／ＳｉＧｅ積層体１，５，６の下側のＳｉＧｅ領域１まで達する。
以下で（図７Ａ、図７Ｂおよび図７Ｃを参照）、前記ＳｉＧｅ領域１，６のＳｉＧｅは、ＣＦ４およびＯ２を含むエッチング液を用いる選択等方性エッチングを用いて除去される。これは、結果として前記半導体領域１，６の場所に２つの空洞８，９の形成を生じさせることになる。
次に（図８Ａ、図８Ｂおよび図８Ｃを参照）、前記空洞８，９の壁部は、酸素環境下で熱酸化を用いて形成されるゲート酸化物層８Ａ，９Ａが設けられる。また、（高ｋのような）別の絶縁材料は、原子層ＣＶＤ（ＡＬＣＶＤ）のような十分に等角的な技術によって堆積されることができる。
以下で（図９を参照）、前記空洞８，９は、導電材料、この実施例ではＣＶＤによって形成される多結晶シリコンを充填される。前記デバイス１０の表面上に、多結晶シリコンコンタクト領域１７は、フォトリソグラフィおよびエッチングを用いて形成される。
その後（図１０Ａ、図１０Ｂおよび図１０Ｃを参照）、層１３，１４を具える前記ハードマスクは除去され、ソースおよびドレイン領域２０，２１は、埋め込み法を用いて形成される。このような方法で、共通の電気接続を有し、ゲート酸化物８Ａ，９Ａを通してチャネル領域２２から分離されるデュアルゲート構造８Ｂ，９Ｂを有する、前記デバイス１０における半導体素子としてのＦＥＴ（電界効果トランジスタ）が得られる。前記ソースおよびドレイン領域２０，２１の形成において、前記チャネル領域２２が、前記ソースおよびドレイン領域２０，２１の位置で前記半導体本体１２の表面部分がエッチングによって除去される、要求された埋め込み法によって汚染されるということは避けられる。これは、しかしながら、図面において示されない。
図１１Ａ〜図１６Ｂは、本発明に従う方法の第２実施形態を用いる製造における様々な段階の第２半導体デバイスの断面図を示し、Ａ図は上面図、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図である。この実施例で製造される半導体デバイスは、３つの電界効果トランジスタの積層体である。
デバイス１０の製造の工程の第１セットにおいて（図１１Ａおよび図１１Ｂを参照）、半導体本体１２は、６つのＳｉＧｅ領域３１，３１，３２，３３，３４，３５，３６が設けられ、これら領域の各々は、前の実施例のＳｉＧｅ領域１，６の厚さおよび組成に関して同程度である。これら領域３１〜３６の各々は、当該ＳｉＧｅ領域が堆積される開口部が設けられる前の実施例におけるように、二酸化シリコンマスクを用いて別個の成長プロセスにおいて形成される。毎回、シリコンカバー領域は、前の実施例のシリコン領域５と同程度の当該ＳｉＧｅ領域の上に、同じプロセスで形成される。正確であるために、前記ＳｉＧｅ領域３４の上に堆積されるシリコン領域は、前記ＳｉＧｅ領域３１の上に堆積されるシリコン領域と比較して（約２倍）厚くあるべきである。この理由は、例えば、ＳｉＧｅ領域３１と３５との間の薄いシリコン領域が、完全に、領域３５において後に形成される空洞の酸化の間中、酸化物で置き換えられ、一方、例えば、ＳｉＧｅ領域３４と３１との間のシリコン領域が、十分に厚く、そのため、領域３４の空洞の酸化のあとでさえ前記トランジスタチャネルを形成するのに十分なシリコン層が残ることを確実にするためである。前記ＳｉＧｅ領域３１〜３６を形成するために用いられる前記マスクは、これらが、投影して見るとそれぞれが互いに重なり合うゲート領域３１，３２，３３および隔離面領域３４，３５，３６を形成するように選ばれる。前記隔離面領域３４〜３６は、前記ゲート領域３１〜３３の主に外側に横たわり、後者は、異なる場所に位置決められるコンタクト領域３１Ａ，３２Ａ，３３Ａを有する。各成長プロセスの後、用いられる前記マスクは除去され、新たなマスクが、次の成長プロセスのために形成され、パターニングされる。この実施例において、前記埋め込みシリコン層２は、各成長プロセスの後に形成されるが、しかしながら、その後１の単一平坦化工程が行われる前記最後のゲート領域３３の形成後に、１の単一埋め込みシリコン層２を成長させることは可能であり、より単純である。
次に（図１２Ａおよび図１２Ｂを参照）、穴４０は、その後前の実施例におけるように選択等方性エッチングを用いて対応するＳｉＧｅ領域が除去される、前記隔離面領域３４〜３６を貫通してエッチングされる。
その後（図１３Ａおよび図１３Ｂを参照）、前記隔離面領域３４〜３６は、この実施例において、酸素含有雰囲気下で熱酸化を用いることによって絶縁材料４１を充填される。
次に（図１４Ａおよび図１４Ｂを参照）、コンタクトホール３１Ｂ、３２Ｂ、３３Ｂは、その後（図１５Ａおよび図１５Ｂを参照）、前記ゲート領域３１〜３３の場所で空洞が形成される選択等方性ＳｉＧｅエッチングが行われる、前記ゲート領域３１〜３３のコンタクト領域３１Ａ〜３３Ａの中に形成される。これら空洞の壁部には、この実施例において、前の実施例におけるように、薄い熱酸化物によって形成され、その後、前の実施例におけるように、多結晶シリコンを含む導電材料を充填されるゲート誘電体が設けられる。
最後に（図１６Ａおよび図１６Ｂを参照）、ソースおよびドレイン領域２０，２１は、例えば、埋め込み法によって形成されることができる独立トランジスタの形で示される。これら領域２０、２１は、製造の早い段階、すなわち、各層３１、３２、３３の成長後の埋め込みによって、すでに形成されているということに留意すべきである。代案の有利な方法において、これら高濃度不純物領域は、例えば領域３１の成長後に成長プロセスによって作られ、次の成長し過ぎた（薄い）シリコン領域は、Ｐ++またはＮ++の高濃度にドープされることができ、領域３１の上方の部分は、平坦化工程を用いてその後除去される。
図１７〜図２５は、本発明に従う方法の第３実施形態を用いる製造における様々な段階の第３半導体デバイスの断面図である。この実施例で製造される半導体デバイスは、完全な絶縁分離を有する高電圧電界効果トランジスタである。
デバイス１０の製造の第１工程において（図１７を参照）、ここではシリコンからなる基板１１は、開口部４を備えるマスク３が設けられる。この実施例における前記マスク３は、二酸化シリコンから作られ、その後フォトリソグラフィおよびエッチングを用いてパターニングされる均一層を、ＣＶＤを用いて堆積することによって形成される。
次に（図１８を参照）、半導体領域１は、選択エピタキシャル法を用いて形成され、この実施例における領域１は、厚さ２０ｎｍおよびゲルマニウム含有量２０原子％を有するＳｉＧｅから作られる。
その後（図１９を参照）、前記マスク３は、例えば、希釈ＨＦ液の中で選択エッチングにより除去される。前記デバイス１０はその後、例えば９００℃で、かつ水素環境下において、熱処理が施される。
その後（図２０を参照）、均一シリコン層２は、その後例えばＣＭＰを用いて平坦化工程が行われる、前記選択的成長構造の上方に堆積される。
次に（図２１を参照）、熱酸化物からなるパッド酸化物層１３およびシリコン窒化物層１４は、前記デバイス１０上に堆積され、後者はＣＶＤを用い、それぞれが、例えば１０ｎｍおよび１１５ｎｍの厚さを有する。そこに、例えばＨＢｒを含むエッチング液を用いて、ＳｉＧｅに対して選択的にシリコンをエッチングすることによって形成される溝領域１５を形成するために、フォトリソグラフィおよびエッチングを用いて、パターンが形成される。前記溝領域１５は、図面の平面と直交してずっと延びる。
その後（図２２を参照）、前記ＳｉＧｅ領域１は、前の実施例におけるものと同じ選択および等方性エッチング液を用いる選択エッチングによって除去され、結果として、前記ＳｉＧｅ領域１の場所に空洞１Ａを生じさせることになる。
その後（図２３を参照）、前記空洞１Ａは、前の実施例におけるように、例えば熱酸化を用いて二酸化シリコンのような絶縁材料を充填される。この段階で、他の溝は、前記溝１５と同様にエッチングされることできるが、ここでは、図面の平面に平行に延びる。
その後（図２４を参照）、図面には示されない最後に言及した溝および前記溝１５は、その後平坦化工程が続くＣＶＤによって均一に堆積される、例えば二酸化シリコンなどの隔離材料を充填され、このような方法で、埋め込み絶縁領域１Ａの上のシリコン層２の島を囲むＳＴＩ（シャロー・トレンチ・アイソレーション）領域１５Ａは形成される。
最後に（図２５を参照）、層１３，１４を具える前記ハードマスクは除去され、図示されず、この実施例において高電圧ＦＥＴを具える前記半導体素子は、シリコンからなる島２の１以上の中に形成される。この中の前記半導体素子の製造は、単に、従来工程を具えるだけであり、それ故に、さらに説明されない。ソースおよびドレイン領域２０，２１は、埋め込み法を用いて形成される。このような方法で、前記半導体本体１２に隣接し、かつ、下にある部分から完全に電気的に隔離される高電圧ＦＥＴｓを有するデバイス１０は得られる。
図２６〜図３０は、本発明に従う方法の第４実施態様を用いる製造における様々な段階の第４半導体デバイスの断面図である。この実施例の前記デバイス１０は、前記半導体素子として、完全空乏ＭＯＳＦＥＴを具える。
ここで説明される製造の第１段階において（図２６を参照）、前記デバイス１０は、前の実施例におけるように、前記ＳｉＧｅ領域１をすでに具え、これは、例えば、図１７〜図２１を用いて前の実施例で説明されたるように形成される。前の実施例におけるものと同じ参照符号は、ここで用いられる。
次に（図２７を参照）、空洞１Ａは、前記半導体本体１２の中に穴を形成することによって形成され、その後、前記ＳｉＧｅ領域１の選択エッチングが行われる。
その後（図２８を参照）、前記空洞１Ａは、熱酸化による酸化物層によって充填され、その後（図２９を参照）、前記溝１５は、ＳＴＩ領域１５Ａを形成する二酸化シリコンで充填され、その後、前記窒化物層１４の平坦化および除去が行われる。
最後に（図３０を参照）、前記電界効果トランジスタＦは、それ自体の通常の工程を用いて形成される。深い(deep)ソースおよびドレイン領域２０，２１は、前記ＳＴＩ領域１５Ａと前記埋め込み隔離領域１Ａとの間のシリコン領域の中に形成される。
図３１Ａ〜図３３Ｂは、本発明に従う方法の第５実施形態を用いる製造における様々な段階の第５半導体デバイスの図であり、図３２は３次元の上面図であり、図３１Ａ〜図３１Ｈ、図３３Ａおよび図３３Ｂは断面図である。前記デバイスは、ここでは、多数の結合ＳｉＧｅ量子井戸を具える赤外線検出ダイオードを具える。
第１工程において（図３１Ａ〜Ｄを参照）、ＳｉＧｅからなる第１埋め込み半導体領域１は、シリコンからなる半導体本体の中に形成される。このデバイスにおいて、前記シリコンは、約５×ｅ１５ｃｍ−３のＮ型にドープされ、前記ＳｉＧｅは、１×ｅ１８ｃｍ−３のＰ＋型にドープされ、ここでの前記Ｇｅ含有量は、約２０％、厚さは約１０ｎｍである。前記シリコン層の厚さは、開口部４を備えるマスク３を用いる前の実施例で説明されたように、５〜１０ｎｍの間である。次に（図３１Ｄ〜Ｇを参照）、さらなるＳｉＧｅ領域１１１は、開口部４４を備えるマスク３３を用いて、同様に形成される。最後に（図３１Ｈを参照）、埋め込まれたｐ型ドープ領域５０，５１は、２つの重なり合うＳｉＧｅ領域１，１１１に接触する従来の方法で形成される。
修正例において（図３２を参照）、４つのＳｉＧｅ量子井戸１，１１１，１´，１１１´を用いて、４つのコンタクト領域５０，５１，５２，５３は埋め込まれたｐ型領域５０〜５３として形成される。この修正例の、ＡＡ線およびＢＢ線に沿った断面図は、図３３Ａおよび図３３Ｂにそれぞれ示される。前記４つの量子井戸１，１１１，１´，１１１´およびそれらのコンタクト領域５０，５１，５２，５３が示される。
本発明が、ここで説明される実施例に限定されるものではなく、本発明の範囲内で、多くの変型および修正が当業者にとって可能であるということは明らかであろう。
例えば、第１実施例におけるようなＭＯＳＦＥＴの前記デュアルゲート電極に、別個の電気接続が設けられることもでき、それらがまだ、前記プロセスにおいて、小さな変更によって同時に形成される場合においても同様であるということに留意すべきである。
前記絶縁ゲート誘電体として、原子層ＣＶＤによって堆積される高ｋ層が用いられることができるということはさらに留意されるべきである。前記導電性多結晶シリコンは、原子層ＣＶＤなどによっても堆積される金属で置き換えられることができる。
第４実施形態における埋め込み誘電体は酸化物ではなく、例えば窒化物のような他の誘電体かもしれないし、薄い酸化物と前記シリコンチャネルの上方などの中に余分な圧力を作り出すＳＩＰＯＳのような半絶縁材料の組合せとすることもできる。
さらに、前記半導体領域の場所で形成される空洞が、導電材料で充填される場合、導電性化合物および特に金属は、魅力的な選択を形成するということは留意されるべきである。前記空洞が電気絶縁材料で充填される場合、高ｋ材料は、有利に選択されることもできる。
本発明に従う方法の第１実施形態を用いる製造における一の段階の第１半導体デバイスを示し、Ａ図は上面図を、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図を、Ｃ図はＡ図における線Ｃ−Ｃに沿った断面図を示す。 本発明に従う方法の第１実施形態を用いる製造における一の段階の第１半導体デバイスを示し、Ａ図は上面図を、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図を、Ｃ図はＡ図における線Ｃ−Ｃに沿った断面図を示す。 本発明に従う方法の第１実施形態を用いる製造における一の段階の第１半導体デバイスを示し、Ａ図は上面図を、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図を、Ｃ図はＡ図における線Ｃ−Ｃに沿った断面図を示す。 本発明に従う方法の第１実施形態を用いる製造における一の段階の第１半導体デバイスを示し、Ａ図は上面図を、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図を、Ｃ図はＡ図における線Ｃ−Ｃに沿った断面図を示す。 本発明に従う方法の第１実施形態を用いる製造における一の段階の第１半導体デバイスを示し、Ａ図は上面図を、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図を、Ｃ図はＡ図における線Ｃ−Ｃに沿った断面図を示す。 本発明に従う方法の第１実施形態を用いる製造における一の段階の第１半導体デバイスを示し、Ａ図は上面図を、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図を、Ｃ図はＡ図における線Ｃ−Ｃに沿った断面図を示す。 本発明に従う方法の第１実施形態を用いる製造における一の段階の第１半導体デバイスを示し、Ａ図は上面図を、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図を、Ｃ図はＡ図における線Ｃ−Ｃに沿った断面図を示す。 本発明に従う方法の第１実施形態を用いる製造における一の段階の第１半導体デバイスを示し、Ａ図は上面図を、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図を、Ｃ図はＡ図における線Ｃ−Ｃに沿った断面図を示す。 本発明に従う方法の第１実施形態を用いる製造における一の段階の第１半導体デバイスを示し、Ａ図は上面図を、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図を、Ｃ図はＡ図における線Ｃ−Ｃに沿った断面図を示す。 本発明に従う方法の第１実施形態を用いる製造における一の段階の第１半導体デバイスを示し、Ａ図は上面図を、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図を、Ｃ図はＡ図における線Ｃ−Ｃに沿った断面図を示す。 本発明に従う方法の第２実施形態を用いる製造における一の段階の第２半導体デバイスの断面図を示し、Ａ図は上面図を、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図を示す。 本発明に従う方法の第２実施形態を用いる製造における一の段階の第２半導体デバイスの断面図を示し、Ａ図は上面図を、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図を示す。 本発明に従う方法の第２実施形態を用いる製造における一の段階の第２半導体デバイスの断面図を示し、Ａ図は上面図を、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図を示す。 本発明に従う方法の第２実施形態を用いる製造における一の段階の第２半導体デバイスの断面図を示し、Ａ図は上面図を、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図を示す。 本発明に従う方法の第２実施形態を用いる製造における一の段階の第２半導体デバイスの断面図を示し、Ａ図は上面図を、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図を示す。 本発明に従う方法の第２実施形態を用いる製造における一の段階の第２半導体デバイスの断面図を示し、Ａ図は上面図を、Ｂ図はＡ図における線Ｂ−Ｂに沿った断面図を示す。 本発明に従う方法の第３実施形態を用いる製造における一の段階の第３半導体デバイスの断面図を示す。 本発明に従う方法の第３実施形態を用いる製造における一の段階の第３半導体デバイスの断面図を示す。 本発明に従う方法の第３実施形態を用いる製造における一の段階の第３半導体デバイスの断面図を示す。 本発明に従う方法の第３実施形態を用いる製造における一の段階の第３半導体デバイスの断面図を示す。 本発明に従う方法の第３実施形態を用いる製造における一の段階の第３半導体デバイスの断面図を示す。 本発明に従う方法の第３実施形態を用いる製造における一の段階の第３半導体デバイスの断面図を示す。 本発明に従う方法の第３実施形態を用いる製造における一の段階の第３半導体デバイスの断面図を示す。 本発明に従う方法の第３実施形態を用いる製造における一の段階の第３半導体デバイスの断面図を示す。 本発明に従う方法の第３実施形態を用いる製造における一の段階の第３半導体デバイスの断面図を示す。 本発明に従う方法の第４実施形態を用いる製造における一の段階の第４半導体デバイスの断面図を示す。 本発明に従う方法の第４実施形態を用いる製造における一の段階の第４半導体デバイスの断面図を示す。 本発明に従う方法の第４実施形態を用いる製造における一の段階の第４半導体デバイスの断面図を示す。 本発明に従う方法の第４実施形態を用いる製造における一の段階の第４半導体デバイスの断面図を示す。 本発明に従う方法の第４実施形態を用いる製造における一の段階の第４半導体デバイスの断面図を示す。 本発明に従う方法の第５実施形態を用いる製造における一の段階の第５半導体デバイスの断面図を示す。 本発明に従う方法の第５実施形態を用いる製造における一の段階の第５半導体デバイスの断面図であって、３次元の上面図を示す。 本発明に従う方法の第５実施形態を用いる製造における一の段階の第５半導体デバイスの断面図を示す。

Claims (22)

  1. シリコンからなる基板および半導体本体を有する半導体デバイスの製造方法であって、前記半導体本体に、少なくとも１つの半導体素子を設け、前記半導体本体内に、シリコンと別のＩＶ族元素からなる混晶を具える材料からなる一の半導体領域が形成され、該半導体領域がシリコン層によって埋設される、半導体デバイスの製造方法において、
    該方法は、
    前記半導体本体の表面上に、開口部を具えるマスクを設ける工程と、
    前記シリコンおよび別のＩＶ族元素からなる混晶を具える材料からなる一の半導体領域を、前記開口部内に選択的堆積によって形成する工程と、
    前記マスクを、少なくとも部分的に除去する工程と、
    前記半導体本体の表面上に、シリコン層を堆積する工程と
    を具えることを特徴とする半導体デバイスの製造方法。
  2. 結果として得られる構造は、平坦化されることを特徴とする請求項１に記載の半導体デバイスの製造方法。
  3. 前記半導体領域の選択的堆積後、前記マスクの開口部内に、シリコン領域が選択的に堆積されることを特徴とする請求項１に記載の半導体デバイスの製造方法。
  4. 前記半導体本体内に、シリコンによって埋設される、シリコンおよび別のＩＶ族元素からなる混晶を具える材料からなる他の半導体領域は、前記一の半導体領域の上方に形成されることを特徴とする請求項１に記載の半導体デバイスの製造方法。
  5. 投影して眺めたときの前記一の半導体領域および前記他の半導体領域は、互いに大部分が重なり合う請求項４に記載の半導体デバイスの製造方法。
  6. 前記半導体本体の表面内に、前記半導体領域に達する穴を形成し、前記シリコンおよび前記別のＩＶ族元素からなる混晶を具える材料は、選択エッチングによって除去され、結果として前記一の半導体領域の位置に空洞をもたらすことを特徴とする請求項１に記載の半導体デバイスの製造方法。
  7. 前記穴および前記空洞は、電気絶縁材料で充填されることを特徴とする請求項６に記載の半導体デバイスの製造方法。
  8. 前記半導体素子は、前記充填された穴によって囲まれ、かつ前記充填された空洞の上方に配置される、前記半導体本体のシリコン部分に形成される請求項７に記載の半導体デバイスの製造方法。
  9. 前記空洞は、導電材料で充填されることを特徴とする請求項６に記載の半導体デバイスの製造方法。
  10. 前記半導体素子は、電界効果トランジスタであり、前記充填された空洞は、前記電界効果トランジスタの一のゲート電極を形成することを特徴とする請求項９に記載の半導体デバイスの製造方法。
  11. 前記電界効果トランジスタに、前記一のゲート電極よりも高いレベルで形成され、かつ前記一のゲート電極と同じ方法で形成される、他のゲート電極を設けることを特徴とする請求項１０に記載の半導体デバイスの製造方法。
  12. 電界効果トランジスタの積層体は、複数の一の半導体領域および複数の他の半導体領域の積層体によって形成され、前記積層体を構成する前記一の半導体領域および前記他の半導体領域のうちの一方の半導体領域は、絶縁材料によって置き換えられ、他方の半導体領域は、導電材料によって置き換えられることを特徴とする請求項６に記載の半導体デバイスの製造方法。
  13. 前記一の半導体領域および前記他の半導体領域は、結合量子井戸の形で作られることを特徴とする請求項４または５に記載の半導体デバイスの製造方法。
  14. 前記半導体素子は、前記半導体本体の表面に埋め込まれた複数の別の半導体領域によって別個に接触される結合量子井戸を具える赤外線検出装置として形成されることを特徴とする請求項１３に記載の半導体デバイスの製造方法。
  15. 前記半導体素子は、電界効果トランジスタであり、前記充填された空洞は、前記基板から、前記トランジスタのチャネル領域を分離する絶縁領域を形成することを特徴とする請求項７に記載の半導体デバイスの製造方法。
  16. 前記シリコン層と、シリコンおよび別のＩＶ族元素からなる混晶を具える材料からなる前記一の半導体領域および／または前記他の半導体領域は、エピタキシャル法によって形成されることを特徴とする請求項１に記載の半導体デバイスの製造方法。
  17. 別のＩＶ族元素として、ゲルマニウムが選択されることを特徴とする請求項１に記載の半導体デバイスの製造方法。
  18. 前記一の半導体領域および／または前記他の半導体領域は、厚さが、ともに５〜５０ｎｍの間で選択され、ゲルマニウム含有量が、２０〜４０原子％の間で選択されることを特徴とする請求項１６に記載の半導体デバイスの製造方法。
  19. 前記マスクは、二酸化シリコンから形成されることを特徴とする請求項１に記載の半導体デバイスの製造方法。
  20. 前記マスクは、完全に除去されることを特徴とする請求項１に記載の半導体デバイスの製造方法。
  21. 前記マスクの除去後であって、かつ前記シリコン層の堆積前に、水素雰囲気にて、好ましくは８５０℃を超える温度で、前記デバイスに熱処理を施すことを特徴とする請求項１に記載の半導体デバイスの製造方法。
  22. 請求項１〜２１のいずれか１項に記載の方法によって得られる半導体デバイス。
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